JPS63138597A - ダイナミツクメモリ装置 - Google Patents

ダイナミツクメモリ装置

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JPS63138597A
JPS63138597A JP61284850A JP28485086A JPS63138597A JP S63138597 A JPS63138597 A JP S63138597A JP 61284850 A JP61284850 A JP 61284850A JP 28485086 A JP28485086 A JP 28485086A JP S63138597 A JPS63138597 A JP S63138597A
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signal
resetting
bit line
sense amplifier
memory device
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Hideji Miyatake
秀司 宮武
Masaki Kumanotani
正樹 熊野谷
Hideto Hidaka
秀人 日高
Yasuhiro Konishi
康弘 小西
Katsumi Dosaka
勝己 堂阪
Hiroyuki Yamazaki
山崎　宏之
Masaki Shimoda
下田　正喜
Isato Ikeda
勇人 池田
Kazuhiro Tsukamoto
塚本　和宏
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    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミックメモリ装置に関し、特にその
内部の制御回路の改良に関するものである。
〔従来の技術〕
近年、ダイナミックＲＡＭでは、高速読出しやサイクル
タイムの低減が可能なスタティックカラムモードが主流
となってきている。このモードの実現のために、コラム
系は、スタティックＲＡＭと同じくプリチャーシネ要な
スタティック回路で構成する。即ち、Ｉ／Ｏ線は、Ｉ／
Ｏ負荷により所定のＤＣ電位にプルアップされていて、
読出し動作時にＶｃｃ、ＧＮＤ間をフルスイングしない
方式にすることにより、コラムデコーダのスタティック
化が可能となる。
第３図に従来のダイナミックメモリ装置の代表的なメモ
リアレイ部の回路図を示す０図中、ｌ。
２．３はＰチャネルＭＯ５）ランジスタ、４．５゜６．
７，８．９．／Ｏ．１１はＮチャネルＭＯＳトランジス
タ、１２はセルキャパシタ、１３はＩ／Ｏ負荷、１４は
ビット線対ＢＬ、ＢＬのイコライズ回路、１５はコラム
デコーダ、１６はセンスアンプ、１７はメモリセルアレ
イ、ＷＬはワード線信号、ＳｏはＮチャネルセンスアン
プ１６ａの活性化信号、ＳｏはＰチャネルセンスアンプ
１６ｂの活性化信号、Ｙｉはコラムデコーダの出力、Ｉ
ｌｏ、ＩｌｏはＩ／Ｏ線対を示す。
次に第３図の動作原理を、第４図を用いて説明する。今
メモリセルキャパシタには情報ｍ１″が記憶されている
ものとする。外部ＲＡＳ信号が低レベルになった後、選
択ワード線が高レベルになり、メモリセルキャパシタ１
２の情報がイコライズされたビット線対の一方であるＢ
Ｌに読出される。その後センスブンプ活性化信号Ｓ０が
高レベル、Ｓｏが低レベルとなり、ＢＬの電位を低レベ
ル（ＧＮＤ）に、ＢＬの電位を高レベル（Ｖ　ｃｃ）に
なるよう増幅する。
この後、選択コラムデコーダの出力Ｙｉが高レベルとな
り、プルアップされた■／ＯｖＡ対にビット線対のデー
タが読出される。ここで、Ｉ／Ｏ負荷１３の駆動能力と
センスアンプ１６のそれとは同程度になるように構成し
ているので、読出し時に低レベル側のＩ／Ｏ線は、低レ
ベル（ＧＮＤ）に向けてフルスイングされず、Ｖｃｃレ
ベルとＧＮＤレベルとの中間的電位となる。そして、そ
の影響で、低レベル側のＢＬも中間的電位■８を保持す
る。
この時、外部ＲＡＳ信号が高レベルになると、コラム系
がリセットされてＹｉが低レベルとなる。
又、同時にワード線がリセットされ、その後、センスア
ンプのリセットが生じ、更にその後ビット線対のイコラ
イズが起きる。
〔発明が解決しようとする問題点〕
従来のダイナミックメモリ装置は以上のように構成され
ており、メモリセルキャパシタより情報“０１が読出さ
れた場合、メモリセルキャパシタ１２には中間電位であ
るｖＮが残っており、このため次の読出し動作で不良を
呈するという問題があった。
本発明は、上記の様な問題点を解消するためになされた
もので、Ｉ／Ｏ線に負荷を設けたものにおいても、上記
のような不良を呈することのないダイナミックメモリ装
置を提供することを１的としている。
ｃ問題点を解決するための手段〕 本発明に係るダイナミックメモリ装置は、外部ＲＡＳ信
号でのリセット時に、選択ビット線対の電位がセンスア
ンプによってそれぞれＶｃｃとＧＮＤに固定されるまで
ワード線とセンスアンプのリセット、及びビット線対の
イコライズを遅延させるように構成したものである。
〔作用〕
本発明においては、外部ＲＡＳ信号でのリセット時に、
選択ビット線対の電位が、センスアンプによってそれぞ
れＶｃｃとＧＮＤに固定されるまで、ワード線とセンス
アンプのリセット、ビット線対のイコライズを遅延させ
るように構成したので、中間電位Ｖ緘がセルキャパシタ
に残らず、読出しの不良が防止される。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第１図に、本発明の一実施例によるダイナミックメモリ
装置の内部ＲＡＳ発生回路（制御回路）の構成例を示す
。図中、２０は内部正τ１発生回路であり、該回路２０
において、１，２．３，４゜５はインバータ回路、６は
ＮＡＮＤ回路である。
次に動作について説明する。インバータ回路３゜４から
なる遅延段とＮＡＮＤ回路６とにより、外部ＲＡＳ信号
をリセット時のみ遅延する内部信号ＲＡＳが得られ、こ
の信号を、上記ワード線、センスアンプのリセット、ビ
ット線対のイコライズ起動信号として使用することによ
り、ワード線のセット（立上がり）、センスアンプのセ
ット（活性化）、イコライズのリセット（不活性化）の
タイミングが妨げられずに、本発明の構成が実現される
。
第２図に上記実施例を説明するための波形図を示す。外
部ＲＡＳ信号によるリセット時に、ワード線ＷＬ、セン
スアンプ１６のリセット、ビット線対のイコライズを第
１図の回路によりそれぞれｔｄ待時間け、遅延させるこ
とにより、ＢＬの中間電位Ｖ、は、センスアンプ１６を
通して放電され、完全なＧＮＤレベルがセルキャパシタ
１２に書込まれる。従って以後の読出しの不良は情無と
なる。
〔発明の効果〕
以上の様に、本発明によれば、外部ＲＡＳ信号によるリ
セット時に、選択ビット線の電位が回復するまで、内部
のリセットを遅延させるように構成したので、読出し動
作上信鯨性のあるスタティックカラムモードが可能なダ
イナミックメモリ装置が得られる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例によるダイナミックメモリ装
置の内部ＲＡＳ発生回路を示す図であり、第１図（ａ）
はその回路構成図、第１図（ｂｌ〜（ｄ）は第１図（ａ
）内の各部の波形図である。 第２図は本発明の一実施例によるダイナミックメモリ装
置の動作を説明するための各部の波形図である。 第３図は、Ｉ／Ｏ負荷を設けたダイナミックＲＡＭのメ
モリアレイ部の回路図、第４図は従来のダイナミックメ
モリ装置の回路動作を説明するための各部の波形図であ
る。 図において、２０は内部百ズ１発生回路（制御回路）、
１〜５はインバータ回路、６はＮＡＮＤ回路、ＷＬはワ
ード線信号、ＢＬ、ＢＬばビット線対信号、Ｓｏ、Ｓｏ
はセンスアンプ活性化信号、Ｙｉはコラムデコーダの出
力、Ｉｌｏ、ＩｌｏはＩ／Ｏ線対信号、ｖつは中間的電
位、ｔｄは遅延時間である。

Claims (2)

    【特許請求の範囲】
  1. （１）Ｉ／Ｏ線に負荷を設けたダイナミックメモリ装置
    において、 外部＠ＲＡＳ＠信号によるリセット時に選択ビット線対
    の電位がＶ＿ｃ＿ｃ又はＧＮＤに固定されるまでワード
    線とセンスアンプのリセット及びビット線対のイコライ
    ズを遅延させるように制御する制御回路を備えたことを
    特徴とするダイナミックメモリ装置。
  2. （２）上記制御回路は、外部＠ＲＡＳ＠信号と同期し、
    外部＠ＲＡＳ＠信号のリセット時のみ遅延される信号に
    てワード線とセンスアンプのリセット及びビット線のイ
    コライズを行わせるものであることを特徴とする特許請
    求の範囲第１項記載のダイナミックメモリ装置。
JP61284850A 1986-11-29 1986-11-29 ダイナミックメモリ装置 Expired - Lifetime JPH0812760B2 (ja)

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JP61284850A JPH0812760B2 (ja) 1986-11-29 1986-11-29 ダイナミックメモリ装置
US07/102,683 US4823322A (en) 1986-11-29 1987-09-30 Dynamic random access memory device having an improved timing arrangement

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JPS63138597A true JPS63138597A (ja) 1988-06-10
JPH0812760B2 JPH0812760B2 (ja) 1996-02-07

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