JPH07234747A - 出力信号ドライバ及びその駆動方法 - Google Patents
出力信号ドライバ及びその駆動方法Info
- Publication number
- JPH07234747A JPH07234747A JP6235509A JP23550994A JPH07234747A JP H07234747 A JPH07234747 A JP H07234747A JP 6235509 A JP6235509 A JP 6235509A JP 23550994 A JP23550994 A JP 23550994A JP H07234747 A JPH07234747 A JP H07234747A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output signal
- data
- inverter
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 出力信号線上で所定のレベル以上を有し、不
要な電力の損失をもたらすスプリアス信号を発生させな
いように制御した前記出力信号線用のドライバを提供す
る。 【構成】 前記出力信号線上に出力されるべきデータ信
号、及び前記出力信号線上の信号をフィードバック信号
として入力し、そのうちの一つを前記データ信号の有効
性を表すデータ有効信号に従って選択してバッファ段入
力信号を供給するマルチプレクサと、前記データ信号の
前記出力に関連して発生されるエネーブル信号に従って
ハイ・インピーダンス状態から切り換えられ、前記マル
チプレクサからの信号により前記出力信号線の前記信号
をその電源電圧に従った第１の電圧状態又は第２の電圧
状態へ駆動するバッファ段とを備える。
要な電力の損失をもたらすスプリアス信号を発生させな
いように制御した前記出力信号線用のドライバを提供す
る。 【構成】 前記出力信号線上に出力されるべきデータ信
号、及び前記出力信号線上の信号をフィードバック信号
として入力し、そのうちの一つを前記データ信号の有効
性を表すデータ有効信号に従って選択してバッファ段入
力信号を供給するマルチプレクサと、前記データ信号の
前記出力に関連して発生されるエネーブル信号に従って
ハイ・インピーダンス状態から切り換えられ、前記マル
チプレクサからの信号により前記出力信号線の前記信号
をその電源電圧に従った第１の電圧状態又は第２の電圧
状態へ駆動するバッファ段とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、駆動される出力信号線
を有するデータ処理装置の出力信号ドライバ、及びこの
出力ドライバを駆動する方法に関する。
を有するデータ処理装置の出力信号ドライバ、及びこの
出力ドライバを駆動する方法に関する。
【０００２】
【従来の技術】マイクロプロセッサ、メモリ及び通信装
置のように種々公知のデータ処理装置は、出力信号線を
駆動する必要がある。パフォーマンスと保護を理由とし
て駆動をしている出力信号線と出力すべきデータ信号を
発生する回路との間にバッファ段を設けることが知られ
ている。
置のように種々公知のデータ処理装置は、出力信号線を
駆動する必要がある。パフォーマンスと保護を理由とし
て駆動をしている出力信号線と出力すべきデータ信号を
発生する回路との間にバッファ段を設けることが知られ
ている。
【０００３】添付図面の図１は、データ処理装置２を示
しており、出力バス８を介して複数の出力信号線６を駆
動する通常の簡単な出力信号駆動回路４を備えている。
この出力信号駆動回路４は、データ線１２上にデータ信
号を発生し、出力バス８を介して出力するように機能す
る機能ブロック１０、例えばランダム・アクセス・メモ
リ・ブロックを備えている。
しており、出力バス８を介して複数の出力信号線６を駆
動する通常の簡単な出力信号駆動回路４を備えている。
この出力信号駆動回路４は、データ線１２上にデータ信
号を発生し、出力バス８を介して出力するように機能す
る機能ブロック１０、例えばランダム・アクセス・メモ
リ・ブロックを備えている。
【０００４】機能ブロック１０は種々の入力信号（入力
１、入力２）に応答してデータ信号を発生する。機能ブ
ロック１０はエネーブル線１４上のエネーブル信号（こ
の場合では選択信号としても機能している。）により選
択されてエネーブルされ、このエネーブル信号はデータ
信号線１２用に設けられている複数のバッファ１６のそ
れぞれにも（エネーブル入力“e ”を介して）入力され
ている。バッファ１６は機能ブロック１０を出力バス８
から絶縁するように機能をし、かつ比較的に大きい静電
容量の出力バス８を駆動するためにある程度の電力増幅
をしている。
１、入力２）に応答してデータ信号を発生する。機能ブ
ロック１０はエネーブル線１４上のエネーブル信号（こ
の場合では選択信号としても機能している。）により選
択されてエネーブルされ、このエネーブル信号はデータ
信号線１２用に設けられている複数のバッファ１６のそ
れぞれにも（エネーブル入力“e ”を介して）入力され
ている。バッファ１６は機能ブロック１０を出力バス８
から絶縁するように機能をし、かつ比較的に大きい静電
容量の出力バス８を駆動するためにある程度の電力増幅
をしている。
【０００５】添付図面の図２は図１のデータ処理装置２
内の種々の信号についてのタイミング図である。「選
択」信号は図１の上側の出力信号駆動回路４をエネーブ
ルさせるために状態の切り換えをする。この「選択」信
号は機能ブロック１０及びバッファ１６をエネーブルす
る。機能ブロック１０の出力（ＦＢ１の出力）はその最
終的なデータ信号の値に安定するまでにある限られた長
さの時間が掛かる。この時間中はデータ信号線１２上に
スプリアス信号（「グリッチ」）が発生する。バッファ
１６は、「選択」信号によりエネーブルされるので、ハ
イ・インピーダンス状態からアクティブ状態へ移行し、
従ってデータ信号線１２上のスプリアス信号を電力増幅
するように機能して出力バス８に送出する。急速に変化
するスプリアス信号を有し、比較的に大きな静電容量の
出力バス８を駆動すると、かなりの量の回路電力が消費
される。更に、出力バス８に接続されている他の回路は
出力バス８に一時的に存在するスプリアス信号から保護
される必要がある。
内の種々の信号についてのタイミング図である。「選
択」信号は図１の上側の出力信号駆動回路４をエネーブ
ルさせるために状態の切り換えをする。この「選択」信
号は機能ブロック１０及びバッファ１６をエネーブルす
る。機能ブロック１０の出力（ＦＢ１の出力）はその最
終的なデータ信号の値に安定するまでにある限られた長
さの時間が掛かる。この時間中はデータ信号線１２上に
スプリアス信号（「グリッチ」）が発生する。バッファ
１６は、「選択」信号によりエネーブルされるので、ハ
イ・インピーダンス状態からアクティブ状態へ移行し、
従ってデータ信号線１２上のスプリアス信号を電力増幅
するように機能して出力バス８に送出する。急速に変化
するスプリアス信号を有し、比較的に大きな静電容量の
出力バス８を駆動すると、かなりの量の回路電力が消費
される。更に、出力バス８に接続されている他の回路は
出力バス８に一時的に存在するスプリアス信号から保護
される必要がある。
【０００６】添付図面の図３は、機能ブロック１０とバ
ッファ１６との間にラッチ回路１８を配置した図１の構
成（アドバンスドＲＩＳＣマシン・リミテッドにより製
作されたＡＲＭ６００に用いられている。）に対する他
の構成を示す。機能ブロック１０は、そのデータ信号が
有効値に安定したときに出力される付加的なデータ有効
出力ｄｖを有する。このデータ有効信号はラッチ回路１
８をトリガしてラッチ回路１８に入力されている値をラ
ッチさせる。次に、ラッチされたこれらの値はバッファ
１６に転送される。
ッファ１６との間にラッチ回路１８を配置した図１の構
成（アドバンスドＲＩＳＣマシン・リミテッドにより製
作されたＡＲＭ６００に用いられている。）に対する他
の構成を示す。機能ブロック１０は、そのデータ信号が
有効値に安定したときに出力される付加的なデータ有効
出力ｄｖを有する。このデータ有効信号はラッチ回路１
８をトリガしてラッチ回路１８に入力されている値をラ
ッチさせる。次に、ラッチされたこれらの値はバッファ
１６に転送される。
【０００７】添付図面の図４は、図２に示した回路と同
様の図３の回路に関するタイミング図を示す。この場合
に、機能ブロック１０の出力はラッチ回路１８によりラ
ッチされるので、データ信号は、ラッチ回路１８によっ
てラッチされるように機能ブロック１０によって十分な
長さで出力されることのみが必要となる。データ信号が
ラッチされると、機能ブロック１０は電力の消費が少な
い休止状態を取ることができる。この回路は出力バス８
に出力されているスプリアス信号の問題を処理してはい
ない。
様の図３の回路に関するタイミング図を示す。この場合
に、機能ブロック１０の出力はラッチ回路１８によりラ
ッチされるので、データ信号は、ラッチ回路１８によっ
てラッチされるように機能ブロック１０によって十分な
長さで出力されることのみが必要となる。データ信号が
ラッチされると、機能ブロック１０は電力の消費が少な
い休止状態を取ることができる。この回路は出力バス８
に出力されているスプリアス信号の問題を処理してはい
ない。
【０００８】添付図面の図５は可能とする図３の変形を
示す。この場合に、バッファ１６は「選択」信号によっ
てエネーブルされない。その代わりに、データ有効信号
がバッファ１６をエネーブルするために用いられるもの
であって、このデータ有効信号はエネーブル・ラッチ２
０を介して転送される。エネーブル・ラッチ２０は、機
能ブロック１０がその休止状態に復帰しているときであ
っても、バッファ１６にこのエネーブル信号を保持して
いる。
示す。この場合に、バッファ１６は「選択」信号によっ
てエネーブルされない。その代わりに、データ有効信号
がバッファ１６をエネーブルするために用いられるもの
であって、このデータ有効信号はエネーブル・ラッチ２
０を介して転送される。エネーブル・ラッチ２０は、機
能ブロック１０がその休止状態に復帰しているときであ
っても、バッファ１６にこのエネーブル信号を保持して
いる。
【０００９】添付図面の図６は図５の回路における種々
の信号のタイミングを示す。この場合には、データ有効
信号が出力されるまで、バッファ１６がエネーブルされ
ないので、スプリアス信号はバッファ１６に入力される
ことも、バッファ１６から出力されることもない。しか
し、この構成は、バッファ１６に印加されているデータ
有効信号と、出力バス８を駆動することができるバッフ
ァ１６との間である限られた時間（Ｔ）を必要とする欠
点がある。これが導入する付加的な時間遅延、即ちメモ
リ・アクセス時間の増加は、パフォーマンスの欠点とな
る。
の信号のタイミングを示す。この場合には、データ有効
信号が出力されるまで、バッファ１６がエネーブルされ
ないので、スプリアス信号はバッファ１６に入力される
ことも、バッファ１６から出力されることもない。しか
し、この構成は、バッファ１６に印加されているデータ
有効信号と、出力バス８を駆動することができるバッフ
ァ１６との間である限られた時間（Ｔ）を必要とする欠
点がある。これが導入する付加的な時間遅延、即ちメモ
リ・アクセス時間の増加は、パフォーマンスの欠点とな
る。
【００１０】
【発明が解決しようとする課題】本発明の目的は前述の
問題を解決することにある。
問題を解決することにある。
【００１１】
【課題を解決するための手段】本発明は、第１の特徴か
ら見ると、出力信号線を駆動する出力信号駆動手段をを
有するデータ処理装置を提供するものあって、前記出力
信号駆動手段は、（ｉ）出力されるべきデータ信号、及
び前記データ信号が出力可能状態であることを表わした
データ有効信号を発生するデータ信号発生手段と、（ｉ
ｉ）前記データ信号と前記出力信号線からフィードバッ
クされる出力信号とのうちの一つを選択してバッファ段
入力信号を供給するマルチプレクサであって、前記デー
タ信号を前記データ有効信号に応答して選択するマルチ
プレクサと、（ｉｉｉ）前記エネーブル信号によりエネ
ーブルされたときは、ハイ・インピーダンス状態から切
り換えられ、かつ前記バッファ段入力信号に応答して前
記出力信号線を第１の電圧状態又は第２の電圧状態に駆
動するバッファ段とを備えている。
ら見ると、出力信号線を駆動する出力信号駆動手段をを
有するデータ処理装置を提供するものあって、前記出力
信号駆動手段は、（ｉ）出力されるべきデータ信号、及
び前記データ信号が出力可能状態であることを表わした
データ有効信号を発生するデータ信号発生手段と、（ｉ
ｉ）前記データ信号と前記出力信号線からフィードバッ
クされる出力信号とのうちの一つを選択してバッファ段
入力信号を供給するマルチプレクサであって、前記デー
タ信号を前記データ有効信号に応答して選択するマルチ
プレクサと、（ｉｉｉ）前記エネーブル信号によりエネ
ーブルされたときは、ハイ・インピーダンス状態から切
り換えられ、かつ前記バッファ段入力信号に応答して前
記出力信号線を第１の電圧状態又は第２の電圧状態に駆
動するバッファ段とを備えている。
【００１２】本発明は、前記バッファ段がエネーブルさ
れると、直ちに図６に示す全ての遅延Ｔをなくし、一方
前記データ信号が可能状態となるまで、前記出力信号を
前記マルチプレクサを介して前記バッファ段の入力へフ
ィードバックすることにより、前記バッファ段がスプリ
アス信号を出力すること、従って電力を無駄にすること
が防止される。このようにして、付加的なパフォーマン
スが図５の回路の遅延Ｔを限定させることなく、図１及
び図３の回路について１アクセス当りの電力を典型的に
は２５％から５０％節約することができる。
れると、直ちに図６に示す全ての遅延Ｔをなくし、一方
前記データ信号が可能状態となるまで、前記出力信号を
前記マルチプレクサを介して前記バッファ段の入力へフ
ィードバックすることにより、前記バッファ段がスプリ
アス信号を出力すること、従って電力を無駄にすること
が防止される。このようにして、付加的なパフォーマン
スが図５の回路の遅延Ｔを限定させることなく、図１及
び図３の回路について１アクセス当りの電力を典型的に
は２５％から５０％節約することができる。
【００１３】前記エネーブル信号は、それ自身の権限に
より独立した信号として供給されるよりも、システム内
で他の信号により無条件に供給されてもよいこと、即ち
メモリ・アドレスの遷移を検出してデータ信号発生手段
及びバッファ段のトリガ・エネーブルに用いられてもよ
いことを理解すべきである。
より独立した信号として供給されるよりも、システム内
で他の信号により無条件に供給されてもよいこと、即ち
メモリ・アドレスの遷移を検出してデータ信号発生手段
及びバッファ段のトリガ・エネーブルに用いられてもよ
いことを理解すべきである。
【００１４】当該装置がエネーブルされていなくても、
前記出力信号線からフィードバックされる出力信号がそ
のレベルを保持するのを保証するように、実際的な測定
が行われることが望ましい。これは、多くの異なる方
法、例えば前記出力信号線を介して僅かなフィードバッ
クを掛けるインバータ（「リーキー」インバータ）を備
えることにより達成されてもよい。しかし、好ましい実
施例において、前記データ信号は出力可能状態でないこ
とが前記データ有効信号により表わされているときは、
前記マルチプレクサは前記出力信号をラッチする。
前記出力信号線からフィードバックされる出力信号がそ
のレベルを保持するのを保証するように、実際的な測定
が行われることが望ましい。これは、多くの異なる方
法、例えば前記出力信号線を介して僅かなフィードバッ
クを掛けるインバータ（「リーキー」インバータ）を備
えることにより達成されてもよい。しかし、好ましい実
施例において、前記データ信号は出力可能状態でないこ
とが前記データ有効信号により表わされているときは、
前記マルチプレクサは前記出力信号をラッチする。
【００１５】このようにして、マルチプレクサは付加的
な機能を実行し、これによって特にラッチの機能のため
に回路素子を備える必要をなくすことができる。
な機能を実行し、これによって特にラッチの機能のため
に回路素子を備える必要をなくすことができる。
【００１６】前記バッファ段は、トライステートの動作
をする異なる多くの方法により実施されてもよい。しか
し、少数の回路素子を用いる実際に効果的な実施例は、
前記バッファ段が第１のバッファ絶縁ゲ−トを介して第
１の電源レールと、第２のバッファ絶縁ゲ−トを介して
第２の電源レールとに接続されたバッファ・インバータ
を備えたものであって、前記第１のバッファ絶縁ゲ−ト
及び前記第２のバッファ絶縁ゲ−トは前記エネーブル信
号により導通状態に切り換えられる。
をする異なる多くの方法により実施されてもよい。しか
し、少数の回路素子を用いる実際に効果的な実施例は、
前記バッファ段が第１のバッファ絶縁ゲ−トを介して第
１の電源レールと、第２のバッファ絶縁ゲ−トを介して
第２の電源レールとに接続されたバッファ・インバータ
を備えたものであって、前記第１のバッファ絶縁ゲ−ト
及び前記第２のバッファ絶縁ゲ−トは前記エネーブル信
号により導通状態に切り換えられる。
【００１７】前記マルチプレクサは前記データ信号と前
記出力信号線からフィードバックされた出力信号との間
で前記バッファ段の入力信号を切り換える機能を実行す
ることが理解されるであろう。この動作は、前記マルチ
プレクサがデータ信号インバータを備え、前記データ信
号インバータ及び前記出力信号インバータが前記バッフ
ァ段入力信号を供給する並列接続出力を有し、前記デー
タ有効信号が前記データ信号インバータをスイッチ・オ
ンし、かつ前記出力信号インバータをスイッチ・オフす
る機能をする実施例により、都合よく得られる。
記出力信号線からフィードバックされた出力信号との間
で前記バッファ段の入力信号を切り換える機能を実行す
ることが理解されるであろう。この動作は、前記マルチ
プレクサがデータ信号インバータを備え、前記データ信
号インバータ及び前記出力信号インバータが前記バッフ
ァ段入力信号を供給する並列接続出力を有し、前記デー
タ有効信号が前記データ信号インバータをスイッチ・オ
ンし、かつ前記出力信号インバータをスイッチ・オフす
る機能をする実施例により、都合よく得られる。
【００１８】前記データ信号インバータ及び前記出力信
号インバータがスイッチ・オフされているときに、効果
的に前記インバータの絶縁及び低消費電力を保証するよ
うに、前記データ信号インバータ及び前記出力信号イン
バータをスイッチ・オンし、かつスイッチ・オフするた
めには、インバータと前記第１の電源レールとの間及び
インバータと前記第２の電源レールとの間にそれぞれ絶
縁ゲートを設けることである。
号インバータがスイッチ・オフされているときに、効果
的に前記インバータの絶縁及び低消費電力を保証するよ
うに、前記データ信号インバータ及び前記出力信号イン
バータをスイッチ・オンし、かつスイッチ・オフするた
めには、インバータと前記第１の電源レールとの間及び
インバータと前記第２の電源レールとの間にそれぞれ絶
縁ゲートを設けることである。
【００１９】総合的な電力消費を低減させるためには、
前記出力信号インバータはフィードバックされる前記出
力信号をハイ・インピーダンス入力で取り込むことが好
ましい。
前記出力信号インバータはフィードバックされる前記出
力信号をハイ・インピーダンス入力で取り込むことが好
ましい。
【００２０】フィードバックされた出力信号をハイ・ピ
ーダンス入力で取り込むことを保証すると、前記バッフ
ァ段及び前記データ信号発生手段がディセーブルされて
いるときに、電力消費の低減に寄与する。なぜならば、
この状態では前記出力信号が連続的にフィードバックさ
れているためである。
ーダンス入力で取り込むことを保証すると、前記バッフ
ァ段及び前記データ信号発生手段がディセーブルされて
いるときに、電力消費の低減に寄与する。なぜならば、
この状態では前記出力信号が連続的にフィードバックさ
れているためである。
【００２１】更に効果的な電力節約特性は、前記データ
信号発生手段が前記データ信号及び前記データ有効信号
を所定の期間において出力し、その後に前記データ信号
発生手段が休止状態に切り換わることである。
信号発生手段が前記データ信号及び前記データ有効信号
を所定の期間において出力し、その後に前記データ信号
発生手段が休止状態に切り換わることである。
【００２２】前記データ信号発生手段に休止状態を設け
ると、前記データ信号がアクセスされ、かつ出力された
ときに、前記データ信号発生手段から前記出力信号線へ
連続的に出力することを前記バッファ段及び前記マルチ
プレクサにまかせ、かつ前記データ信号発生手段にこの
ような低電力の休止状態を取ることを可能にさせる結果
となる。
ると、前記データ信号がアクセスされ、かつ出力された
ときに、前記データ信号発生手段から前記出力信号線へ
連続的に出力することを前記バッファ段及び前記マルチ
プレクサにまかせ、かつ前記データ信号発生手段にこの
ような低電力の休止状態を取ることを可能にさせる結果
となる。
【００２３】前記データ信号発生手段は多くの異なる形
式を取り得ることを理解するであろう。しかし、本発明
が特に適している場合では、前記データ信号発生手段
は、エネーブルされたときに、１以上の入力信号に従っ
て前記データ信号を決定する。
式を取り得ることを理解するであろう。しかし、本発明
が特に適している場合では、前記データ信号発生手段
は、エネーブルされたときに、１以上の入力信号に従っ
て前記データ信号を決定する。
【００２４】前記データ信号発生手段が１以上の入力信
号を処理するように機能して前記データ信号を決定する
前記実施例は、電力消費のために前記データ信号発生手
段の出力信号線をバッファリングすること（即ち、処理
が比較的に長い時間を取り、従ってスプリアス信号がよ
り長く発生する。）、及び比較的デリケートな処理回路
を保護することに顕著な利益がある。
号を処理するように機能して前記データ信号を決定する
前記実施例は、電力消費のために前記データ信号発生手
段の出力信号線をバッファリングすること（即ち、処理
が比較的に長い時間を取り、従ってスプリアス信号がよ
り長く発生する。）、及び比較的デリケートな処理回路
を保護することに顕著な利益がある。
【００２５】本発明は、より具体的には、前記データ信
号発生手段がメモリ回路を備え、前記１以上の入力信号
がアクセスするメモリ・アドレスを指定し、かつ前記デ
ータ信号が記憶したデータ信号を含む実施例に特に適合
している。
号発生手段がメモリ回路を備え、前記１以上の入力信号
がアクセスするメモリ・アドレスを指定し、かつ前記デ
ータ信号が記憶したデータ信号を含む実施例に特に適合
している。
【００２６】本発明は、トライステート・バッファ段を
介して個別的な出力信号線に接続するバッファ機構を備
えた個別的な出力信号発生回路として実施されてもよ
い。しかし、このようなトライステート・バッファ段を
使用し、かつ出力信号線に接続された素子を個別的にエ
ネーブルし、かつディセーブルする機構を設ける必要性
は、複数の出力信号駆動手段を共通出力信号線に接続す
るときに特に発生する。これについての一例は、共通バ
スを介して相互接続されてバス・コントローラの制御に
より機能ブロック間でデータ転送を行なうデータ処理装
置内の種々の機能ブロックであろう。
介して個別的な出力信号線に接続するバッファ機構を備
えた個別的な出力信号発生回路として実施されてもよ
い。しかし、このようなトライステート・バッファ段を
使用し、かつ出力信号線に接続された素子を個別的にエ
ネーブルし、かつディセーブルする機構を設ける必要性
は、複数の出力信号駆動手段を共通出力信号線に接続す
るときに特に発生する。これについての一例は、共通バ
スを介して相互接続されてバス・コントローラの制御に
より機能ブロック間でデータ転送を行なうデータ処理装
置内の種々の機能ブロックであろう。
【００２７】共有バスの場合では、共有バスが物理的に
大きな寸法を典型的に有し、結果的に大きな静電容量を
持つことになり、共有バス上の出力スプリアス・データ
を避けることが必要となる。更に、発生する付加的な必
要条件は、データ信号発生手段をエネーブルする切り換
え時に、一方のバッファ段が他方のバッファ段に対して
出力信号線を異なる信号レベルへ駆動しようとする出力
信号の不一致が発生してはならないということである。
このような不一致はかなりの量の電力を消費し、回路を
損傷する結果となる。出力信号線の値をバッファ段の入
力へフィードバックする機構は、初期には、共通出力信
号線に接続されている全てのバッファ段が出力信号線上
に既に存在する信号レベルを、これらがエネーブルされ
ていれば、取り込む利点がある。従って、不一致を避け
るべく、異なるバッファ段のエネーブルを分離させるた
めに必要とする付加的な遅延は、設けなくともよい。
大きな寸法を典型的に有し、結果的に大きな静電容量を
持つことになり、共有バス上の出力スプリアス・データ
を避けることが必要となる。更に、発生する付加的な必
要条件は、データ信号発生手段をエネーブルする切り換
え時に、一方のバッファ段が他方のバッファ段に対して
出力信号線を異なる信号レベルへ駆動しようとする出力
信号の不一致が発生してはならないということである。
このような不一致はかなりの量の電力を消費し、回路を
損傷する結果となる。出力信号線の値をバッファ段の入
力へフィードバックする機構は、初期には、共通出力信
号線に接続されている全てのバッファ段が出力信号線上
に既に存在する信号レベルを、これらがエネーブルされ
ていれば、取り込む利点がある。従って、不一致を避け
るべく、異なるバッファ段のエネーブルを分離させるた
めに必要とする付加的な遅延は、設けなくともよい。
【００２８】本発明は、離散的な部品として実施されて
もよいことを理解すべきである。しかし、本発明は集積
回路として実施されるのが特に適している。
もよいことを理解すべきである。しかし、本発明は集積
回路として実施されるのが特に適している。
【００２９】本発明は、他の特徴から見ると、出力信号
線を駆動するステップを含む出力信号ドライバの駆動方
法を提供するものであり、前記方法は、（ｉ）出力され
るべきデータ信号、及び前記データ信号が出力可能状態
であることを表わしたデータ有効信号を発生するステッ
プと、（ｉｉ）前記データ信号と前記出力信号線からフ
ィードバックされる出力信号とのうちの一つを選択して
バッファ段入力信号を供給するステップであって、前記
データ信号を前記データ有効信号に応答して選択するス
テップと、（ｉｉｉ）前記エネーブル信号に応答してバ
ッファ段をハイ・インピーダンス状態から切り換えるス
テップと、（ｉｖ）前記バッファ段入力信号に従って、
前記出力信号線を第１の電圧状態又は第２の電圧状態に
駆動するステップとを備えている。
線を駆動するステップを含む出力信号ドライバの駆動方
法を提供するものであり、前記方法は、（ｉ）出力され
るべきデータ信号、及び前記データ信号が出力可能状態
であることを表わしたデータ有効信号を発生するステッ
プと、（ｉｉ）前記データ信号と前記出力信号線からフ
ィードバックされる出力信号とのうちの一つを選択して
バッファ段入力信号を供給するステップであって、前記
データ信号を前記データ有効信号に応答して選択するス
テップと、（ｉｉｉ）前記エネーブル信号に応答してバ
ッファ段をハイ・インピーダンス状態から切り換えるス
テップと、（ｉｖ）前記バッファ段入力信号に従って、
前記出力信号線を第１の電圧状態又は第２の電圧状態に
駆動するステップとを備えている。
【００３０】本発明の前記目的、他の目的、特徴及び効
果は、添付図面と関連させて読むべき以下の実施例の詳
細な説明から明らかである。
果は、添付図面と関連させて読むべき以下の実施例の詳
細な説明から明らかである。
【００３１】
【実施例】図７のデータ処理装置２は、ランダム・アク
セス・メモリ・ブロックの形式を有し、かつデータ信号
発生手段として機能する２つの機能ブロック１０、１１
を備えている。「選択」信号は、これら機能ブロック１
０、１１の一方又は他方をこれらの「エネーブル」入力
を介してエネーブルする。インバータ２２は、機能ブロ
ック１０、１１を一度に一つだけエネーブルすることを
保証している。
セス・メモリ・ブロックの形式を有し、かつデータ信号
発生手段として機能する２つの機能ブロック１０、１１
を備えている。「選択」信号は、これら機能ブロック１
０、１１の一方又は他方をこれらの「エネーブル」入力
を介してエネーブルする。インバータ２２は、機能ブロ
ック１０、１１を一度に一つだけエネーブルすることを
保証している。
【００３２】機能ブロック１０、１１は、アクセスする
メモリ・アドレス形式により入力信号（入力１、入力
２）を入力し、ある限られたアクセス時間後にデータ信
号線１２上に８ビットの出力を発生する。
メモリ・アドレス形式により入力信号（入力１、入力
２）を入力し、ある限られたアクセス時間後にデータ信
号線１２上に８ビットの出力を発生する。
【００３３】「選択」信号は、組合わせのバッファ段及
びマルチプレクサ回路２４にも供給されており、各バッ
ファ段をエネーブルする。機能ブロック１０、１１をエ
ネーブルすると同時にバッファ段をエネーブルすると、
データ信号がメモリから読み出され、かつデータ有効信
号が出力されたときに、バッファ段が動作状態となるの
を待つ必要がないという結果となる。
びマルチプレクサ回路２４にも供給されており、各バッ
ファ段をエネーブルする。機能ブロック１０、１１をエ
ネーブルすると同時にバッファ段をエネーブルすると、
データ信号がメモリから読み出され、かつデータ有効信
号が出力されたときに、バッファ段が動作状態となるの
を待つ必要がないという結果となる。
【００３４】動作において、「選択」信号が機能ブロッ
ク１０、バッファ段及びマルチプレクサ回路２４をエネ
ーブルすると同時に、アクセスするアドレスが機能ブロ
ック１０に入力される。出力バス８上に現れる出力信号
は、バッファ段の入力にフィードバックされ、従ってデ
ータ有効信号ｄｖが機能ブロック１０により出力されて
機能ブロック１０から８ビットの出力が出力可能状態で
あることを表わすまで、出力バス上に保持される。この
時に、組み合わせのバッファ段及びマルチプレクサ回路
２４内のマルチプレクサは、切り換えによりデータ信号
を選択して出力させる。更に、マルチプレクサはデータ
信号をラッチするように機能し、また所定の期間後にデ
ータ有効信号を除去して機能ブロック１０を休止状態に
復帰させることができる。
ク１０、バッファ段及びマルチプレクサ回路２４をエネ
ーブルすると同時に、アクセスするアドレスが機能ブロ
ック１０に入力される。出力バス８上に現れる出力信号
は、バッファ段の入力にフィードバックされ、従ってデ
ータ有効信号ｄｖが機能ブロック１０により出力されて
機能ブロック１０から８ビットの出力が出力可能状態で
あることを表わすまで、出力バス上に保持される。この
時に、組み合わせのバッファ段及びマルチプレクサ回路
２４内のマルチプレクサは、切り換えによりデータ信号
を選択して出力させる。更に、マルチプレクサはデータ
信号をラッチするように機能し、また所定の期間後にデ
ータ有効信号を除去して機能ブロック１０を休止状態に
復帰させることができる。
【００３５】図８はバッファ段及びマルチプレクサ回路
２４を更に詳細に示す。マルチプレクサ２６はデータ信
号線１２上のデータ信号をデータ信号インバータ３０の
ゲート電極入力で取り込んでおり、このデータ信号イン
バータ３０は２つのコンプリメンタリ電界効果トランジ
スタを備えている。第１及び第２のデータ信号インバー
タ絶縁ゲ−ト３２、３４はそれぞれの電源レールとデー
タ信号インバータ３０との間に設けられている。更に、
マルチプレクサ２６は出力信号インバータ３６も備えて
おり、出力信号インバータ３６は出力信号線６からのフ
ィードバック出力信号を２つのコンプリメンタリ電界効
果トランジスタのゲ−ト電極入力に入力している。第１
及び第２の出力信号インバータ絶縁ゲ−ト３８、４０は
出力信号インバータ３６とそれぞれの電源レールとの間
に設けられている。
２４を更に詳細に示す。マルチプレクサ２６はデータ信
号線１２上のデータ信号をデータ信号インバータ３０の
ゲート電極入力で取り込んでおり、このデータ信号イン
バータ３０は２つのコンプリメンタリ電界効果トランジ
スタを備えている。第１及び第２のデータ信号インバー
タ絶縁ゲ−ト３２、３４はそれぞれの電源レールとデー
タ信号インバータ３０との間に設けられている。更に、
マルチプレクサ２６は出力信号インバータ３６も備えて
おり、出力信号インバータ３６は出力信号線６からのフ
ィードバック出力信号を２つのコンプリメンタリ電界効
果トランジスタのゲ−ト電極入力に入力している。第１
及び第２の出力信号インバータ絶縁ゲ−ト３８、４０は
出力信号インバータ３６とそれぞれの電源レールとの間
に設けられている。
【００３６】機能ブロック１０からのデータ有効信号ｄ
ｖは、データ信号インバータ絶縁ゲ−ト３２、３４、３
８、４０のゲート電極に供給されて、データ信号インバ
ータ３０及び出力信号インバータ３６をオン及びオフに
切り換える。データ信号インバータ３０の出力及び出力
信号インバータ３６の出力は並列に接続されており、交
互にバッファ段入力信号（ｎＲＡＭデータ、即ちメモリ
から読み出されたデータ・ビットの反転）をバッファ段
インバータ４２の入力に供給している。
ｖは、データ信号インバータ絶縁ゲ−ト３２、３４、３
８、４０のゲート電極に供給されて、データ信号インバ
ータ３０及び出力信号インバータ３６をオン及びオフに
切り換える。データ信号インバータ３０の出力及び出力
信号インバータ３６の出力は並列に接続されており、交
互にバッファ段入力信号（ｎＲＡＭデータ、即ちメモリ
から読み出されたデータ・ビットの反転）をバッファ段
インバータ４２の入力に供給している。
【００３７】バッファ段インバータ４２は、バッファ段
がエネーブルされるまで、電源レールからバッファ段イ
ンバータ４２を絶縁させるように機能し、エネーブル信
号によって切り換えられるバッファ段インバータの絶縁
ゲ−ト４４、４６を有する。バッファ段インバータ４２
の出力信号は出力信号線６に送出され、続いて出力信号
線６は比較的に大きな静電容量の出力バス８に供給され
ている。この出力信号は出力信号線６からフィードバッ
ク線４８を介して出力信号インバータ３６のハイ・イン
ピーダンスのゲート電極入力にフィードバックされてい
る。
がエネーブルされるまで、電源レールからバッファ段イ
ンバータ４２を絶縁させるように機能し、エネーブル信
号によって切り換えられるバッファ段インバータの絶縁
ゲ−ト４４、４６を有する。バッファ段インバータ４２
の出力信号は出力信号線６に送出され、続いて出力信号
線６は比較的に大きな静電容量の出力バス８に供給され
ている。この出力信号は出力信号線６からフィードバッ
ク線４８を介して出力信号インバータ３６のハイ・イン
ピーダンスのゲート電極入力にフィードバックされてい
る。
【００３８】図８に示す状態では、機能ブロック１０、
１１は未だ選択されていなかったものであり、従ってエ
ネーブル信号及びデータ有効信号はいずれもローであ
る。この状態では、マルチプレクサ２６は出力信号イン
バータ３６によりフィードバックされている出力信号を
選択してバッファ段インバータ４２に供給している。出
力段インバータ絶縁ゲ−ト３８、４０は導通であり、出
力信号インバータ３６を動作状態にして、これを出力信
号用のラッチの一部として動作させる。
１１は未だ選択されていなかったものであり、従ってエ
ネーブル信号及びデータ有効信号はいずれもローであ
る。この状態では、マルチプレクサ２６は出力信号イン
バータ３６によりフィードバックされている出力信号を
選択してバッファ段インバータ４２に供給している。出
力段インバータ絶縁ゲ−ト３８、４０は導通であり、出
力信号インバータ３６を動作状態にして、これを出力信
号用のラッチの一部として動作させる。
【００３９】図９では、エネーブル信号として機能する
「選択」信号が出力されたものである。従って、バッフ
ァ段インバータ４２は、バッファ段インバータ絶縁ゲ−
ト４４、４６を導通させすることにより、スイッチ・オ
ンとなる。出力信号インバータ３６はスイッチ・オンに
なったままであり、バッファ段入力信号を供給してバッ
ファ段インバータ４２を駆動している。このバッファ段
入力信号は出力信号線６からフィードバックされ（かつ
２回反転されてい）るので、バッファ段インバータ４２
は、一貫した所定状態を有し、これによって出力信号線
が既に有する値へ駆動し続けるようにする。これは、ス
プリアス信号レベルが出力信号線６に出現するのを防止
するものである。この場合では、出力信号線を０値へ駆
動している。
「選択」信号が出力されたものである。従って、バッフ
ァ段インバータ４２は、バッファ段インバータ絶縁ゲ−
ト４４、４６を導通させすることにより、スイッチ・オ
ンとなる。出力信号インバータ３６はスイッチ・オンに
なったままであり、バッファ段入力信号を供給してバッ
ファ段インバータ４２を駆動している。このバッファ段
入力信号は出力信号線６からフィードバックされ（かつ
２回反転されてい）るので、バッファ段インバータ４２
は、一貫した所定状態を有し、これによって出力信号線
が既に有する値へ駆動し続けるようにする。これは、ス
プリアス信号レベルが出力信号線６に出現するのを防止
するものである。この場合では、出力信号線を０値へ駆
動している。
【００４０】図１０では、データ有効信号がハイとなる
ことにより表わされているように、機能ブロック１０か
らのデータ信号が利用可能状態になっている。これは、
データ信号インバータ絶縁ゲ−ト３２、３４を導通にさ
せることにより、マルチプレクサ２６は出力信号インバ
ータ３６をスイッチ・オフさせ、かつデータ信号インバ
ータ３０をスイッチ・オンさせる。データ信号はハイで
あるから、データ信号インバータ３０の出力はローであ
る。データ信号インバータ３０の出力は、まだスイッチ
・オンであるバッファ段インバータ４２の入力に供給さ
れて、バッファ段インバータ４２からハイの信号値を出
力させる。データ有効信号は安定したデータ信号が確立
するまで出力されることはないので、出力信号線のレベ
ルの切り換えが余計な電力消費を発生させるスプリアス
信号レベルなしでもって円滑に行なわれる。
ことにより表わされているように、機能ブロック１０か
らのデータ信号が利用可能状態になっている。これは、
データ信号インバータ絶縁ゲ−ト３２、３４を導通にさ
せることにより、マルチプレクサ２６は出力信号インバ
ータ３６をスイッチ・オフさせ、かつデータ信号インバ
ータ３０をスイッチ・オンさせる。データ信号はハイで
あるから、データ信号インバータ３０の出力はローであ
る。データ信号インバータ３０の出力は、まだスイッチ
・オンであるバッファ段インバータ４２の入力に供給さ
れて、バッファ段インバータ４２からハイの信号値を出
力させる。データ有効信号は安定したデータ信号が確立
するまで出力されることはないので、出力信号線のレベ
ルの切り換えが余計な電力消費を発生させるスプリアス
信号レベルなしでもって円滑に行なわれる。
【００４１】図１１はデータ有効信号が出力されたた
め、所定の時間が経過した状態、及び機能ブロック１０
が低電力消費の休止状態に遷移している状態に対応した
ロー状態に、データ有効信号が復帰していることを示
す。これが発生すると、データ信号インバータ３０はス
イッチ・オフとなり、出力信号インバータ３６はスイッ
チ・オンに戻る。出力信号インバータ３６の入力は出力
信号線６を介してフィードバックされた出力信号であ
る。従って、バッファ段入力信号は一定のままであっ
て、出力信号のレベルは何も変化しない。
め、所定の時間が経過した状態、及び機能ブロック１０
が低電力消費の休止状態に遷移している状態に対応した
ロー状態に、データ有効信号が復帰していることを示
す。これが発生すると、データ信号インバータ３０はス
イッチ・オフとなり、出力信号インバータ３６はスイッ
チ・オンに戻る。出力信号インバータ３６の入力は出力
信号線６を介してフィードバックされた出力信号であ
る。従って、バッファ段入力信号は一定のままであっ
て、出力信号のレベルは何も変化しない。
【００４２】説明した場合では、バッファ段インバータ
４２をスイッチ・オンし、かつ出力信号線６を駆動した
ままである。共通の出力信号線６に接続されている他の
出力信号駆動手段におけるバッファ段インバータは、ス
イッチ・オフとなるので、その出力信号駆動手段におけ
るバッファ段インバータ４２は、共通の出力信号線６に
接続されている回路構成における全ての出力信号インバ
ータ３６の入力を駆動することになる。
４２をスイッチ・オンし、かつ出力信号線６を駆動した
ままである。共通の出力信号線６に接続されている他の
出力信号駆動手段におけるバッファ段インバータは、ス
イッチ・オフとなるので、その出力信号駆動手段におけ
るバッファ段インバータ４２は、共通の出力信号線６に
接続されている回路構成における全ての出力信号インバ
ータ３６の入力を駆動することになる。
【００４３】図１２は図７〜図１１の回路構成について
の信号タイミング図である。「選択」信号が出力される
と、機能ブロックＦＢ１の出力（データ信号）は、正し
いデータを読み出すまでは、スプリアス値を取り、その
後これによって一定値を取る。この時点で、データ有効
信号が出力されてデータ信号が一定値を取ったことを表
す。データ有効信号が所定の期間について出力され、そ
の後に機能ブロック１０がデータ信号を出力するのを停
止して休止状態に戻る。
の信号タイミング図である。「選択」信号が出力される
と、機能ブロックＦＢ１の出力（データ信号）は、正し
いデータを読み出すまでは、スプリアス値を取り、その
後これによって一定値を取る。この時点で、データ有効
信号が出力されてデータ信号が一定値を取ったことを表
す。データ有効信号が所定の期間について出力され、そ
の後に機能ブロック１０がデータ信号を出力するのを停
止して休止状態に戻る。
【００４４】バッファ段インバータ４２の出力は、最初
は、図８に示すバッファ段インバータ４２のハイ・イン
ピーダンス状態に対応する。この段階での出力信号レベ
ルは、ハイ又はローとして確実に定義されることにな
り、かつ他のバッファ段インバータにより駆動される。
「選択」信号がバッファ段をエネーブルすると、バッフ
ァ段インバータ４２は、スイッチ・オンとなり、存在し
ている出力信号値を循環させるように機能し、かつそれ
自身は出力信号線６をこのレベルへ保持させることにな
る。これは一定のレベルであり、従って出力で駆動され
るスプリアス信号レベルによる電力の無駄を防止する。
は、図８に示すバッファ段インバータ４２のハイ・イン
ピーダンス状態に対応する。この段階での出力信号レベ
ルは、ハイ又はローとして確実に定義されることにな
り、かつ他のバッファ段インバータにより駆動される。
「選択」信号がバッファ段をエネーブルすると、バッフ
ァ段インバータ４２は、スイッチ・オンとなり、存在し
ている出力信号値を循環させるように機能し、かつそれ
自身は出力信号線６をこのレベルへ保持させることにな
る。これは一定のレベルであり、従って出力で駆動され
るスプリアス信号レベルによる電力の無駄を防止する。
【００４５】データ有効信号が出力されると、マルチプ
レクサ２６は機能ブロック１０からバッファ段へ切り換
えてデータ信号を入力させ、バッファ段は対応する信号
レベルを出力する。バッファ段は既にスイッチ・オンさ
れているので、バッファ段がこの新しい信号レベルを取
るために掛かる時間ｔは、図６に示されている時間と比
較して短くなっている。このようにして、スプリアス値
の駆動による電力の損失及び出力に不必要な遅延の導入
を防止する。
レクサ２６は機能ブロック１０からバッファ段へ切り換
えてデータ信号を入力させ、バッファ段は対応する信号
レベルを出力する。バッファ段は既にスイッチ・オンさ
れているので、バッファ段がこの新しい信号レベルを取
るために掛かる時間ｔは、図６に示されている時間と比
較して短くなっている。このようにして、スプリアス値
の駆動による電力の損失及び出力に不必要な遅延の導入
を防止する。
【００４６】ここでは添付図面を参照して本発明の実施
例を詳細に説明したが、本発明は、厳密にこれらの実施
例に限定されず、かつ請求の範囲により定義された本発
明の範囲及び精神から逸脱することなく、当該技術分野
に習熟する者によって種々の変更及び変形を行なうこと
ができる。
例を詳細に説明したが、本発明は、厳密にこれらの実施
例に限定されず、かつ請求の範囲により定義された本発
明の範囲及び精神から逸脱することなく、当該技術分野
に習熟する者によって種々の変更及び変形を行なうこと
ができる。
【図１】それぞれ関連した欠点を有し、可能な３つの出
力信号線駆動構成についての回路構成及び信号タイミン
グを示す図。
力信号線駆動構成についての回路構成及び信号タイミン
グを示す図。
【図２】それぞれ関連した欠点を有し、可能な３つの出
力信号線駆動構成についての回路構成及び信号タイミン
グを示す図。
力信号線駆動構成についての回路構成及び信号タイミン
グを示す図。
【図３】それぞれ関連した欠点を有し、可能な３つの出
力信号線駆動構成についての回路構成及び信号タイミン
グを示す図。
力信号線駆動構成についての回路構成及び信号タイミン
グを示す図。
【図４】それぞれ関連した欠点を有し、可能な３つの出
力信号線駆動構成についての回路構成及び信号タイミン
グを示す図。
力信号線駆動構成についての回路構成及び信号タイミン
グを示す図。
【図５】それぞれ関連した欠点を有し、可能な３つの出
力信号線駆動構成についての回路構成及び信号タイミン
グを示す図。
力信号線駆動構成についての回路構成及び信号タイミン
グを示す図。
【図６】それぞれ関連した欠点を有し、可能な３つの出
力信号線駆動構成についての回路構成及び信号タイミン
グを示す図。
力信号線駆動構成についての回路構成及び信号タイミン
グを示す図。
【図７】本発明の一実施例による回路構成を示す図。
【図８】図７の回路の一部を形成するバッファ段及びマ
ルチプレクサを更に詳細に示す図。
ルチプレクサを更に詳細に示す図。
【図９】図７の回路の一部を形成するバッファ段及びマ
ルチプレクサを更に詳細に示す図。
ルチプレクサを更に詳細に示す図。
【図１０】図７の回路の一部を形成するバッファ段及び
マルチプレクサを更に詳細に示す図。
マルチプレクサを更に詳細に示す図。
【図１１】図７の回路の一部を形成するバッファ段及び
マルチプレクサを更に詳細に示す図。
マルチプレクサを更に詳細に示す図。
【図１２】図７の回路構成についての信号タイミングを
示す図。
示す図。
１０、１１ 機能ブロック １６ バッファ １８ ラッチ回路 ２４ バッファ段及びマルチプレクサ回路 ２６ マルチプレクサ ３０ データ信号インバータ ３２、３４、４４、４６ データ信号インバータ絶縁ゲ
−ト ３６ 出力信号インバータ ３８、４０ 出力信号インバータ絶縁ゲ−ト
−ト ３６ 出力信号インバータ ３８、４０ 出力信号インバータ絶縁ゲ−ト
Claims (13)
- 【請求項１】 出力信号線を駆動する出力信号駆動手段
を有するデータ処理装置の出力信号ドライバにおいて、
前記出力信号駆動手段は、 （ｉ）出力されるべきデータ信号、及び前記データ信号
が出力可能状態であることを表わしたデータ有効信号を
発生するデータ信号発生手段であって、エネーブル信号
によりエネーブルされる前記データ信号発生手段と、 （ｉｉ）前記データ信号と前記出力信号線からフィード
バックされる出力信号とのうちの一つを選択してバッフ
ァ段入力信号を供給するマルチプレクサであって、前記
データ信号を前記データ有効信号に応答して選択するマ
ルチプレクサと、 （ｉｉｉ）前記エネーブル信号によりエネーブルされた
ときは、ハイ・インピーダンス状態から切り換えられ、
かつ前記バッファ段入力信号に応答して前記出力信号線
を第１の電圧状態又は第２の電圧状態に駆動するバッフ
ァ段とを備えていることを特徴とするデータ処理装置の
出力信号ドライバ。 - 【請求項２】 前記マルチプレクサは、前記データ信号
が出力可能状態でないことを前記データ有効信号が表わ
しているときは、前記出力信号をラッチし、かつ前記バ
ッファ段は前記エネーブル信号によりエネーブルされる
ことを特徴とする請求項１記載のデータ処理装置の出力
信号ドライバ。 - 【請求項３】 前記バッファ段は第１のバッファ絶縁ゲ
−トを介して第１の電源レールと、第２のバッファ絶縁
ゲ−トを介して第２の電源レールとに接続されたバッフ
ァ・インバータを備え、前記第１のバッファ絶縁ゲ−ト
及び前記第２のバッファ絶縁ゲ−トは前記エネーブル信
号により導通状態に切り換えられることを特徴とする請
求項１記載のデータ処理装置の出力信号ドライバ。 - 【請求項４】 前記マルチプレクサは前記データ信号イ
ンバータ及び出力信号インバータを備え、前記データ信
号インバータ及び前記出力信号インバータは前記バッフ
ァ段入力信号を供給する並列接続出力を有し、前記デー
タ有効信号は前記データ信号インバータをスイッチ・オ
ンさせ、かつ前記出力信号インバータをスイッチ・オフ
させるように機能することを特徴とする請求項１記載の
データ処理装置の出力信号ドライバ。 - 【請求項５】 前記バッファ段は第１のバッファ絶縁ゲ
−トを介して第１の電源レールと、前記第２のバッファ
絶縁ゲ−トを介して第２の電源レールとに接続されたバ
ッファ・インバータを備え、前記第１のバッファ絶縁ゲ
−ト及び前記第２のバッファ絶縁ゲ−トは前記エネーブ
ル信号により導通状態に切り換えられ、かつ前記データ
信号インバータは第１のデータ信号インバータ絶縁ゲー
トを介して前記第１の電源レールと、第２のデータ信号
インバータ絶縁ゲートとを介して前記第２の電源レール
とに接続され、前記第１のデータ信号インバータ絶縁ゲ
ート及び前記第２のデータ信号インバータ絶縁ゲートは
前記データ有効信号により導通状態へ切り換えられるこ
とを特徴とする請求項４記載のデータ処理装置の出力信
号ドライバ。 - 【請求項６】 前記バッファ段は第１のバッファ絶縁ゲ
−トを介して第１の電源レールと、第２のバッファ絶縁
ゲ−トを介して第２の電源レールとに接続されたバッフ
ァ・インバータを備え、前記第１のバッファ絶縁ゲ−ト
及び前記第２のバッファ絶縁ゲ−トは前記エネーブル信
号により導通状態に切り換えられ、かつ前記出力信号イ
ンバータは第１の出力信号インバータ絶縁ゲートを介し
て前記第１の電源レールと、第２の出力信号インバータ
絶縁ゲートを介して前記第２の電源レールとに接続さ
れ、前記第１の出力信号インバータ絶縁ゲート及び第２
の出力信号インバータ絶縁ゲートは前記データ有効信号
により非導通状態に切り換えられることを特徴とする請
求項６記載のデータ処理装置の出力信号ドライバ。 - 【請求項７】 前記出力信号インバータはハイ・インピ
ーダンス入力で前記フィードバックされた前記出力信号
を受け取ることを特徴とする請求項４記載のデータ処理
装置の出力信号ドライバ。 - 【請求項８】 前記データ信号発生手段は前記データ信
号及び前記データ有効信号を出力し、その後に前記デー
タ信号発生手段は休止状態へ切り換わることを特徴とす
る請求項１記載のデータ処理装置の出力信号ドライバ。 - 【請求項９】 前記データ信号発生手段は、エネーブル
されたときは、１以上の入力信号に従って前記データ信
号を決定することを特徴とする請求項１記載のデータ処
理装置の出力信号ドライバ。 - 【請求項１０】 前記データ信号発生手段はメモリ回路
を備え、前記１以上の入力信号はアクセスすべきメモリ
・アドレスを指定し、かつ前記データ信号は記憶したデ
ータ信号を含むことを特徴とする請求項９記載のデータ
処理装置の出力信号ドライバ。 - 【請求項１１】 共通の出力信号線に接続され、かつ前
記エネーブル信号により選択的にエネーブルされる複数
の出力信号駆動手段を備えていることを特徴とする請求
項１記載のデータ処理装置の出力信号ドライバ。 - 【請求項１２】 前記データ処理装置は一つの集積回路
として形成されていることを特徴とする請求項１記載の
データ処理装置の出力信号ドライバ。 - 【請求項１３】 出力信号線を駆動するステップを含む
出力信号ドライバの駆動方法において、 （ｉ）出力されるべきデータ信号、及び前記データ信号
が出力可能状態であることを表わしたデータ有効信号を
発生するステップと、 （ｉｉ）前記データ信号と前記出力信号線からフィード
バックされる出力信号とのうちの一つを選択してバッフ
ァ段入力信号を供給するステップであって、前記データ
信号を前記データ有効信号に応答して選択するステップ
と、 （ｉｉｉ）前記エネーブル信号に応答してバッファ段を
ハイ・インピーダンス状態から切り換えるステップと、 （ｉｖ）前記バッファ段入力信号に従って、前記出力信
号線を第１の電圧状態又は第２の電圧状態に駆動するス
テップとを備えていることを特徴とする出力信号ドライ
バの駆動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB93201762 | 1993-09-30 | ||
| GB9320176A GB2282721B (en) | 1993-09-30 | 1993-09-30 | Output signal driver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07234747A true JPH07234747A (ja) | 1995-09-05 |
| JP4111553B2 JP4111553B2 (ja) | 2008-07-02 |
Family
ID=10742771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23550994A Expired - Lifetime JP4111553B2 (ja) | 1993-09-30 | 1994-09-29 | 出力信号ドライバ及びその駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5434823A (ja) |
| JP (1) | JP4111553B2 (ja) |
| GB (1) | GB2282721B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1303507C (zh) * | 2003-09-03 | 2007-03-07 | 胜华科技股份有限公司 | 触控面板的多样驱动装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666497A (en) * | 1995-03-08 | 1997-09-09 | Texas Instruments Incorporated | Bus quieting circuits, systems and methods |
| US5724288A (en) * | 1995-08-30 | 1998-03-03 | Micron Technology, Inc. | Data communication for memory |
| US5689462A (en) * | 1995-12-22 | 1997-11-18 | Townsend And Townsend And Crew, Llp | Parallel output buffers in memory circuits |
| GB2321986A (en) * | 1997-01-30 | 1998-08-12 | Motorola Inc | Circuit and method for isolating a latching circuit |
| JP4825429B2 (ja) * | 2005-02-17 | 2011-11-30 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US10389343B2 (en) * | 2013-09-30 | 2019-08-20 | Integrated Device Technology, Inc. | High speed, low power, isolated buffer |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329489A (en) * | 1988-03-31 | 1994-07-12 | Texas Instruments Incorporated | DRAM having exclusively enabled column buffer blocks |
| JPH06111596A (ja) * | 1990-10-09 | 1994-04-22 | Texas Instr Inc <Ti> | メモリ |
| JP2696026B2 (ja) * | 1991-11-21 | 1998-01-14 | 株式会社東芝 | 半導体記憶装置 |
| US5258951A (en) * | 1992-07-27 | 1993-11-02 | Motorola, Inc. | Memory having output buffer enable by level comparison and method therefor |
-
1993
- 1993-09-30 GB GB9320176A patent/GB2282721B/en not_active Expired - Lifetime
-
1994
- 1994-08-23 US US08/294,343 patent/US5434823A/en not_active Expired - Lifetime
- 1994-09-29 JP JP23550994A patent/JP4111553B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1303507C (zh) * | 2003-09-03 | 2007-03-07 | 胜华科技股份有限公司 | 触控面板的多样驱动装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4111553B2 (ja) | 2008-07-02 |
| GB2282721A (en) | 1995-04-12 |
| GB2282721B (en) | 1997-08-20 |
| US5434823A (en) | 1995-07-18 |
| GB9320176D0 (en) | 1993-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2625633B2 (ja) | 論理マクロの電力消費を減少する方法 | |
| US4953130A (en) | Memory circuit with extended valid data output time | |
| US6965530B2 (en) | Semiconductor memory device and semiconductor memory device control method | |
| JPH10200380A (ja) | フリップフロップ回路 | |
| US6472909B1 (en) | Clock routing circuit with fast glitchless switching | |
| KR100284985B1 (ko) | 인에이블제어회로를갖춘집적회로 | |
| JP4111553B2 (ja) | 出力信号ドライバ及びその駆動方法 | |
| JP2003518631A (ja) | 低電力スキャンフリップフロップ | |
| JPH08330935A (ja) | 入出力バッファ回路、出力バッファ回路及びそれらを用いた電子機器 | |
| JPH11145786A (ja) | フリップフロップのリセット回路 | |
| JP2805466B2 (ja) | メモリのアドレス遷移検出回路 | |
| JPH042008B2 (ja) | ||
| EP0381241A2 (en) | High speed output circuit suitable for wired-or structure | |
| US5834949A (en) | Bus driver failure detection system | |
| US7203779B2 (en) | Fast turn-off slow turn-on arbitrator for reducing tri-state driver power dissipation on a shared bus | |
| JP3590361B2 (ja) | 集積回路装置 | |
| JP2937814B2 (ja) | 出力回路 | |
| JPH1173778A (ja) | 半導体記憶装置 | |
| JP2518642B2 (ja) | レジスタ回路 | |
| JP2845251B2 (ja) | 集積回路装置 | |
| US6075750A (en) | Method and circuit for generating an ATD signal to regulate the access to a non-volatile memory | |
| JP4435886B2 (ja) | 半導体記憶装置 | |
| JP3131043B2 (ja) | 半導体集積回路装置 | |
| JP3348678B2 (ja) | データ出力回路 | |
| JP3031223B2 (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040409 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040708 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040713 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080305 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080408 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |