JP4111553B2 - 出力信号ドライバ及びその駆動方法 - Google Patents
出力信号ドライバ及びその駆動方法 Download PDFInfo
- Publication number
- JP4111553B2 JP4111553B2 JP23550994A JP23550994A JP4111553B2 JP 4111553 B2 JP4111553 B2 JP 4111553B2 JP 23550994 A JP23550994 A JP 23550994A JP 23550994 A JP23550994 A JP 23550994A JP 4111553 B2 JP4111553 B2 JP 4111553B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- output signal
- output
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
Description
【０００１】
【産業上の利用分野】
本発明は、駆動される出力信号線を有するデータ処理装置の出力信号ドライバ、及びこの出力ドライバを駆動する方法に関する。
【０００２】
【従来の技術】
マイクロプロセッサ、メモリ及び通信装置のように種々公知のデータ処理装置は、出力信号線を駆動する必要がある。パフォーマンスと保護を理由として駆動をしている出力信号線と出力すべきデータ信号を発生する回路との間にバッファ段を設けることが知られている。
【０００３】
添付図面の図１は、データ処理装置２を示しており、出力バス８を介して複数の出力信号線６を駆動する通常の簡単な出力信号駆動回路４を備えている。この出力信号駆動回路４は、データ線１２上にデータ信号を発生し、出力バス８を介して出力するように機能する機能ブロック１０、例えばランダム・アクセス・メモリ・ブロックを備えている。
【０００４】
機能ブロック１０は種々の入力信号（入力１、入力２）に応答してデータ信号を発生する。機能ブロック１０はエネーブル線１４上のエネーブル信号（この場合では選択信号としても機能している。）により選択されてエネーブルされ、このエネーブル信号はデータ信号線１２用に設けられている複数のバッファ１６のそれぞれにも（エネーブル入力“e ”を介して）入力されている。バッファ１６は機能ブロック１０を出力バス８から絶縁するように機能をし、かつ比較的に大きい静電容量の出力バス８を駆動するためにある程度の電力増幅をしている。
【０００５】
添付図面の図２は図１のデータ処理装置２内の種々の信号についてのタイミング図である。「選択」信号は図１の上側の出力信号駆動回路４をエネーブルさせるために状態の切り換えをする。この「選択」信号は機能ブロック１０及びバッファ１６をエネーブルする。機能ブロック１０の出力（ＦＢ１の出力）はその最終的なデータ信号の値に安定するまでにある限られた長さの時間が掛かる。この時間中はデータ信号線１２上にスプリアス信号（「グリッチ」）が発生する。バッファ１６は、「選択」信号によりエネーブルされるので、ハイ・インピーダンス状態からアクティブ状態へ移行し、従ってデータ信号線１２上のスプリアス信号を電力増幅するように機能して出力バス８に送出する。急速に変化するスプリアス信号を有し、比較的に大きな静電容量の出力バス８を駆動すると、かなりの量の回路電力が消費される。更に、出力バス８に接続されている他の回路は出力バス８に一時的に存在するスプリアス信号から保護される必要がある。
【０００６】
添付図面の図３は、機能ブロック１０とバッファ１６との間にラッチ回路１８を配置した図１の構成（アドバンスドＲＩＳＣマシン・リミテッドにより製作されたＡＲＭ６００に用いられている。）に対する他の構成を示す。機能ブロック１０は、そのデータ信号が有効値に安定したときに出力される付加的なデータ有効出力ｄｖを有する。このデータ有効信号はラッチ回路１８をトリガしてラッチ回路１８に入力されている値をラッチさせる。次に、ラッチされたこれらの値はバッファ１６に転送される。
【０００７】
添付図面の図４は、図２に示した回路と同様の図３の回路に関するタイミング図を示す。この場合に、機能ブロック１０の出力はラッチ回路１８によりラッチされるので、データ信号は、ラッチ回路１８によってラッチされるように機能ブロック１０によって十分な長さで出力されることのみが必要となる。データ信号がラッチされると、機能ブロック１０は電力の消費が少ない休止状態を取ることができる。この回路は出力バス８に出力されているスプリアス信号の問題を処理してはいない。
【０００８】
添付図面の図５は可能とする図３の変形を示す。この場合に、バッファ１６は「選択」信号によってエネーブルされない。その代わりに、データ有効信号がバッファ１６をエネーブルするために用いられるものであって、このデータ有効信号はエネーブル・ラッチ２０を介して転送される。エネーブル・ラッチ２０は、機能ブロック１０がその休止状態に復帰しているときであっても、バッファ１６にこのエネーブル信号を保持している。
【０００９】
添付図面の図６は図５の回路における種々の信号のタイミングを示す。この場合には、データ有効信号が出力されるまで、バッファ１６がエネーブルされないので、スプリアス信号はバッファ１６に入力されることも、バッファ１６から出力されることもない。しかし、この構成は、バッファ１６に印加されているデータ有効信号と、出力バス８を駆動することができるバッファ１６との間である限られた時間（Ｔ）を必要とする欠点がある。これが導入する付加的な時間遅延、即ちメモリ・アクセス時間の増加は、パフォーマンスの欠点となる。
【００１０】
【発明が解決しようとする課題】
本発明の目的は前述の問題を解決することにある。
【００１１】
【課題を解決するための手段】
本発明は、第１の特徴から見ると、出力信号線を駆動する出力信号駆動手段をを有するデータ処理装置を提供するものあって、前記出力信号駆動手段は、
（ｉ）出力されるべきデータ信号、及び前記データ信号が出力可能状態であることを表わしたデータ有効信号を発生するデータ信号発生手段と、
（ｉｉ）前記データ信号と前記出力信号線からフィードバックされる出力信号とのうちの一つを選択してバッファ段入力信号を供給するマルチプレクサであって、前記データ信号を前記データ有効信号に応答して選択するマルチプレクサと、
（ｉｉｉ）前記エネーブル信号によりエネーブルされたときは、ハイ・インピーダンス状態から切り換えられ、かつ前記バッファ段入力信号に応答して前記出力信号線を第１の電圧状態又は第２の電圧状態に駆動するバッファ段と
を備えている。
【００１２】
本発明は、前記バッファ段がエネーブルされると、直ちに図６に示す全ての遅延Ｔをなくし、一方前記データ信号が可能状態となるまで、前記出力信号を前記マルチプレクサを介して前記バッファ段の入力へフィードバックすることにより、前記バッファ段がスプリアス信号を出力すること、従って電力を無駄にすることが防止される。このようにして、付加的なパフォーマンスが図５の回路の遅延Ｔを限定させることなく、図１及び図３の回路について１アクセス当りの電力を典型的には２５％から５０％節約することができる。
【００１３】
前記エネーブル信号は、それ自身の権限により独立した信号として供給されるよりも、システム内で他の信号により無条件に供給されてもよいこと、即ちメモリ・アドレスの遷移を検出してデータ信号発生手段及びバッファ段のトリガ・エネーブルに用いられてもよいことを理解すべきである。
【００１４】
当該装置がエネーブルされていなくても、前記出力信号線からフィードバックされる出力信号がそのレベルを保持するのを保証するように、実際的な測定が行われることが望ましい。これは、多くの異なる方法、例えば前記出力信号線を介して僅かなフィードバックを掛けるインバータ（「リーキー」インバータ）を備えることにより達成されてもよい。しかし、好ましい実施例において、前記データ信号は出力可能状態でないことが前記データ有効信号により表わされているときは、前記マルチプレクサは前記出力信号をラッチする。
【００１５】
このようにして、マルチプレクサは付加的な機能を実行し、これによって特にラッチの機能のために回路素子を備える必要をなくすことができる。
【００１６】
前記バッファ段は、トライステートの動作をする異なる多くの方法により実施されてもよい。しかし、少数の回路素子を用いる実際に効果的な実施例は、前記バッファ段が第１のバッファ絶縁ゲ−トを介して第１の電源レールと、第２のバッファ絶縁ゲ−トを介して第２の電源レールとに接続されたバッファ・インバータを備えたものであって、前記第１のバッファ絶縁ゲ−ト及び前記第２のバッファ絶縁ゲ−トは前記エネーブル信号により導通状態に切り換えられる。
【００１７】
前記マルチプレクサは前記データ信号と前記出力信号線からフィードバックされた出力信号との間で前記バッファ段の入力信号を切り換える機能を実行することが理解されるであろう。この動作は、前記マルチプレクサがデータ信号インバータを備え、前記データ信号インバータ及び前記出力信号インバータが前記バッファ段入力信号を供給する並列接続出力を有し、前記データ有効信号が前記データ信号インバータをスイッチ・オンし、かつ前記出力信号インバータをスイッチ・オフする機能をする実施例により、都合よく得られる。
【００１８】
前記データ信号インバータ及び前記出力信号インバータがスイッチ・オフされているときに、効果的に前記インバータの絶縁及び低消費電力を保証するように、前記データ信号インバータ及び前記出力信号インバータをスイッチ・オンし、かつスイッチ・オフするためには、インバータと前記第１の電源レールとの間及びインバータと前記第２の電源レールとの間にそれぞれ絶縁ゲートを設けることである。
【００１９】
総合的な電力消費を低減させるためには、前記出力信号インバータはフィードバックされる前記出力信号をハイ・インピーダンス入力で取り込むことが好ましい。
【００２０】
フィードバックされた出力信号をハイ・ピーダンス入力で取り込むことを保証すると、前記バッファ段及び前記データ信号発生手段がディセーブルされているときに、電力消費の低減に寄与する。なぜならば、この状態では前記出力信号が連続的にフィードバックされているためである。
【００２１】
更に効果的な電力節約特性は、前記データ信号発生手段が前記データ信号及び前記データ有効信号を所定の期間において出力し、その後に前記データ信号発生手段が休止状態に切り換わることである。
【００２２】
前記データ信号発生手段に休止状態を設けると、前記データ信号がアクセスされ、かつ出力されたときに、前記データ信号発生手段から前記出力信号線へ連続的に出力することを前記バッファ段及び前記マルチプレクサにまかせ、かつ前記データ信号発生手段にこのような低電力の休止状態を取ることを可能にさせる結果となる。
【００２３】
前記データ信号発生手段は多くの異なる形式を取り得ることを理解するであろう。しかし、本発明が特に適している場合では、前記データ信号発生手段は、エネーブルされたときに、１以上の入力信号に従って前記データ信号を決定する。
【００２４】
前記データ信号発生手段が１以上の入力信号を処理するように機能して前記データ信号を決定する前記実施例は、電力消費のために前記データ信号発生手段の出力信号線をバッファリングすること（即ち、処理が比較的に長い時間を取り、従ってスプリアス信号がより長く発生する。）、及び比較的デリケートな処理回路を保護することに顕著な利益がある。
【００２５】
本発明は、より具体的には、前記データ信号発生手段がメモリ回路を備え、前記１以上の入力信号がアクセスするメモリ・アドレスを指定し、かつ前記データ信号が記憶したデータ信号を含む実施例に特に適合している。
【００２６】
本発明は、トライステート・バッファ段を介して個別的な出力信号線に接続するバッファ機構を備えた個別的な出力信号発生回路として実施されてもよい。しかし、このようなトライステート・バッファ段を使用し、かつ出力信号線に接続された素子を個別的にエネーブルし、かつディセーブルする機構を設ける必要性は、複数の出力信号駆動手段を共通出力信号線に接続するときに特に発生する。これについての一例は、共通バスを介して相互接続されてバス・コントローラの制御により機能ブロック間でデータ転送を行なうデータ処理装置内の種々の機能ブロックであろう。
【００２７】
共有バスの場合では、共有バスが物理的に大きな寸法を典型的に有し、結果的に大きな静電容量を持つことになり、共有バス上の出力スプリアス・データを避けることが必要となる。更に、発生する付加的な必要条件は、データ信号発生手段をエネーブルする切り換え時に、一方のバッファ段が他方のバッファ段に対して出力信号線を異なる信号レベルへ駆動しようとする出力信号の不一致が発生してはならないということである。このような不一致はかなりの量の電力を消費し、回路を損傷する結果となる。出力信号線の値をバッファ段の入力へフィードバックする機構は、初期には、共通出力信号線に接続されている全てのバッファ段が出力信号線上に既に存在する信号レベルを、これらがエネーブルされていれば、取り込む利点がある。従って、不一致を避けるべく、異なるバッファ段のエネーブルを分離させるために必要とする付加的な遅延は、設けなくともよい。
【００２８】
本発明は、離散的な部品として実施されてもよいことを理解すべきである。しかし、本発明は集積回路として実施されるのが特に適している。
【００２９】
本発明は、他の特徴から見ると、出力信号線を駆動するステップを含む出力信号ドライバの駆動方法を提供するものであり、前記方法は、
（ｉ）出力されるべきデータ信号、及び前記データ信号が出力可能状態であることを表わしたデータ有効信号を発生するステップと、
（ｉｉ）前記データ信号と前記出力信号線からフィードバックされる出力信号とのうちの一つを選択してバッファ段入力信号を供給するステップであって、前記データ信号を前記データ有効信号に応答して選択するステップと、
（ｉｉｉ）前記エネーブル信号に応答してバッファ段をハイ・インピーダンス状態から切り換えるステップと、
（ｉｖ）前記バッファ段入力信号に従って、前記出力信号線を第１の電圧状態又は第２の電圧状態に駆動するステップと
を備えている。
【００３０】
本発明の前記目的、他の目的、特徴及び効果は、添付図面と関連させて読むべき以下の実施例の詳細な説明から明らかである。
【００３１】
【実施例】
図７のデータ処理装置２は、ランダム・アクセス・メモリ・ブロックの形式を有し、かつデータ信号発生手段として機能する２つの機能ブロック１０、１１を備えている。「選択」信号は、これら機能ブロック１０、１１の一方又は他方をこれらの「エネーブル」入力を介してエネーブルする。インバータ２２は、機能ブロック１０、１１を一度に一つだけエネーブルすることを保証している。
【００３２】
機能ブロック１０、１１は、アクセスするメモリ・アドレス形式により入力信号（入力１、入力２）を入力し、ある限られたアクセス時間後にデータ信号線１２上に８ビットの出力を発生する。
【００３３】
「選択」信号は、組合わせのバッファ段及びマルチプレクサ回路２４にも供給されており、各バッファ段をエネーブルする。機能ブロック１０、１１をエネーブルすると同時にバッファ段をエネーブルすると、データ信号がメモリから読み出され、かつデータ有効信号が出力されたときに、バッファ段が動作状態となるのを待つ必要がないという結果となる。
【００３４】
動作において、「選択」信号が機能ブロック１０、バッファ段及びマルチプレクサ回路２４をエネーブルすると同時に、アクセスするアドレスが機能ブロック１０に入力される。出力バス８上に現れる出力信号は、バッファ段の入力にフィードバックされ、従ってデータ有効信号ｄｖが機能ブロック１０により出力されて機能ブロック１０から８ビットの出力が出力可能状態であることを表わすまで、出力バス上に保持される。この時に、組み合わせのバッファ段及びマルチプレクサ回路２４内のマルチプレクサは、切り換えによりデータ信号を選択して出力させる。更に、マルチプレクサはデータ信号をラッチするように機能し、また所定の期間後にデータ有効信号を除去して機能ブロック１０を休止状態に復帰させることができる。
【００３５】
図８はバッファ段及びマルチプレクサ回路２４を更に詳細に示す。マルチプレクサ２６はデータ信号線１２上のデータ信号をデータ信号インバータ３０のゲート電極入力で取り込んでおり、このデータ信号インバータ３０は２つのコンプリメンタリ電界効果トランジスタを備えている。第１及び第２のデータ信号インバータ絶縁ゲ−ト３２、３４はそれぞれの電源レールとデータ信号インバータ３０との間に設けられている。更に、マルチプレクサ２６は出力信号インバータ３６も備えており、出力信号インバータ３６は出力信号線６からのフィードバック出力信号を２つのコンプリメンタリ電界効果トランジスタのゲ−ト電極入力に入力している。第１及び第２の出力信号インバータ絶縁ゲ−ト３８、４０は出力信号インバータ３６とそれぞれの電源レールとの間に設けられている。
【００３６】
機能ブロック１０からのデータ有効信号ｄｖは、データ信号インバータ絶縁ゲ−ト３２、３４、３８、４０のゲート電極に供給されて、データ信号インバータ３０及び出力信号インバータ３６をオン及びオフに切り換える。データ信号インバータ３０の出力及び出力信号インバータ３６の出力は並列に接続されており、交互にバッファ段入力信号（ｎＲＡＭデータ、即ちメモリから読み出されたデータ・ビットの反転）をバッファ段インバータ４２の入力に供給している。
【００３７】
バッファ段インバータ４２は、バッファ段がエネーブルされるまで、電源レールからバッファ段インバータ４２を絶縁させるように機能し、エネーブル信号によって切り換えられるバッファ段インバータの絶縁ゲ−ト４４、４６を有する。バッファ段インバータ４２の出力信号は出力信号線６に送出され、続いて出力信号線６は比較的に大きな静電容量の出力バス８に供給されている。この出力信号は出力信号線６からフィードバック線４８を介して出力信号インバータ３６のハイ・インピーダンスのゲート電極入力にフィードバックされている。
【００３８】
図８に示す状態では、機能ブロック１０、１１は未だ選択されていなかったものであり、従ってエネーブル信号及びデータ有効信号はいずれもローである。この状態では、マルチプレクサ２６は出力信号インバータ３６によりフィードバックされている出力信号を選択してバッファ段インバータ４２に供給している。出力段インバータ絶縁ゲ−ト３８、４０は導通であり、出力信号インバータ３６を動作状態にして、これを出力信号用のラッチの一部として動作させる。
【００３９】
図９では、エネーブル信号として機能する「選択」信号が出力されたものである。従って、バッファ段インバータ４２は、バッファ段インバータ絶縁ゲ−ト４４、４６を導通させすることにより、スイッチ・オンとなる。出力信号インバータ３６はスイッチ・オンになったままであり、バッファ段入力信号を供給してバッファ段インバータ４２を駆動している。このバッファ段入力信号は出力信号線６からフィードバックされ（かつ２回反転されてい）るので、バッファ段インバータ４２は、一貫した所定状態を有し、これによって出力信号線が既に有する値へ駆動し続けるようにする。これは、スプリアス信号レベルが出力信号線６に出現するのを防止するものである。この場合では、出力信号線を０値へ駆動している。
【００４０】
図１０では、データ有効信号がハイとなることにより表わされているように、機能ブロック１０からのデータ信号が利用可能状態になっている。これは、データ信号インバータ絶縁ゲ−ト３２、３４を導通にさせることにより、マルチプレクサ２６は出力信号インバータ３６をスイッチ・オフさせ、かつデータ信号インバータ３０をスイッチ・オンさせる。データ信号はハイであるから、データ信号インバータ３０の出力はローである。データ信号インバータ３０の出力は、まだスイッチ・オンであるバッファ段インバータ４２の入力に供給されて、バッファ段インバータ４２からハイの信号値を出力させる。データ有効信号は安定したデータ信号が確立するまで出力されることはないので、出力信号線のレベルの切り換えが余計な電力消費を発生させるスプリアス信号レベルなしでもって円滑に行なわれる。
【００４１】
図１１はデータ有効信号が出力されたため、所定の時間が経過した状態、及び機能ブロック１０が低電力消費の休止状態に遷移している状態に対応したロー状態に、データ有効信号が復帰していることを示す。これが発生すると、データ信号インバータ３０はスイッチ・オフとなり、出力信号インバータ３６はスイッチ・オンに戻る。出力信号インバータ３６の入力は出力信号線６を介してフィードバックされた出力信号である。従って、バッファ段入力信号は一定のままであって、出力信号のレベルは何も変化しない。
【００４２】
説明した場合では、バッファ段インバータ４２をスイッチ・オンし、かつ出力信号線６を駆動したままである。共通の出力信号線６に接続されている他の出力信号駆動手段におけるバッファ段インバータは、スイッチ・オフとなるので、その出力信号駆動手段におけるバッファ段インバータ４２は、共通の出力信号線６に接続されている回路構成における全ての出力信号インバータ３６の入力を駆動することになる。
【００４３】
図１２は図７〜図１１の回路構成についての信号タイミング図である。「選択」信号が出力されると、機能ブロックＦＢ１の出力（データ信号）は、正しいデータを読み出すまでは、スプリアス値を取り、その後これによって一定値を取る。この時点で、データ有効信号が出力されてデータ信号が一定値を取ったことを表す。データ有効信号が所定の期間について出力され、その後に機能ブロック１０がデータ信号を出力するのを停止して休止状態に戻る。
【００４４】
バッファ段インバータ４２の出力は、最初は、図８に示すバッファ段インバータ４２のハイ・インピーダンス状態に対応する。この段階での出力信号レベルは、ハイ又はローとして確実に定義されることになり、かつ他のバッファ段インバータにより駆動される。「選択」信号がバッファ段をエネーブルすると、バッファ段インバータ４２は、スイッチ・オンとなり、存在している出力信号値を循環させるように機能し、かつそれ自身は出力信号線６をこのレベルへ保持させることになる。これは一定のレベルであり、従って出力で駆動されるスプリアス信号レベルによる電力の無駄を防止する。
【００４５】
データ有効信号が出力されると、マルチプレクサ２６は機能ブロック１０からバッファ段へ切り換えてデータ信号を入力させ、バッファ段は対応する信号レベルを出力する。バッファ段は既にスイッチ・オンされているので、バッファ段がこの新しい信号レベルを取るために掛かる時間ｔは、図６に示されている時間と比較して短くなっている。このようにして、スプリアス値の駆動による電力の損失及び出力に不必要な遅延の導入を防止する。
【００４６】
ここでは添付図面を参照して本発明の実施例を詳細に説明したが、本発明は、厳密にこれらの実施例に限定されず、かつ請求の範囲により定義された本発明の範囲及び精神から逸脱することなく、当該技術分野に習熟する者によって種々の変更及び変形を行なうことができる。
【図面の簡単な説明】
【図１】それぞれ関連した欠点を有し、可能な３つの出力信号線駆動構成についての回路構成及び信号タイミングを示す図。
【図２】それぞれ関連した欠点を有し、可能な３つの出力信号線駆動構成についての回路構成及び信号タイミングを示す図。
【図３】それぞれ関連した欠点を有し、可能な３つの出力信号線駆動構成についての回路構成及び信号タイミングを示す図。
【図４】それぞれ関連した欠点を有し、可能な３つの出力信号線駆動構成についての回路構成及び信号タイミングを示す図。
【図５】それぞれ関連した欠点を有し、可能な３つの出力信号線駆動構成についての回路構成及び信号タイミングを示す図。
【図６】それぞれ関連した欠点を有し、可能な３つの出力信号線駆動構成についての回路構成及び信号タイミングを示す図。
【図７】本発明の一実施例による回路構成を示す図。
【図８】図７の回路の一部を形成するバッファ段及びマルチプレクサを更に詳細に示す図。
【図９】図７の回路の一部を形成するバッファ段及びマルチプレクサを更に詳細に示す図。
【図１０】図７の回路の一部を形成するバッファ段及びマルチプレクサを更に詳細に示す図。
【図１１】図７の回路の一部を形成するバッファ段及びマルチプレクサを更に詳細に示す図。
【図１２】図７の回路構成についての信号タイミングを示す図。
【符号の説明】
１０、１１ 機能ブロック
１６ バッファ
１８ ラッチ回路
２４ バッファ段及びマルチプレクサ回路
２６ マルチプレクサ
３０ データ信号インバータ
３２、３４、４４、４６ データ信号インバータ絶縁ゲ−ト
３６ 出力信号インバータ
３８、４０ 出力信号インバータ絶縁ゲ−ト
【産業上の利用分野】
本発明は、駆動される出力信号線を有するデータ処理装置の出力信号ドライバ、及びこの出力ドライバを駆動する方法に関する。
【０００２】
【従来の技術】
マイクロプロセッサ、メモリ及び通信装置のように種々公知のデータ処理装置は、出力信号線を駆動する必要がある。パフォーマンスと保護を理由として駆動をしている出力信号線と出力すべきデータ信号を発生する回路との間にバッファ段を設けることが知られている。
【０００３】
添付図面の図１は、データ処理装置２を示しており、出力バス８を介して複数の出力信号線６を駆動する通常の簡単な出力信号駆動回路４を備えている。この出力信号駆動回路４は、データ線１２上にデータ信号を発生し、出力バス８を介して出力するように機能する機能ブロック１０、例えばランダム・アクセス・メモリ・ブロックを備えている。
【０００４】
機能ブロック１０は種々の入力信号（入力１、入力２）に応答してデータ信号を発生する。機能ブロック１０はエネーブル線１４上のエネーブル信号（この場合では選択信号としても機能している。）により選択されてエネーブルされ、このエネーブル信号はデータ信号線１２用に設けられている複数のバッファ１６のそれぞれにも（エネーブル入力“e ”を介して）入力されている。バッファ１６は機能ブロック１０を出力バス８から絶縁するように機能をし、かつ比較的に大きい静電容量の出力バス８を駆動するためにある程度の電力増幅をしている。
【０００５】
添付図面の図２は図１のデータ処理装置２内の種々の信号についてのタイミング図である。「選択」信号は図１の上側の出力信号駆動回路４をエネーブルさせるために状態の切り換えをする。この「選択」信号は機能ブロック１０及びバッファ１６をエネーブルする。機能ブロック１０の出力（ＦＢ１の出力）はその最終的なデータ信号の値に安定するまでにある限られた長さの時間が掛かる。この時間中はデータ信号線１２上にスプリアス信号（「グリッチ」）が発生する。バッファ１６は、「選択」信号によりエネーブルされるので、ハイ・インピーダンス状態からアクティブ状態へ移行し、従ってデータ信号線１２上のスプリアス信号を電力増幅するように機能して出力バス８に送出する。急速に変化するスプリアス信号を有し、比較的に大きな静電容量の出力バス８を駆動すると、かなりの量の回路電力が消費される。更に、出力バス８に接続されている他の回路は出力バス８に一時的に存在するスプリアス信号から保護される必要がある。
【０００６】
添付図面の図３は、機能ブロック１０とバッファ１６との間にラッチ回路１８を配置した図１の構成（アドバンスドＲＩＳＣマシン・リミテッドにより製作されたＡＲＭ６００に用いられている。）に対する他の構成を示す。機能ブロック１０は、そのデータ信号が有効値に安定したときに出力される付加的なデータ有効出力ｄｖを有する。このデータ有効信号はラッチ回路１８をトリガしてラッチ回路１８に入力されている値をラッチさせる。次に、ラッチされたこれらの値はバッファ１６に転送される。
【０００７】
添付図面の図４は、図２に示した回路と同様の図３の回路に関するタイミング図を示す。この場合に、機能ブロック１０の出力はラッチ回路１８によりラッチされるので、データ信号は、ラッチ回路１８によってラッチされるように機能ブロック１０によって十分な長さで出力されることのみが必要となる。データ信号がラッチされると、機能ブロック１０は電力の消費が少ない休止状態を取ることができる。この回路は出力バス８に出力されているスプリアス信号の問題を処理してはいない。
【０００８】
添付図面の図５は可能とする図３の変形を示す。この場合に、バッファ１６は「選択」信号によってエネーブルされない。その代わりに、データ有効信号がバッファ１６をエネーブルするために用いられるものであって、このデータ有効信号はエネーブル・ラッチ２０を介して転送される。エネーブル・ラッチ２０は、機能ブロック１０がその休止状態に復帰しているときであっても、バッファ１６にこのエネーブル信号を保持している。
【０００９】
添付図面の図６は図５の回路における種々の信号のタイミングを示す。この場合には、データ有効信号が出力されるまで、バッファ１６がエネーブルされないので、スプリアス信号はバッファ１６に入力されることも、バッファ１６から出力されることもない。しかし、この構成は、バッファ１６に印加されているデータ有効信号と、出力バス８を駆動することができるバッファ１６との間である限られた時間（Ｔ）を必要とする欠点がある。これが導入する付加的な時間遅延、即ちメモリ・アクセス時間の増加は、パフォーマンスの欠点となる。
【００１０】
【発明が解決しようとする課題】
本発明の目的は前述の問題を解決することにある。
【００１１】
【課題を解決するための手段】
本発明は、第１の特徴から見ると、出力信号線を駆動する出力信号駆動手段をを有するデータ処理装置を提供するものあって、前記出力信号駆動手段は、
（ｉ）出力されるべきデータ信号、及び前記データ信号が出力可能状態であることを表わしたデータ有効信号を発生するデータ信号発生手段と、
（ｉｉ）前記データ信号と前記出力信号線からフィードバックされる出力信号とのうちの一つを選択してバッファ段入力信号を供給するマルチプレクサであって、前記データ信号を前記データ有効信号に応答して選択するマルチプレクサと、
（ｉｉｉ）前記エネーブル信号によりエネーブルされたときは、ハイ・インピーダンス状態から切り換えられ、かつ前記バッファ段入力信号に応答して前記出力信号線を第１の電圧状態又は第２の電圧状態に駆動するバッファ段と
を備えている。
【００１２】
本発明は、前記バッファ段がエネーブルされると、直ちに図６に示す全ての遅延Ｔをなくし、一方前記データ信号が可能状態となるまで、前記出力信号を前記マルチプレクサを介して前記バッファ段の入力へフィードバックすることにより、前記バッファ段がスプリアス信号を出力すること、従って電力を無駄にすることが防止される。このようにして、付加的なパフォーマンスが図５の回路の遅延Ｔを限定させることなく、図１及び図３の回路について１アクセス当りの電力を典型的には２５％から５０％節約することができる。
【００１３】
前記エネーブル信号は、それ自身の権限により独立した信号として供給されるよりも、システム内で他の信号により無条件に供給されてもよいこと、即ちメモリ・アドレスの遷移を検出してデータ信号発生手段及びバッファ段のトリガ・エネーブルに用いられてもよいことを理解すべきである。
【００１４】
当該装置がエネーブルされていなくても、前記出力信号線からフィードバックされる出力信号がそのレベルを保持するのを保証するように、実際的な測定が行われることが望ましい。これは、多くの異なる方法、例えば前記出力信号線を介して僅かなフィードバックを掛けるインバータ（「リーキー」インバータ）を備えることにより達成されてもよい。しかし、好ましい実施例において、前記データ信号は出力可能状態でないことが前記データ有効信号により表わされているときは、前記マルチプレクサは前記出力信号をラッチする。
【００１５】
このようにして、マルチプレクサは付加的な機能を実行し、これによって特にラッチの機能のために回路素子を備える必要をなくすことができる。
【００１６】
前記バッファ段は、トライステートの動作をする異なる多くの方法により実施されてもよい。しかし、少数の回路素子を用いる実際に効果的な実施例は、前記バッファ段が第１のバッファ絶縁ゲ−トを介して第１の電源レールと、第２のバッファ絶縁ゲ−トを介して第２の電源レールとに接続されたバッファ・インバータを備えたものであって、前記第１のバッファ絶縁ゲ−ト及び前記第２のバッファ絶縁ゲ−トは前記エネーブル信号により導通状態に切り換えられる。
【００１７】
前記マルチプレクサは前記データ信号と前記出力信号線からフィードバックされた出力信号との間で前記バッファ段の入力信号を切り換える機能を実行することが理解されるであろう。この動作は、前記マルチプレクサがデータ信号インバータを備え、前記データ信号インバータ及び前記出力信号インバータが前記バッファ段入力信号を供給する並列接続出力を有し、前記データ有効信号が前記データ信号インバータをスイッチ・オンし、かつ前記出力信号インバータをスイッチ・オフする機能をする実施例により、都合よく得られる。
【００１８】
前記データ信号インバータ及び前記出力信号インバータがスイッチ・オフされているときに、効果的に前記インバータの絶縁及び低消費電力を保証するように、前記データ信号インバータ及び前記出力信号インバータをスイッチ・オンし、かつスイッチ・オフするためには、インバータと前記第１の電源レールとの間及びインバータと前記第２の電源レールとの間にそれぞれ絶縁ゲートを設けることである。
【００１９】
総合的な電力消費を低減させるためには、前記出力信号インバータはフィードバックされる前記出力信号をハイ・インピーダンス入力で取り込むことが好ましい。
【００２０】
フィードバックされた出力信号をハイ・ピーダンス入力で取り込むことを保証すると、前記バッファ段及び前記データ信号発生手段がディセーブルされているときに、電力消費の低減に寄与する。なぜならば、この状態では前記出力信号が連続的にフィードバックされているためである。
【００２１】
更に効果的な電力節約特性は、前記データ信号発生手段が前記データ信号及び前記データ有効信号を所定の期間において出力し、その後に前記データ信号発生手段が休止状態に切り換わることである。
【００２２】
前記データ信号発生手段に休止状態を設けると、前記データ信号がアクセスされ、かつ出力されたときに、前記データ信号発生手段から前記出力信号線へ連続的に出力することを前記バッファ段及び前記マルチプレクサにまかせ、かつ前記データ信号発生手段にこのような低電力の休止状態を取ることを可能にさせる結果となる。
【００２３】
前記データ信号発生手段は多くの異なる形式を取り得ることを理解するであろう。しかし、本発明が特に適している場合では、前記データ信号発生手段は、エネーブルされたときに、１以上の入力信号に従って前記データ信号を決定する。
【００２４】
前記データ信号発生手段が１以上の入力信号を処理するように機能して前記データ信号を決定する前記実施例は、電力消費のために前記データ信号発生手段の出力信号線をバッファリングすること（即ち、処理が比較的に長い時間を取り、従ってスプリアス信号がより長く発生する。）、及び比較的デリケートな処理回路を保護することに顕著な利益がある。
【００２５】
本発明は、より具体的には、前記データ信号発生手段がメモリ回路を備え、前記１以上の入力信号がアクセスするメモリ・アドレスを指定し、かつ前記データ信号が記憶したデータ信号を含む実施例に特に適合している。
【００２６】
本発明は、トライステート・バッファ段を介して個別的な出力信号線に接続するバッファ機構を備えた個別的な出力信号発生回路として実施されてもよい。しかし、このようなトライステート・バッファ段を使用し、かつ出力信号線に接続された素子を個別的にエネーブルし、かつディセーブルする機構を設ける必要性は、複数の出力信号駆動手段を共通出力信号線に接続するときに特に発生する。これについての一例は、共通バスを介して相互接続されてバス・コントローラの制御により機能ブロック間でデータ転送を行なうデータ処理装置内の種々の機能ブロックであろう。
【００２７】
共有バスの場合では、共有バスが物理的に大きな寸法を典型的に有し、結果的に大きな静電容量を持つことになり、共有バス上の出力スプリアス・データを避けることが必要となる。更に、発生する付加的な必要条件は、データ信号発生手段をエネーブルする切り換え時に、一方のバッファ段が他方のバッファ段に対して出力信号線を異なる信号レベルへ駆動しようとする出力信号の不一致が発生してはならないということである。このような不一致はかなりの量の電力を消費し、回路を損傷する結果となる。出力信号線の値をバッファ段の入力へフィードバックする機構は、初期には、共通出力信号線に接続されている全てのバッファ段が出力信号線上に既に存在する信号レベルを、これらがエネーブルされていれば、取り込む利点がある。従って、不一致を避けるべく、異なるバッファ段のエネーブルを分離させるために必要とする付加的な遅延は、設けなくともよい。
【００２８】
本発明は、離散的な部品として実施されてもよいことを理解すべきである。しかし、本発明は集積回路として実施されるのが特に適している。
【００２９】
本発明は、他の特徴から見ると、出力信号線を駆動するステップを含む出力信号ドライバの駆動方法を提供するものであり、前記方法は、
（ｉ）出力されるべきデータ信号、及び前記データ信号が出力可能状態であることを表わしたデータ有効信号を発生するステップと、
（ｉｉ）前記データ信号と前記出力信号線からフィードバックされる出力信号とのうちの一つを選択してバッファ段入力信号を供給するステップであって、前記データ信号を前記データ有効信号に応答して選択するステップと、
（ｉｉｉ）前記エネーブル信号に応答してバッファ段をハイ・インピーダンス状態から切り換えるステップと、
（ｉｖ）前記バッファ段入力信号に従って、前記出力信号線を第１の電圧状態又は第２の電圧状態に駆動するステップと
を備えている。
【００３０】
本発明の前記目的、他の目的、特徴及び効果は、添付図面と関連させて読むべき以下の実施例の詳細な説明から明らかである。
【００３１】
【実施例】
図７のデータ処理装置２は、ランダム・アクセス・メモリ・ブロックの形式を有し、かつデータ信号発生手段として機能する２つの機能ブロック１０、１１を備えている。「選択」信号は、これら機能ブロック１０、１１の一方又は他方をこれらの「エネーブル」入力を介してエネーブルする。インバータ２２は、機能ブロック１０、１１を一度に一つだけエネーブルすることを保証している。
【００３２】
機能ブロック１０、１１は、アクセスするメモリ・アドレス形式により入力信号（入力１、入力２）を入力し、ある限られたアクセス時間後にデータ信号線１２上に８ビットの出力を発生する。
【００３３】
「選択」信号は、組合わせのバッファ段及びマルチプレクサ回路２４にも供給されており、各バッファ段をエネーブルする。機能ブロック１０、１１をエネーブルすると同時にバッファ段をエネーブルすると、データ信号がメモリから読み出され、かつデータ有効信号が出力されたときに、バッファ段が動作状態となるのを待つ必要がないという結果となる。
【００３４】
動作において、「選択」信号が機能ブロック１０、バッファ段及びマルチプレクサ回路２４をエネーブルすると同時に、アクセスするアドレスが機能ブロック１０に入力される。出力バス８上に現れる出力信号は、バッファ段の入力にフィードバックされ、従ってデータ有効信号ｄｖが機能ブロック１０により出力されて機能ブロック１０から８ビットの出力が出力可能状態であることを表わすまで、出力バス上に保持される。この時に、組み合わせのバッファ段及びマルチプレクサ回路２４内のマルチプレクサは、切り換えによりデータ信号を選択して出力させる。更に、マルチプレクサはデータ信号をラッチするように機能し、また所定の期間後にデータ有効信号を除去して機能ブロック１０を休止状態に復帰させることができる。
【００３５】
図８はバッファ段及びマルチプレクサ回路２４を更に詳細に示す。マルチプレクサ２６はデータ信号線１２上のデータ信号をデータ信号インバータ３０のゲート電極入力で取り込んでおり、このデータ信号インバータ３０は２つのコンプリメンタリ電界効果トランジスタを備えている。第１及び第２のデータ信号インバータ絶縁ゲ−ト３２、３４はそれぞれの電源レールとデータ信号インバータ３０との間に設けられている。更に、マルチプレクサ２６は出力信号インバータ３６も備えており、出力信号インバータ３６は出力信号線６からのフィードバック出力信号を２つのコンプリメンタリ電界効果トランジスタのゲ−ト電極入力に入力している。第１及び第２の出力信号インバータ絶縁ゲ−ト３８、４０は出力信号インバータ３６とそれぞれの電源レールとの間に設けられている。
【００３６】
機能ブロック１０からのデータ有効信号ｄｖは、データ信号インバータ絶縁ゲ−ト３２、３４、３８、４０のゲート電極に供給されて、データ信号インバータ３０及び出力信号インバータ３６をオン及びオフに切り換える。データ信号インバータ３０の出力及び出力信号インバータ３６の出力は並列に接続されており、交互にバッファ段入力信号（ｎＲＡＭデータ、即ちメモリから読み出されたデータ・ビットの反転）をバッファ段インバータ４２の入力に供給している。
【００３７】
バッファ段インバータ４２は、バッファ段がエネーブルされるまで、電源レールからバッファ段インバータ４２を絶縁させるように機能し、エネーブル信号によって切り換えられるバッファ段インバータの絶縁ゲ−ト４４、４６を有する。バッファ段インバータ４２の出力信号は出力信号線６に送出され、続いて出力信号線６は比較的に大きな静電容量の出力バス８に供給されている。この出力信号は出力信号線６からフィードバック線４８を介して出力信号インバータ３６のハイ・インピーダンスのゲート電極入力にフィードバックされている。
【００３８】
図８に示す状態では、機能ブロック１０、１１は未だ選択されていなかったものであり、従ってエネーブル信号及びデータ有効信号はいずれもローである。この状態では、マルチプレクサ２６は出力信号インバータ３６によりフィードバックされている出力信号を選択してバッファ段インバータ４２に供給している。出力段インバータ絶縁ゲ−ト３８、４０は導通であり、出力信号インバータ３６を動作状態にして、これを出力信号用のラッチの一部として動作させる。
【００３９】
図９では、エネーブル信号として機能する「選択」信号が出力されたものである。従って、バッファ段インバータ４２は、バッファ段インバータ絶縁ゲ−ト４４、４６を導通させすることにより、スイッチ・オンとなる。出力信号インバータ３６はスイッチ・オンになったままであり、バッファ段入力信号を供給してバッファ段インバータ４２を駆動している。このバッファ段入力信号は出力信号線６からフィードバックされ（かつ２回反転されてい）るので、バッファ段インバータ４２は、一貫した所定状態を有し、これによって出力信号線が既に有する値へ駆動し続けるようにする。これは、スプリアス信号レベルが出力信号線６に出現するのを防止するものである。この場合では、出力信号線を０値へ駆動している。
【００４０】
図１０では、データ有効信号がハイとなることにより表わされているように、機能ブロック１０からのデータ信号が利用可能状態になっている。これは、データ信号インバータ絶縁ゲ−ト３２、３４を導通にさせることにより、マルチプレクサ２６は出力信号インバータ３６をスイッチ・オフさせ、かつデータ信号インバータ３０をスイッチ・オンさせる。データ信号はハイであるから、データ信号インバータ３０の出力はローである。データ信号インバータ３０の出力は、まだスイッチ・オンであるバッファ段インバータ４２の入力に供給されて、バッファ段インバータ４２からハイの信号値を出力させる。データ有効信号は安定したデータ信号が確立するまで出力されることはないので、出力信号線のレベルの切り換えが余計な電力消費を発生させるスプリアス信号レベルなしでもって円滑に行なわれる。
【００４１】
図１１はデータ有効信号が出力されたため、所定の時間が経過した状態、及び機能ブロック１０が低電力消費の休止状態に遷移している状態に対応したロー状態に、データ有効信号が復帰していることを示す。これが発生すると、データ信号インバータ３０はスイッチ・オフとなり、出力信号インバータ３６はスイッチ・オンに戻る。出力信号インバータ３６の入力は出力信号線６を介してフィードバックされた出力信号である。従って、バッファ段入力信号は一定のままであって、出力信号のレベルは何も変化しない。
【００４２】
説明した場合では、バッファ段インバータ４２をスイッチ・オンし、かつ出力信号線６を駆動したままである。共通の出力信号線６に接続されている他の出力信号駆動手段におけるバッファ段インバータは、スイッチ・オフとなるので、その出力信号駆動手段におけるバッファ段インバータ４２は、共通の出力信号線６に接続されている回路構成における全ての出力信号インバータ３６の入力を駆動することになる。
【００４３】
図１２は図７〜図１１の回路構成についての信号タイミング図である。「選択」信号が出力されると、機能ブロックＦＢ１の出力（データ信号）は、正しいデータを読み出すまでは、スプリアス値を取り、その後これによって一定値を取る。この時点で、データ有効信号が出力されてデータ信号が一定値を取ったことを表す。データ有効信号が所定の期間について出力され、その後に機能ブロック１０がデータ信号を出力するのを停止して休止状態に戻る。
【００４４】
バッファ段インバータ４２の出力は、最初は、図８に示すバッファ段インバータ４２のハイ・インピーダンス状態に対応する。この段階での出力信号レベルは、ハイ又はローとして確実に定義されることになり、かつ他のバッファ段インバータにより駆動される。「選択」信号がバッファ段をエネーブルすると、バッファ段インバータ４２は、スイッチ・オンとなり、存在している出力信号値を循環させるように機能し、かつそれ自身は出力信号線６をこのレベルへ保持させることになる。これは一定のレベルであり、従って出力で駆動されるスプリアス信号レベルによる電力の無駄を防止する。
【００４５】
データ有効信号が出力されると、マルチプレクサ２６は機能ブロック１０からバッファ段へ切り換えてデータ信号を入力させ、バッファ段は対応する信号レベルを出力する。バッファ段は既にスイッチ・オンされているので、バッファ段がこの新しい信号レベルを取るために掛かる時間ｔは、図６に示されている時間と比較して短くなっている。このようにして、スプリアス値の駆動による電力の損失及び出力に不必要な遅延の導入を防止する。
【００４６】
ここでは添付図面を参照して本発明の実施例を詳細に説明したが、本発明は、厳密にこれらの実施例に限定されず、かつ請求の範囲により定義された本発明の範囲及び精神から逸脱することなく、当該技術分野に習熟する者によって種々の変更及び変形を行なうことができる。
【図面の簡単な説明】
【図１】それぞれ関連した欠点を有し、可能な３つの出力信号線駆動構成についての回路構成及び信号タイミングを示す図。
【図２】それぞれ関連した欠点を有し、可能な３つの出力信号線駆動構成についての回路構成及び信号タイミングを示す図。
【図３】それぞれ関連した欠点を有し、可能な３つの出力信号線駆動構成についての回路構成及び信号タイミングを示す図。
【図４】それぞれ関連した欠点を有し、可能な３つの出力信号線駆動構成についての回路構成及び信号タイミングを示す図。
【図５】それぞれ関連した欠点を有し、可能な３つの出力信号線駆動構成についての回路構成及び信号タイミングを示す図。
【図６】それぞれ関連した欠点を有し、可能な３つの出力信号線駆動構成についての回路構成及び信号タイミングを示す図。
【図７】本発明の一実施例による回路構成を示す図。
【図８】図７の回路の一部を形成するバッファ段及びマルチプレクサを更に詳細に示す図。
【図９】図７の回路の一部を形成するバッファ段及びマルチプレクサを更に詳細に示す図。
【図１０】図７の回路の一部を形成するバッファ段及びマルチプレクサを更に詳細に示す図。
【図１１】図７の回路の一部を形成するバッファ段及びマルチプレクサを更に詳細に示す図。
【図１２】図７の回路構成についての信号タイミングを示す図。
【符号の説明】
１０、１１ 機能ブロック
１６ バッファ
１８ ラッチ回路
２４ バッファ段及びマルチプレクサ回路
２６ マルチプレクサ
３０ データ信号インバータ
３２、３４、４４、４６ データ信号インバータ絶縁ゲ−ト
３６ 出力信号インバータ
３８、４０ 出力信号インバータ絶縁ゲ−ト
Claims (13)
- 出力信号線を駆動する出力信号駆動手段を有するデータ処理装置の出力信号ドライバにおいて、前記出力信号駆動手段は、
（ｉ）出力されるべきデータ信号を発生するとともに、前記データ信号が一定値を取る所定の期間について前記データ信号が出力可能状態であることを表わしたデータ有効信号を発生するデータ信号発生手段であって、エネーブル信号によりエネーブルされる前記データ信号発生手段と、
（ｉｉ）前記データ信号と前記出力信号線からフィードバックされる出力信号とのうちの一つを選択してバッファ段入力信号を供給するマルチプレクサであって、前記データ信号を前記データ有効信号に応答して選択するマルチプレクサと、
（ｉｉｉ）前記エネーブル信号によりエネーブルされたときは、ハイ・インピーダンス状態から切り換えられ、かつ前記バッファ段入力信号に応答して前記出力信号線を第１の電圧状態又は第２の電圧状態に駆動するバッファ段と
を備えていることを特徴とするデータ処理装置の出力信号ドライバ。 - 前記マルチプレクサは、前記データ信号が出力可能状態でないことを前記データ有効信号が表わしているときは、前記出力信号をラッチし、かつ前記バッファ段は前記エネーブル信号によりエネーブルされることを特徴とする請求項１記載のデータ処理装置の出力信号ドライバ。
- 前記バッファ段は第１のバッファ絶縁ゲートを介して第１の電源レールと、第２のバッファ絶縁ゲートを介して第２の電源レールとに接続されたバッファ・インバータを備え、前記第１のバッファ絶縁ゲート及び前記第２のバッファ絶縁ゲートは前記エネーブル信号により導通状態に切り換えられることを特徴とする請求項１記載のデータ処理装置の出力信号ドライバ。
- 前記マルチプレクサは前記データ信号インバータ及び出力信号インバータを備え、前記データ信号インバータ及び前記出力信号インバータは前記バッファ段入力信号を供給する並列接続出力を有し、前記データ有効信号は前記データ信号インバータをスイッチ・オンさせ、かつ前記出力信号インバータをスイッチ・オフさせるように機能することを特徴とする請求項１記載のデータ処理装置の出力信号ドライバ。
- 前記バッファ段は第１のバッファ絶縁ゲートを介して第１の電源レールと、前記第２のバッファ絶縁ゲートを介して第２の電源レールとに接続されたバッファ・インバータを備え、前記第１のバッファ絶縁ゲート及び前記第２のバッファ絶縁ゲートは前記エネーブル信号により導通状態に切り換えられ、かつ前記データ信号インバータは第１のデータ信号インバータ絶縁ゲートを介して前記第１の電源レールと、第２のデータ信号インバータ絶縁ゲートとを介して前記第２の電源レールとに接続され、前記第１のデータ信号インバータ絶縁ゲート及び前記第２のデータ信号インバータ絶縁ゲートは前記データ有効信号により導通状態へ切り換えられることを特徴とする請求項４記載のデータ処理装置の出力信号ドライバ。
- 前記バッファ段は第１のバッファ絶縁ゲートを介して第１の電源レールと、第２のバッファ絶縁ゲートを介して第２の電源レールとに接続されたバッファ・インバータを備え、前記第１のバッファ絶縁ゲート及び前記第２のバッファ絶縁ゲートは前記エネーブル信号により導通状態に切り換えられ、かつ前記出力信号インバータは第１の出力信号インバータ絶縁ゲートを介して前記第１の電源レールと、第２の出力信号インバータ絶縁ゲートを介して前記第２の電源レールとに接続され、前記第１の出力信号インバータ絶縁ゲート及び第２の出力信号インバータ絶縁ゲートは前記データ有効信号により非導通状態に切り換えられることを特徴とする請求項４記載のデータ処理装置の出力信号ドライバ。
- 前記出力信号インバータはハイ・インピーダンス入力で前記フィードバックされた前記出力信号を受け取ることを特徴とする請求項４記載のデータ処理装置の出力信号ドライバ。
- 前記データ信号発生手段は前記データ信号及び前記データ有効信号を出力し、その後に前記データ信号発生手段は休止状態へ切り換わることを特徴とする請求項１記載のデータ処理装置の出力信号ドライバ。
- 前記データ信号発生手段は、エネーブルされたときは、１以上の入力信号に従って前記データ信号を決定することを特徴とする請求項１記載のデータ処理装置の出力信号ドライバ。
- 前記データ信号発生手段はメモリ回路を備え、前記１以上の入力信号はアクセスすべきメモリ・アドレスを指定し、かつ前記データ信号は記憶したデータ信号を含むことを特徴とする請求項９記載のデータ処理装置の出力信号ドライバ。
- 共通の出力信号線に接続され、かつ前記エネーブル信号により選択的にエネーブルされる複数の出力信号駆動手段を備えていることを特徴とする請求項１記載のデータ処理装置の出力信号ドライバ。
- 前記データ処理装置は一つの集積回路として形成されていることを特徴とする請求項１記載のデータ処理装置の出力信号ドライバ。
- 出力信号線を駆動するステップを含む出力信号ドライバの駆動方法において、
（ｉ）出力されるべきデータ信号を発生するとともに、前記データ信号が一定値を取る所定の期間について前記データ信号が出力可能状態であることを表わしたデータ有効信号を発生するステップであって、エネーブル信号によりエネーブルされる前記ステップと、
（ｉｉ）前記データ信号と前記出力信号線からフィードバックされる出力信号とのうちの一つを選択してバッファ段入力信号を供給するステップであって、前記データ信号を前記データ有効信号に応答して選択するステップと、
（ｉｉｉ）前記エネーブル信号に応答してバッファ段をハイ・インピーダンス状態から切り換えるステップと、
（ｉｖ）前記バッファ段入力信号に従って、前記出力信号線を第１の電圧状態又は第２の電圧状態に駆動するステップと
を備えていることを特徴とする出力信号ドライバの駆動方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9320176A GB2282721B (en) | 1993-09-30 | 1993-09-30 | Output signal driver |
| GB93201762 | 1993-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07234747A JPH07234747A (ja) | 1995-09-05 |
| JP4111553B2 true JP4111553B2 (ja) | 2008-07-02 |
Family
ID=10742771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23550994A Expired - Lifetime JP4111553B2 (ja) | 1993-09-30 | 1994-09-29 | 出力信号ドライバ及びその駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5434823A (ja) |
| JP (1) | JP4111553B2 (ja) |
| GB (1) | GB2282721B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666497A (en) * | 1995-03-08 | 1997-09-09 | Texas Instruments Incorporated | Bus quieting circuits, systems and methods |
| US5724288A (en) * | 1995-08-30 | 1998-03-03 | Micron Technology, Inc. | Data communication for memory |
| US5689462A (en) * | 1995-12-22 | 1997-11-18 | Townsend And Townsend And Crew, Llp | Parallel output buffers in memory circuits |
| GB2321986A (en) * | 1997-01-30 | 1998-08-12 | Motorola Inc | Circuit and method for isolating a latching circuit |
| CN1303507C (zh) * | 2003-09-03 | 2007-03-07 | 胜华科技股份有限公司 | 触控面板的多样驱动装置 |
| JP4825429B2 (ja) * | 2005-02-17 | 2011-11-30 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US10389343B2 (en) * | 2013-09-30 | 2019-08-20 | Integrated Device Technology, Inc. | High speed, low power, isolated buffer |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329489A (en) * | 1988-03-31 | 1994-07-12 | Texas Instruments Incorporated | DRAM having exclusively enabled column buffer blocks |
| JPH06111596A (ja) * | 1990-10-09 | 1994-04-22 | Texas Instr Inc <Ti> | メモリ |
| JP2696026B2 (ja) * | 1991-11-21 | 1998-01-14 | 株式会社東芝 | 半導体記憶装置 |
| US5258951A (en) * | 1992-07-27 | 1993-11-02 | Motorola, Inc. | Memory having output buffer enable by level comparison and method therefor |
-
1993
- 1993-09-30 GB GB9320176A patent/GB2282721B/en not_active Expired - Lifetime
-
1994
- 1994-08-23 US US08/294,343 patent/US5434823A/en not_active Expired - Lifetime
- 1994-09-29 JP JP23550994A patent/JP4111553B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB9320176D0 (en) | 1993-11-17 |
| JPH07234747A (ja) | 1995-09-05 |
| GB2282721A (en) | 1995-04-12 |
| US5434823A (en) | 1995-07-18 |
| GB2282721B (en) | 1997-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2625633B2 (ja) | 論理マクロの電力消費を減少する方法 | |
| US6836437B2 (en) | Method of reducing standby current during power down mode | |
| KR910001532B1 (ko) | 시프트레지스터를 사용한 메모리장치 | |
| JP4111553B2 (ja) | 出力信号ドライバ及びその駆動方法 | |
| JP3567601B2 (ja) | 入出力バッファ回路及び出力バッファ回路 | |
| KR950024436A (ko) | 클록회로 | |
| JPH11145786A (ja) | フリップフロップのリセット回路 | |
| KR980005013A (ko) | 동기 반도체 메모리 회로 | |
| EP0381241A2 (en) | High speed output circuit suitable for wired-or structure | |
| US5834949A (en) | Bus driver failure detection system | |
| JPH1173778A (ja) | 半導体記憶装置 | |
| JP3590361B2 (ja) | 集積回路装置 | |
| JP2937814B2 (ja) | 出力回路 | |
| US7443222B1 (en) | Dynamic clock control | |
| JP2006228207A (ja) | メモリの書込み方法と制御装置 | |
| JP3381875B2 (ja) | 順序回路 | |
| JP2737686B2 (ja) | 不揮発性メモリにおけるデータ・ローディング・ノイズ抑制の方法及び回路 | |
| JP3131043B2 (ja) | 半導体集積回路装置 | |
| JP2845251B2 (ja) | 集積回路装置 | |
| KR100268880B1 (ko) | 반도체소자의전원공급장치 | |
| KR0174500B1 (ko) | 반도체 칩의 클럭 제어회로 | |
| JP2003234649A (ja) | 入出力バッファ回路 | |
| JPH04167113A (ja) | 情報処理装置 | |
| JP2001168685A (ja) | フリップフロップ回路 | |
| JP2003303042A (ja) | キースキャン回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040409 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040708 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040713 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20041203 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080305 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080408 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |