KR910001532B1 - 시프트레지스터를 사용한 메모리장치 - Google Patents

시프트레지스터를 사용한 메모리장치 Download PDF

Info

Publication number
KR910001532B1
KR910001532B1 KR1019870001315A KR870001315A KR910001532B1 KR 910001532 B1 KR910001532 B1 KR 910001532B1 KR 1019870001315 A KR1019870001315 A KR 1019870001315A KR 870001315 A KR870001315 A KR 870001315A KR 910001532 B1 KR910001532 B1 KR 910001532B1
Authority
KR
South Korea
Prior art keywords
pair
mos transistors
potential
transistor
clock pulse
Prior art date
Application number
KR1019870001315A
Other languages
English (en)
Other versions
KR870008315A (ko
Inventor
토시오 니시모도
히데끼 가와이
마사루 후지이
기요또 오오다
Original Assignee
마쯔시다덴시고오교오 가부시기가이샤
후지모도 카즈오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마쯔시다덴시고오교오 가부시기가이샤, 후지모도 카즈오 filed Critical 마쯔시다덴시고오교오 가부시기가이샤
Publication of KR870008315A publication Critical patent/KR870008315A/ko
Application granted granted Critical
Publication of KR910001532B1 publication Critical patent/KR910001532B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Shift Register Type Memory (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음.

Description

시프트레지스터를 사용한 메모리장치
제1도는 본 발명의 일실시예의 반도체 메모리장치에 응용한 시프트레지스터의 블록도.
제2도는 본 발명의 시프트레지스터의 1스테이지의 구성을 도시한 회로도.
제3도는 본 발명의 시프트레지스터에 응용한 클록(ø1)(ø2)((ø3)을 발생하는 클록발생기의 블록도.
제4도는 본 발명을 설명하기 위한 클록(ø1)(ø2)((ø3)의 타이밍 차아트.
* 도면의 주요부분에 대한 부호의 설명
100 : 메모리어레이, 102 : 시프트레지스터,
104 : 입출력회로, 106 : 스위칭회로,
108 : 클록발생기.
본 발명은 신규한 전자회로에 관한 것으로서, 특히 신규한 시프트레지스터와 그를 사용한 메모리장치에관한 것이다.
최근, 고속동작의 시프트레지스터를 가진 반도체 메모리장치가 제안되고 있다. 그러나, 종래의 시프트레지스터를 고속동작의 반도체 메모리장치에 응용할 경우 각종 심각한 문제점, 즉 종래의 시프트레지스터는 저소비전력과 고용량성 부하구동능력[전달함수(gm)라고도 함]을 모두 동시에 만족할 수 없고, 또 장치간의 고출력레벨을 유지할 수 있다.
본 발명은 상술한 종래의 시프트레지스터의 문제점을 해소하고, 고속동작을 하는 반도체 메모리장치를 제조할 수 있도록 한다.
본 발명의 제 1의 목적은 고속동작을 할 수 있는 시프트레지스터를 제공하는데 있다.
본 발명의 제 2의 목적은 저소비전력과 고용량성 부하구동능력을 달성하는 시프트레지스터를 제공하는데 있다.
본 발명의 제 3의 목적은 장시간동안 출력신호fp벨을 유지할 수 있는 시프트레지스터를 제공하는데 있다.
본 발명의 제 4의 목적은 고속동작 가능한 메모리장치를 제공하는데 있다.
이들 목적을 달성하기 위하여 시프트레지스터는 서로 반대위상을 가진 한쌍의 신호를 전송하는 복수의 스테이지로 구성되고, 상기 각 스테이지는 전기회로, 즉 서로 반대위상을 가진 한쌍의 입력신호가 인가되어서 상기 입력신호를 비교하고 상기 비교결과에 의해서 한쌍의 고정전압신호를 만드는 비교회로와, 상기 한쌍의 고정전압신호를 수신하고 고임피이던스 상태에서 저임피이던스 상태로 임피이던스를 바꾸는 버퍼회로와, 전기적 래치기능에 의해서 상기 한쌍의 고정전압신호를 유지하는 페치회로로 구성된다.
상기 구성에 의해서, 저소비전력과 고용량성 부하구동능력을 가지는 시프트레지스터를 제작할 수 있고, 장시간 출력신호레벨을 유지하며, 고속반도체 메모리장치에 응용할 수 있는 고속의 시프트레지스터를 제작할 수 있다.
이하, 본 발명의 실시예에 대하여 첨부도면을 참조하면서 상세히 설명한다
제1도는 본 발명의 일실시예의 구성도이며, 동도면에 있어서(100)은 매트릭스형상으로 배열된 다수의 메모리셀을 가진 메모리어레이이며, (102)는 순차적으로 입·출력회로(104)로부터 신호를 전송하는 시프트레지스터로서, 스위칭회로(106)를 통하여 메모리어레이(100)로부터 전송된 신호를 수신하여 순차적으로 입·출력회로(104)에 이들 신호를 전송한다. 이들 회로는 클록발생기(108)에 의해서 발생된 클록(ø1)(ø2)((ø3)에 의해서 제어되며, 또한 상기 스위칭회로(106)는 클록발생기(108)로부터 클록(ø')에 의해서 제어된다. 본 실시예에서는 기록모우드시에, 입출력회로(104)로부터 시프트레지스터(102)에 8비트신호가 인가된후, 클록(ø1)(ø2)((ø3)에 의해서 직렬로 전송되며, 각 비트신호는 시프트레지스터의 각 스테이지에 저장된다. 다음에 스위칭회로(106)에 클록(ø')의 입력에 의해서 스테이지에 저장된 신호가 메모리어레이(100)에 병렬로 전송되어서 메모리된다. 스위칭회로(106)에 클록(ø')이 입력될 경우, 메모리 어레이(100)에 메모리된 신호는 판독되어서 시프트레지스터(102)의 각 스테이지에 일시적으로 저장된후, 상기 저장된 신호는 시프트레지스터(102)에 클록(ø1)(ø2)((ø3)이 인가됨으로서 순차적으로 입·출력 회로(104)에 전송된다.
제2도는 본 발명의 일실시예의 시프트레지스터의 1스테이지를 도시한 도면이며, 시프트레지스터는 복수의 이들 스테이지로 구성된다. 제2도에 도시한 바와같이 각 스테이지는 비교부(C), 버퍼부(B) 및 래치부(L)로 구성된다.
제3도는 제1도에서 클록(ø1)(ø2)((Q3)이 클록발생기(108)에서 발생되는 부분을 도시한 도면이며, 제4도에 도시한 모든 클록(ø1)(ø2)((Q3)은 버퍼 (1)(2)(3) 및 인버어터에 의해서 입력회로를 통해서 공급되는 외부클록에 의해서 발생된다. 클록(ø1)과 클록(ø2)는 서로 반대위상이며, 클록(ø3)는 클록(ø2) 보다 약간 지연되어 있다.
제2도에 도시한 바와 같이 구성된 시프트레지스터의 동작에 대하여 이하 상세히 설명한다.
제2도에 있어서, 입출력회로(104)로부터의 서로 반대위상을 가진 입력신호(I)
Figure kpo00001
는 MOS 트랜지스터로 구성된 전송게이트(Q1)(Q2)를 경유하여 다이나믹 비교기(C)의 입력점인 MOS트랜지스터(Q3)(Q4)의 게이트에 인가된다.
제 1클록(ø1)이 "H"레벨일 경우, MOS 트랜지스터 (Q3)(Q4)의 게이트에 입력신호(I)
Figure kpo00002
가 각각 전송되며, 이때 비교기(C)에는 제 1클록(ø1)이 "H"레벨, 제 2클록(ø2)이 "L"레벨이기 때문에, 마디(N3)(N4)(N5)에는 MOS 트랜지스터의 임계 전압에 의해서 전원전압보다 낮은 전압으로 충전된다. 따라서, 마디(N3)(N4)는 "H"레벨, 제 2클록(ø2)은 "L"레벨이므로, 마디(N1)(N2)는 입력신호에 관계없이 "L"레벨이 된다.
이러한 조건하애서, 입력신호(I)
Figure kpo00003
가 각각 "H"와 "L"레벨이면, MOS 트랜지스터(Q3)는 온, MOS 트랜지스터(Q4)는 오프상태에 있다. 다음에 제 1클록(ø1)이 "L"레벨이 되면, MOS 트랜지스터 (Q1,)(Q2)는 오프되어서, MOS트랜지스터(Q3)(Q4)의 게이트에는 입력신호(I)
Figure kpo00004
의 정보가 유지되며, 이 상태에서 입력신호(I)
Figure kpo00005
조건에 관계없이 제 1클록(ø1)이 "L"레벨일때에 MOS 트랜지스터 (Q3)(Q4)는 동작을 하지 않으며, 또한 MOS 트랜지스터 (Q11)(Q12)(Q13)가 오프상태이므로, 마디(N3)(N4)(N5)에는 전하충전이 행해진다.
다음에, 제 2클록(ø2)이 "L"레벨에서 "H"레벨로 바뀌면, MOS 트랜지스터(Q9)(Q10)가 온상태이므로 마디(N1)(N2)의 전위는 상승한다. 이때, MOS 트랜지스터(Q3)가 온상태에 있고, MOS 트랜지스터(Q4)가 오프상태에 있기 때문에 마디(N2)의 전위는 마디(N1)의 전위보다 빠르게 상승한다. 따라서, MOS 트랜지스터 (Q5)(Q7)는 MOS 트랜지스터(Q6)(Q8) 보다 먼저 온 상태가 되고, 마디(N1)의 전압상승은 억제됨과 동시에, 마디 (N3)에 저장된 전하는 MOS 트랜지스터(Q5)를 통하여 방전된다. 그 결과, 마디 (N3)의 전위는 떨어지므로 MOS 트랜지스터(Q9)는 오프, 또한 마디(N1)의 전위도 떨어진다.
한편, 마디(N1)의 전위가 MOS 트랜지스터 (Q6)를 온하기 위하여 충분히 높게 상승하지 않고, 또 마디(N4)가 고임피이던스 상태에 있기 때문에, 마디 (N4)에서는 방전이 일어나지 않으며, 또 MOS 트랜지스터(Q10)에는 게이트 용량성 결합효과 때문에, 제 2클록(Q2)이 "H"레벨이 될 경우, MOS 트랜지스터의 임계전압에 의해서 마디(N4)의 전압이 소오스전압보다 낮은 초기전압으로부터 상승해간다.
따라서, 입력신호(I)가 "H"레벨일 경우, 마디 (N4)는 "H"레벨의 상태에 있으며, 마디(N3)는 "L"레벨의 상태에 있고, 입력신호
Figure kpo00006
가 "H"레벨일 경우에는, 마디(N4)는 "L"레벨의 상태에 있으며, 마디 (N3)는 "H"레벨의 상태에 있게된다. 상기 회로동작의 설명에 있어서, 계속해서 전기를 소모하는 전기통로, 즉 VCC.와 접지사이의 전기통로는 존재하지 않는다.
따라서, "L"레벨의 마디(N3) 또는 마디(N4)의 어느 하나와 입력신호를 비교하고 "H"레벨쪽에서의 피이드백이 "L"레벨쪽의 마디에 인가되기 때문에, 상기 비교를 고속으로 행할 수 있다.
다음에, 제 3클록(ø3)이 "L"레벨로부터 "H"레벨로 바뀔 경우, 버퍼 B를 구성하는 MOS 트랜지스터(Q14-Q17)가 동작된다. 초기상태에서는, 마디(N3)(N4)는 "H"레벨이기 때문에 MOS 트랜지스터 (Q16)(Q17)는 온상태에 있으며, 제 3클록(ø3)과 마찬가지로 마디(N6)(N7)는 "L"레벨이다. 입력신호(I)가 "H"레벨일 경우, 비교가 행해진후 마디 (N3)는 "L"레벨, 마디(N4)는 "H"레벨이기 때문에 MOS 트랜지스터(Q16)은 오프, 다른 MOS 트랜지스터 (Q17)은 온상태에 있다.
따라서, 제 3클록(ø3)이 "H"레벨일 경우, 마디(N7)의 전위는 상승하고, 이때, MOS 트랜지스터(Q17)의 게이트용량성 결합효과때문에, MOS 트랜지스터의 임계 전압에 의해서 소오스전압으로부터 감소된 전위보다 높은 전위로 마디(N4)의 전위를 상승시키고, 노우드(N7)의 전위를 소오스전압까지 올라간다.
한편, 제 2클록(ø2)이 "H"레벨이기 때문에, MOS 트랜지스터 (Q20)(Q21)를 통하여 MOS 트랜지스터(Q18)(Q19)는 온이 된다. 이 때문에, 출력신호(O)
Figure kpo00007
와 같이 마디(N6)(N7)의 전위는 계속 다음의 스테이지에 전송된다. 상기 경우와 마찬기지로, MOS 트랜지스터(Q13)의 게이트 용량성 결합효과 때문에 출력신호(0)는 소오스전압과 같다. 버퍼를 사용하여 고임피이던스 상태로부터 저임피이던스 상태로 변화시킬 수 있으므로, 제 3클록(ø3)에 의해서 버퍼가 구동되므로, 출력신호(O)
Figure kpo00008
는 고속으로 고용량성 부하를 구동할 수 있다.
출력클록에 의해서 제1클록(ø1)을 "L"레벨에서 "H"레벨로 바꾸면 전송게이트를 구성하는 MOS 트랜지스터(Q1)(Q2)가 온이되어, 입력신호가 다시 비교기 (C)의 입력신호로서 전달된다. 그때에 이 다이나믹 비교기(C)는 비교동작을 준비하며 마디(N3)(N4)(N5)를 미리 충전하기 시작한다.
다음에, 제4도에 도시한 바와같이, 제 1클록(ø1)에 의해서 제 2클록(ø2)이 "H"레벨로부터 "L"레벨이 되면, 잠시후, 제 3클록(ø3)은 "H"레벨로부터 "L"레벨이 되고, 또한 버퍼(B)도 스탠드바이상태 (즉, 초기 상태로 리세트)로 복귀되어 증폭하기 위한 준비를 한다. 제 3클록(ø3)의 타이밍이 제 2클록(ø2)의 타이밍보다 지연되는 이유는, 제 2클록(ø2)이 "L"레벨이 되기전에 제 3클록(ø3)이 "L"레벨이 되면, MOS 트랜지스터(Q14)(Q15)를 통해서 "H"레벨의 출력을 지지하는 전하가 접지되어 방전되기 때문이다. 이 경우에는 출력신호(O)
Figure kpo00009
를 유지하기 위하여 MOS 트랜지스터 (Q22∼Q25)로 구성된 래치회로(L)를 동작시켜서, 저임피이던스 상태에서 출력신호(O)를 "H"레벨로 유지하며, 다른 출력신호
Figure kpo00010
를 "L"레벨로 유지한다.
또다른 회로, 예를들면 시프트레지스터 또는 메모리어레이의 다음 스테이지에 출력신호를 전달하기 위하여, 장시간 동안 소오스 전압에서 출력신호(O)
Figure kpo00011
를 "H"레벨로 유지하여야 하므로 이를 위하여 MOS 트랜지스터의 임계 전압에 의해서 MOS트랜지스터(Q24)(Q25)의 게이트에 소오스전압보다 높은 전압을 인가할 필요가 있다. 이러한 기능을 달성하기 위하여, 본 실시예에서는 발진회로(OSC)와 MOS 트랜지스터 (Q26∼Q28)와 캐패시터 (C1)로 구성된 펌프회로가 래치회로(L)에 추가된다. 이 펌프회로에 의해서, 미세한 누설에 따른 "H"레벨의 출력전압의 유지시간의 감소를 극복할 수 있다. "H" 레벨의 출력전압을 유지할 필요가 없을 경우에는, 이 핌프회로가 불필요함은 물론이다.
본 발명에 있어서, 제1클록(ø1) 및 제2클록(ø2)에 의해서 입력신호를 가지며, 이들에 따라서 다이나믹 비교기의 출력을 얻을 수 있으나, 상기 설명에 알 수 있는 바와같이 다이나믹 비교기의 관통전류가 소모되지 않기 때문에, 제 3클록(ø3)에 의해서 버퍼가 구동되어서 고임피이던스 상태로부터 저임피이던스 상태로 바뀌고 다이나믹 비교기의 출력을 증폭한다.
상술한 바와같이, 비교기와 증폭기의 동작이 서로 독립적으로 수행되므로, 고용량성 부하를 가지고 있을지라도, 고속동작이 가능해진다. 또한, 제 3클록(ø3)이 "L"레벨이될 경우에도 출력단에 래치회로를 갖추고 있으므로, 저임피이던스로 접지전압 또는 전원에 출력이 접속되며, 출력유지시간의 제한이 없으며, 또한 다이나믹 비교기이므로 반도체칩내의 점유영역을 최소화할 수 있다.
따라서, 본 발명에 의하면, 저소비전력으로 동작하고 고속으로 고용량성부하를 구동할 수 있는 시프트레지스터를 출력유지시간의 제한을 받지 않고 제작할 수 있다.
또한, 여기에서 도시하고 설명한 본 발명의 특정실시에 한정되는 것은 아니며, 본 발명의 개념을 벗어나지 않는 범위에서 다양한 변경을 할수 있는 것은 물론이다.

Claims (10)

  1. 적어도 한개의 메모리어레이와, 서로 반대위상을 가진 한쌍의 입력신호를 전송하는 적어도 한개의 입출력회로와, 복수의 클록펄스를 발생하는 적어도 한개의 클록발생회로와, 복수의 직렬로 연결된 스테이지를 가지고, 상기 스테이지 각각은, 제1 및 제2트랜지스터 그루우프로 구성되어 있고, 상기 제1 및 제2트랜지스터 그루우프는 각각 상기 한쌍의 입력신호에 의해서 제어되고, 상기 클록펄스에 의해서 서로 상호작용을 제어하므로서, 상기 제1트랜지스터에 대응하는 제1노우드전위는 상기 제2트랜지스터 그루우프에 대응하는 제2노우드전위를 상승시키고, 상승 제2노우드전위는 상기 제1노우드전위를 하강시키고, 상기 제1 및 제2노우드에 대응하는 제3 및 제4노우드전위를 각각 한쌍의 고정전압 신호로 고정시키는 다이나믹 비교기를 가지며, 또한 상기 스테이지 각각은, 상기 한쌍의 고정전압신호를 수신하여 임피던스 조건을 고임피던스 조건에서 저임피던스 조건으로 변환시키는 버퍼회로를 가지는 직렬로 접속된 복수의 스테이지로 구성된 적어도 한개의 시프트레지스터와, 상기 시프트레지스터의 상기 각 스테이지 및 적어도 한개의 메모리어레이 사이를 클록펄스에 의해서 신호전송을 제어하는 복수의 스위칭회로등으로 구성되는 것을 특징으로 하는 메모리장치.
  2. 서로 반대위상을 가진 한쌍의 신호를 전송하는 복수의 스테이지로 구성되고, 상기 스테이지 각각은, 상기 한쌍의 신호를 전송하는 2개의 입력단자와, 상기 제1 및 제2트랜지스터 그루우프로 구성되어 있고, 상기 제1 및 제2트랜지스터 그루우프를 각각 상기 한쌍의 입력신호에 의해서 제어되고, 상기 클록펄스에 의해서 서로 상호작용을 제어하므로서, 상기 제1트랜지스터에 대응하는 제1노우드 전위는 상기 제2트랜지스터 그루우프에 대응하는 제2노우드전위를 상승시키고, 상기 제2노우드전위는 상기 제1노우드전위를 하강시키고, 상기 제1 및 제2노우드에 대응하는 제3 및 제4노우드전위를 각각 한쌍의 고정전압신호로 고정시키는 다이나믹 비교기와, 상기 한쌍의 고정전압신호를 수신하여 임피던스조건을 고임피던스조건에서 저임피던스조건으로 변환시키는 버퍼회로와, 상기 한쌍이 고정전압신호를 다음 스테이지로 전송하기 위하여 상기 다이나믹비교 회로에 신속하게 응답하는 두개의 출력단자등으로 구성하는 것을 특징으로 하는 시프트레지스터.
  3. 제2항에 있어서, 상기 스테이지 각각은, 상기 한쌍의 고정전압신호를 수신하여 임퍼던스조건을 고임피던스조건에서 저임퍼던스조건으로 변환시키는 버퍼회로와, 적어도 한쌍의 상호작용하는 트랜지스터에 의해서 상기 한쌍의 고정전압신호를 유지하기 위한 래치회로등으로 구성하는 것을 특징으로 하는 시프트레지스터 .
  4. 제2항에 있어서, 상기 한쌍의 고정전압신호는 각각 직류전원전압 및 접지전압인 것을 특징으로 하는 시프트레지스터.
  5. 제1 및 제2트랜지스터 그루우프로 구성되어 있고, 상기 제1 및 제2트랜지스터 그루우프는 각각 상기 서로 반대위상을 가진 한쌍의 입력신호에 의해서 제어되고. 상기 클록펄스에 의해서 서로 상호작용을 제어하므로서, 상기 제1트랜지스터 그루우프에 대응하는 제1노우드전위는 상기 제2트랜지스터 그루우프에 대응하는 제2노우드전위를 상승시키고, 상기 제2노우드전위는 제1노우드전위를 하강시키고, 상기 제1 및 제2노우드에 대응하는 제3 및 제4노우드전위를 각각 한쌍의 고정전압신호로 고정시키는 다이나믹 비교기와, 상기 한쌍의 고정전압신호를 수신해서 임피던스조건을 고임피던스조건에서 저임퍼던스조건으로 변환시키는 버퍼회로와, 적어도 한쌍의 상호작용하는 트랜지스터에 의해서 상기 한쌍의 고정전압신호를 유지하기 위한 래치회로 등으로 구성하는 것을 특징으로 하는 전자회로.
  6. 제5항에 있어서, 상기 다이나믹 비교기가, 제1클록펄스에 응답해서 상기 한쌍의 입력신호를 각각 전송하는 제1 및 제2 MOS 트랜지스터와, 상기 한쌍의 입력신호에 접속되어 신속하게 응답하는 제3 및 제4 MOS 트랜지스터와, 상기 제2노우드전위에 접속되어 신속하게 응답하는 제5 및 제7 MOS 트랜지스터와 상기 제1노우드전위에 신속하게 응답하는 제6 및 제8 MOS 트랜지스터와, 상기 제1 및 제2노우드에 각각 접속된 드레인전극 및 상기 제1클록펄스의 반대위상을 가지는 제2클록펄스를 인가한 소오스전극을 가지는 제9 및 제10 MOS 트랜지스터와, 상기 제1클록펄스에 신속하게 응답하는 제3 및 제4노우드에 VCC전압을 인가하는 수단과, 상기 제9 및 제10 MOS 트랜지스터의 게이트 전극에 각각 접속되는 제3 및 제4노우드 등으로 구성되는 것을 특징으로 하는 전자회로.
  7. 제1항에 있어서, 상기 다이나믹 비교기가, 제1클록펄스에 신속하게 응답해서 상기 한쌍의 입력신호를 각각 전송하는 제1및 제2 MOS트랜지스터와, 상기 한쌍의 입력신호에 신속하게 응답하며 제1 및 제2MOS 트랜지스터에 접속된 제3 및 제4 MOS 트랜지스터와, 상기 제2노우드전위에 접속되어 신속하게 응답하는 제5 및 제7 MOS 트랜지스터와, 상기 제1노우드전위에 접속되어 신속하게 응답하는 제6 및 제8 MOS 트랜지스터와, 상기 제1 및 제2노우드에 각각 접속된 드레인전극 및 상기 제1클록펄스에 반대위상을 가지는 제2클록펄스를 인가한 소오스전극을 가지는 제9 및 제10 MOS 트랜지스터와, 상기 제3 및 제4노우드가 각각 상기 제9 및 제10 MOS 트랜지스터에 접속되는 것을 특징으로 하며, 상기 제1클록펄스에 신속하게 응답하는 상기 제3 및 제4노우드에 전위를 인가하는 수단등으로 구성하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서, 상기 한쌍의 고정전압신호는 각각 직류전원전압 및 접지전압으로 되는 것을 특징으로 하는 메모리장치
  9. 제2항에 있어서, 상기 다이나믹 비교기가, 제1클록펄스에 응답해서 상기 한쌍의 입력신호를 각각 전송하는 제1 및 제2 MOS 트랜지스터와, 상기 제1 및 제2 MOS 트랜지스터에 접속되어 상기 한쌍의 입력신호에 신속하게 응답하는 제3 및 제4 MOS 트랜지스터와, 상기 제2노우드전위에 접속되어 신속하게 응답하는 제5 및 제7 MOS 트랜지스터와, 상기 제1노우드전위에 접속되어 신속하게 응답하는 제6 및 제8 MOS 트랜지스터와, 상기 제1 및 제2노우드에 각각 접속된 드레인전극 및 상기 제1클록펄스의 반대위상을 가지는 제2클록펄스를 인가한 소오스전극을 가지는 제9 및 제10 MOS 트랜지스터와, 상기 클록펄스에 신속하게 응답하는 제3 및 제4노우드에 전위를 인가하는 수단과, 상기 제9 및 제10 MOS 트랜지스터의 게이트전극에 각각 접속된 제3 및 제4노우드등으로 구성되는 것을 특징으로 하는 시프트레지스터.
  10. 제3항에 있어서, 상기 래치회로는, 접지전압 및 직류전원전압에 각각 접속되는 소오스를 가지는 제1 및 제3 MOS 트랜지스터와, 접지전압 및 직류전원전압에 각각 접속되는 소오스를 가지는 제2 및 제4 MOS 트랜지스터등으로 구성되어 있으며, 상기 한쌍의 고정전압신호중의 하나를 상기 제1 및 제3 MOS 트랜지스터의 드레인전극 및 상기 제2 MOS 트랜지스터의 게이트 전극등에 인가되는 것을 특징으로 하고, 고정전압신호중의 다른 하나를 상기 제2 및 제4 MOS 트랜지프터의 드레인 전극 및 상기 제1 MOS 트랜지스터의 게이트전극등에 인가되는 것을 특징으로 하고, 상기 제3 및 제4 MOS 트랜지스터의 게이트전극을 제5 MOS 트랜지스터를 통하여 VCC전압에 연결되며, 상기 제3 및 제4 MOS 트랜지스터의 상기 게이트 전극의 전위를 상기 직류전원전압 보다 높은 레벨로 높히는 것을 특징으로 하는 시프트레지스터.
KR1019870001315A 1986-02-18 1987-02-18 시프트레지스터를 사용한 메모리장치 KR910001532B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP61-34673 1986-02-18
JP34673 1986-02-18
JP61034673A JPH0754638B2 (ja) 1986-02-18 1986-02-18 シフトレジスタ

Publications (2)

Publication Number Publication Date
KR870008315A KR870008315A (ko) 1987-09-25
KR910001532B1 true KR910001532B1 (ko) 1991-03-15

Family

ID=12420944

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870001315A KR910001532B1 (ko) 1986-02-18 1987-02-18 시프트레지스터를 사용한 메모리장치

Country Status (3)

Country Link
US (1) US4845670A (ko)
JP (1) JPH0754638B2 (ko)
KR (1) KR910001532B1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8901200D0 (en) * 1989-01-19 1989-03-15 Eev Ltd Camera using imaging array
US6324120B2 (en) 1990-04-18 2001-11-27 Rambus Inc. Memory device having a variable data output length
DE9117296U1 (de) * 1990-04-18 2000-04-06 Rambus Inc., Mountain View, Calif. Integrierte E/A-Schaltung unter Verwendung einer Hochleistungs-Bus-Schnittstelle
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6751696B2 (en) 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
JP2675685B2 (ja) * 1990-05-14 1997-11-12 株式会社日立製作所 管式熱交換器用洗浄体捕集装置
USRE38482E1 (en) 1992-05-28 2004-03-30 Rambus Inc. Delay stage circuitry for a ring oscillator
US5517542A (en) * 1995-03-06 1996-05-14 Thomson Consumer Electronics, S.A. Shift register with a transistor operating in a low duty cycle
EP2727114B1 (en) 2011-06-28 2020-04-22 Hewlett-Packard Enterprise Development LP Shiftable memory
DE112011105774B4 (de) 2011-10-27 2019-02-28 Hewlett Packard Enterprise Development Lp Verschiebbarer Speicher, der In-Memory-Datenstrukturen unterstützt
KR101847684B1 (ko) * 2011-10-27 2018-04-10 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 링 레지스터를 사용하는 시프트 가능형 메모리
WO2013062561A1 (en) 2011-10-27 2013-05-02 Hewlett-Packard Development Company, L.P. Shiftable memory supporting atomic operation
US8854860B2 (en) 2011-10-28 2014-10-07 Hewlett-Packard Development Company, L.P. Metal-insulator transition latch
KR101634191B1 (ko) 2011-10-28 2016-07-08 휴렛 팩커드 엔터프라이즈 디벨롭먼트 엘피 금속-절연체 상전이 플립-플롭
US9589623B2 (en) 2012-01-30 2017-03-07 Hewlett Packard Enterprise Development Lp Word shift static random access memory (WS-SRAM)
US9431074B2 (en) 2012-03-02 2016-08-30 Hewlett Packard Enterprise Development Lp Shiftable memory supporting bimodal storage
US9542307B2 (en) 2012-03-02 2017-01-10 Hewlett Packard Enterprise Development Lp Shiftable memory defragmentation
US8819376B2 (en) 2012-04-23 2014-08-26 Hewlett-Packard Development Company, L. P. Merging arrays using shiftable memory
CN104246892B (zh) 2012-07-10 2017-04-12 慧与发展有限责任合伙企业 列表排序静态随机存取存储器
RU2634227C2 (ru) * 2016-03-23 2017-10-24 Борис Иванович Крыжановский Способ хранения и использования двоичной информации

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3586523T2 (de) * 1984-10-17 1993-01-07 Fujitsu Ltd Halbleiterspeicheranordnung mit einer seriellen dateneingangs- und ausgangsschaltung.

Also Published As

Publication number Publication date
US4845670A (en) 1989-07-04
JPH0754638B2 (ja) 1995-06-07
JPS62192098A (ja) 1987-08-22
KR870008315A (ko) 1987-09-25

Similar Documents

Publication Publication Date Title
KR910001532B1 (ko) 시프트레지스터를 사용한 메모리장치
US4074148A (en) Address buffer circuit in semiconductor memory
US20080079480A1 (en) Electronic device including boosting circuit
JPH09131050A (ja) チャージポンプ回路
US4417163A (en) Buffer circuits
CN115225078B (zh) 电平检测电路和电平转换电路
JP2701546B2 (ja) 信号電荷検出回路を有する電荷転送装置
EP0085436B1 (en) Buffer circuits
US4894559A (en) Buffer circuit operable with reduced power consumption
US3889135A (en) Bootstrap circuit employing insulated gate transistors
US4347448A (en) Buffer circuit for semiconductor memory
US5877650A (en) Booster circuit
KR100478866B1 (ko) 저전력발진기
US4716303A (en) MOS IC pull-up circuit
US4468576A (en) Inverter circuit having transistors operable in a shallow saturation region for avoiding fluctuation of electrical characteristics
KR0159324B1 (ko) 데이터 출력회로
US4195238A (en) Address buffer circuit in semiconductor memory
JP3937457B2 (ja) 半導体集積回路、動作状態検出器及び電子機器
US5798915A (en) Progressive start-up charge pump and method therefor
KR19990077819A (ko) 부스트 회로를 구비하는 반도체 메모리 장치
JPH0923639A (ja) 電圧変換装置
US4697108A (en) Complementary input circuit with nonlinear front end and partially coupled latch
KR100386864B1 (ko) 승압 회로
EP0925635A1 (en) A progressive start-up charge pump and method therefor
JPH06232702A (ja) ３値レベルパルス発生回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040310

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee