JPS62192098A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPS62192098A JPS62192098A JP61034673A JP3467386A JPS62192098A JP S62192098 A JPS62192098 A JP S62192098A JP 61034673 A JP61034673 A JP 61034673A JP 3467386 A JP3467386 A JP 3467386A JP S62192098 A JPS62192098 A JP S62192098A
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- Japan
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Links
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1036—Read-write modes for single port memories, i.e. having either a random port or a serial port using data shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Shift Register Type Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はダイナミック型シフトレジスタに関する。
従来の技術
従来のシフトレジスタは、例えば第４図に示すように、
ＭＯＳ）ランジスタＴ１〜Ｔ４および同Ｔ５〜Ｔ８の二
段構成を、互いに逆位相の２つのクロックφ１．φ２に
よって駆動して、入力Ｉｉ出力Ｏに伝達する。これによ
れば、クロックφ１が”Ｈ”レベルのとき、入カニの情
報がＭＯＳトランジスタＴ４のゲートに伝達される。こ
のとき。
ＭＯＳ）ランジスタＴ１〜Ｔ４および同Ｔ５〜Ｔ８の二
段構成を、互いに逆位相の２つのクロックφ１．φ２に
よって駆動して、入力Ｉｉ出力Ｏに伝達する。これによ
れば、クロックφ１が”Ｈ”レベルのとき、入カニの情
報がＭＯＳトランジスタＴ４のゲートに伝達される。こ
のとき。
クロックφ２はまだ”Ｌ″レベルあり、通常、クロック
φ１とクロックφ２が同時に”Ｈ”レベルになることは
ない。入カニが“Ｈ”レベルとすると、ＭＯＳ ）ラン
ジスタで４はオンし、ノードＮは、ＭＯＳ）ランジスタ
Ｔ５とＴ４が両方ともオンするため、両者の比率によっ
てきまる電位となるが５通常、ノードＮは十分低い電圧
すなわち“Ｌ″レベルなる。次にクロックφ１がＬ”レ
ベルになｐ、ＭＯＳ）ランジスタＴ１はオフし。
φ１とクロックφ２が同時に”Ｈ”レベルになることは
ない。入カニが“Ｈ”レベルとすると、ＭＯＳ ）ラン
ジスタで４はオンし、ノードＮは、ＭＯＳ）ランジスタ
Ｔ５とＴ４が両方ともオンするため、両者の比率によっ
てきまる電位となるが５通常、ノードＮは十分低い電圧
すなわち“Ｌ″レベルなる。次にクロックφ１がＬ”レ
ベルになｐ、ＭＯＳ）ランジスタＴ１はオフし。
ＭＯＳ ）ランジスタＴ４のゲートは入カニと電気的に
切離されるが、ゲート容量や配線の寄生各号に貯えられ
た電荷のため、ＭＯＳ）ランジスタＴ４はオン状態を保
持し、ノードＮは“Ｌ”レベルを保つ。次に、クロック
φ２が“Ｈ”レベルとなり。
切離されるが、ゲート容量や配線の寄生各号に貯えられ
た電荷のため、ＭＯＳ）ランジスタＴ４はオン状態を保
持し、ノードＮは“Ｌ”レベルを保つ。次に、クロック
φ２が“Ｈ”レベルとなり。
ＭＯＳ ）ランジスタＴ５がオンし、ＭＯＳ ）ランジ
スタＴ５のゲートはノードＮと電気的に接続され、Ｌ”
レベルになる。したがって、出力Ｏには入カニと同じ“
Ｈ”レベルが得られる。その後、クロックφ２がＬ”レ
ベルになると、ＭＯＳ トランジスタで５はオフしＭＯ
ＳトランジスタＴ８のゲートはノードＮと電気的に切離
され、次に、クロックφ２が”Ｈ”レベルになるまで“
Ｌ”レベル金保ち、出力Ｏは“Ｈ″レベル持続する。
スタＴ５のゲートはノードＮと電気的に接続され、Ｌ”
レベルになる。したがって、出力Ｏには入カニと同じ“
Ｈ”レベルが得られる。その後、クロックφ２がＬ”レ
ベルになると、ＭＯＳ トランジスタで５はオフしＭＯ
ＳトランジスタＴ８のゲートはノードＮと電気的に切離
され、次に、クロックφ２が”Ｈ”レベルになるまで“
Ｌ”レベル金保ち、出力Ｏは“Ｈ″レベル持続する。
このようなシフトレジスタではＭＯＳトランジスタＴ４
あるいは四Ｔ８がオンしているときには貫通電流が流れ
る。そのため低消費電流にするにはＭＯＳトランジスタ
Ｔ５と同Ｔ７の電流駆動能力を小さくしなければならな
い。しかし、高速で大容量負荷を駆動するためには、Ｍ
ＯＳトランジスタＴ３と同Ｔ７の電流駆動能力はできる
限り太きくしなければならない。このように従来のシフ
トレジスタでは低消費電流で、かつ、高速に大容量負荷
を駆動するという両機能をもたせることはできない。ま
たＭＯＳトランジスタＴ８のゲートはクロックφ２が“
Ｌ″レベルなった後には高インピーダンス状態であるた
め、リークによって電荷は失われる。そのため、出力０
を長時間確定しておくこともできない。
あるいは四Ｔ８がオンしているときには貫通電流が流れ
る。そのため低消費電流にするにはＭＯＳトランジスタ
Ｔ５と同Ｔ７の電流駆動能力を小さくしなければならな
い。しかし、高速で大容量負荷を駆動するためには、Ｍ
ＯＳトランジスタＴ３と同Ｔ７の電流駆動能力はできる
限り太きくしなければならない。このように従来のシフ
トレジスタでは低消費電流で、かつ、高速に大容量負荷
を駆動するという両機能をもたせることはできない。ま
たＭＯＳトランジスタＴ８のゲートはクロックφ２が“
Ｌ″レベルなった後には高インピーダンス状態であるた
め、リークによって電荷は失われる。そのため、出力０
を長時間確定しておくこともできない。
発明が解決しようとする問題点
従来の技術では５低消費電流でかつ大容量負荷を高速に
駆動することは難しい。また、出力保持時間にも制限が
ある。
駆動することは難しい。また、出力保持時間にも制限が
ある。
問題点を解決するだめの手段
本発明は５人力として互いに逆相の２つの信号を用い、
この各入力を第１のクロックによりオンするトランスフ
ァゲートを介して、それぞれダイナミック型コンパレー
タの一対の入力に与える。
この各入力を第１のクロックによりオンするトランスフ
ァゲートを介して、それぞれダイナミック型コンパレー
タの一対の入力に与える。
そして、このダイナミック型コンパレータは互いに逆相
の一対の出力をもち、第２のクロックにより駆動される
。ダイナミック型コンパレータの２つの出力はそれぞれ
第３のクロックにより駆動される一対のバッファに与え
られ、さらに、同バッファの２つの出力はラッチ回路に
結合された構成である。
の一対の出力をもち、第２のクロックにより駆動される
。ダイナミック型コンパレータの２つの出力はそれぞれ
第３のクロックにより駆動される一対のバッファに与え
られ、さらに、同バッファの２つの出力はラッチ回路に
結合された構成である。
第１のクロックは外部クロックに同期して、動作する。
第２のクロックは第１のクロックとは逆相で動作する。
第３のクロックは第２のクロックと同相で動作するが、
第２のクロックより遅れ時間を有している。
第２のクロックより遅れ時間を有している。
作用
本発明によれば、第１のクロックにより入力をダイナミ
ック型コンパレータに取り込み、第２のクロックにより
、ダイナミック型コンパレータの出力を確定するが、こ
のとき貫通電流はダイナミック型のため流れない。その
後、第３のクロックによりバッファを駆動し、ダイナミ
ック型コンパレータの出力を増幅する。このようにコン
パレートと増幅と全分けて行なうことにより大容量負荷
に対しても高速に駆動でき、低消費電流にもかかわらず
高速動作が得られる。また５出力にラッチ回路を備えて
いるため、第３のクロックが”Ｌ”レベルになっても出
力は低インピーダンス状態で電源電圧あるいは接地電位
と接続されるため出力保持時間も制限がない。また、ダ
イナミック型のため占有面積も少なくて良い。
ック型コンパレータに取り込み、第２のクロックにより
、ダイナミック型コンパレータの出力を確定するが、こ
のとき貫通電流はダイナミック型のため流れない。その
後、第３のクロックによりバッファを駆動し、ダイナミ
ック型コンパレータの出力を増幅する。このようにコン
パレートと増幅と全分けて行なうことにより大容量負荷
に対しても高速に駆動でき、低消費電流にもかかわらず
高速動作が得られる。また５出力にラッチ回路を備えて
いるため、第３のクロックが”Ｌ”レベルになっても出
力は低インピーダンス状態で電源電圧あるいは接地電位
と接続されるため出力保持時間も制限がない。また、ダ
イナミック型のため占有面積も少なくて良い。
実施例
本発明の一実施例を第１図に示す。第２図には第１図の
クロックの発生回路ブロック図を示し。
クロックの発生回路ブロック図を示し。
第３図には第１図のクロックの電圧の時間変化を示す。
第１図において、互いに逆相の入力Ｉと工とが、それぞ
れＭＯＳ ）ランジスタからなるトランスファゲート（
ｈ 、Ｑ２ ’ｆｃ介しダイナミック型コンパレータの
入力であるＭＯＳ ）ランジスタＱ ３＋Ｑ４のゲート
に与えられる。第１のクロックφ１がＨ”レベルのとき
には、入力Ｉ、Ｉの情報はそれぞれＭＯＳ ）ランジス
タＱｓ 、Ｑａのゲートに伝達される。一方、このとき
、ダイナミック型コンパレータＣは第１のクロックφ１
が“Ｈ″しベル、第２のクロックφ２が“Ｌ”レベルで
あるため、ノードＮ５ ＋ Ｎ４ ＋ ’５は電源電圧
よりＭＯＳトランジスタのしきい値電圧だけ低い電位に
充電される。ノード”、＋ Ｎ２は、ノード’ ５ ＋
Ｎ４が＊ Ｈｎレベルであり、第２のクロックφ２が
“Ｌ”レベルであるので、どちらも“Ｌ″ｎレベルある
。入力Ｉ、Ｉがそれぞれ“Ｈ” ＩＩ Ｌ ＩＩの各
レベルであるとすると、ＭＯＳトランジスタＱ３はオン
し、ＭＯＳ）ランジスタＱ４はオフしている。次に、第
１のクロックφ１が”Ｌ”レベルになり、ＭＯＳ）ラン
ジスタＱ＋ 、Ｑ２はオフし、ＭＯＳ）ランジスタＱｓ
、Ｑａのゲートには入力Ｉ、Ｉの情報が保持され、以降
入力！、Ｉの状態が変化しても、第１のクロックφ１が
″Ｌ″レベルの期間には、ＭＯ３トランジスタＱｓ 、
Ｑ４の状態は変わらない。またこのとき、ＭＯＳ）ラン
ジスタＱ＋＋ ＋ （ｈｚ ＋ Ｑ１０もオフするため
、ノードＮ５ ＋ Ｎ４ ＋ Ｎ５には電荷が貯えられ
たままである。
れＭＯＳ ）ランジスタからなるトランスファゲート（
ｈ 、Ｑ２ ’ｆｃ介しダイナミック型コンパレータの
入力であるＭＯＳ ）ランジスタＱ ３＋Ｑ４のゲート
に与えられる。第１のクロックφ１がＨ”レベルのとき
には、入力Ｉ、Ｉの情報はそれぞれＭＯＳ ）ランジス
タＱｓ 、Ｑａのゲートに伝達される。一方、このとき
、ダイナミック型コンパレータＣは第１のクロックφ１
が“Ｈ″しベル、第２のクロックφ２が“Ｌ”レベルで
あるため、ノードＮ５ ＋ Ｎ４ ＋ ’５は電源電圧
よりＭＯＳトランジスタのしきい値電圧だけ低い電位に
充電される。ノード”、＋ Ｎ２は、ノード’ ５ ＋
Ｎ４が＊ Ｈｎレベルであり、第２のクロックφ２が
“Ｌ”レベルであるので、どちらも“Ｌ″ｎレベルある
。入力Ｉ、Ｉがそれぞれ“Ｈ” ＩＩ Ｌ ＩＩの各
レベルであるとすると、ＭＯＳトランジスタＱ３はオン
し、ＭＯＳ）ランジスタＱ４はオフしている。次に、第
１のクロックφ１が”Ｌ”レベルになり、ＭＯＳ）ラン
ジスタＱ＋ 、Ｑ２はオフし、ＭＯＳ）ランジスタＱｓ
、Ｑａのゲートには入力Ｉ、Ｉの情報が保持され、以降
入力！、Ｉの状態が変化しても、第１のクロックφ１が
″Ｌ″レベルの期間には、ＭＯ３トランジスタＱｓ 、
Ｑ４の状態は変わらない。またこのとき、ＭＯＳ）ラン
ジスタＱ＋＋ ＋ （ｈｚ ＋ Ｑ１０もオフするため
、ノードＮ５ ＋ Ｎ４ ＋ Ｎ５には電荷が貯えられ
たままである。
次に、第２のクロックφ２が″Ｌ″レベルから“Ｈ”レ
ベルになると、ＭＯＳ）ランジスタＱ９゜Ｑ＋ｏはオン
しているので、ノードＮ１．Ｎ２の電位は上昇する。こ
のとき、ＭＯＳ）ランジスタＱ５がオン、ＭＯＳ トラ
ンジスタＱ４はオフしているため、ノードＮ２の方がＮ
１よりも電位上昇が速い。そのため、ＭＯＳ ）ランジ
スタＱ５と９７はそれぞれ同Ｑ６と９８より早くオンし
て、ノードＮ１の電位上昇が抑制されると同時にノード
Ｎ３に貯えられていた電荷がＭＯＳトランジスタＱ５を
通して放電される。そして、ノードＮ３の電位が下ると
、ＭＯＳ）ランジスタＱ９はオフし、ノードＮ１の電位
も下る。一方、ノードＮ４は、ノードＮ１の電位がＭＯ
Ｓ）ランジスタＱ６をオンさせる程高くならないため、
電荷の放電はなく。
ベルになると、ＭＯＳ）ランジスタＱ９゜Ｑ＋ｏはオン
しているので、ノードＮ１．Ｎ２の電位は上昇する。こ
のとき、ＭＯＳ）ランジスタＱ５がオン、ＭＯＳ トラ
ンジスタＱ４はオフしているため、ノードＮ２の方がＮ
１よりも電位上昇が速い。そのため、ＭＯＳ ）ランジ
スタＱ５と９７はそれぞれ同Ｑ６と９８より早くオンし
て、ノードＮ１の電位上昇が抑制されると同時にノード
Ｎ３に貯えられていた電荷がＭＯＳトランジスタＱ５を
通して放電される。そして、ノードＮ３の電位が下ると
、ＭＯＳ）ランジスタＱ９はオフし、ノードＮ１の電位
も下る。一方、ノードＮ４は、ノードＮ１の電位がＭＯ
Ｓ）ランジスタＱ６をオンさせる程高くならないため、
電荷の放電はなく。
また、ノードＮ４が高インピーダンス状態にあるため、
ＭＯＳ）ランジスタＱ＋ｏでのゲート容量カップリング
により、第２のクロックφ２が“Ｈ”レベルになると初
期状態の電源電圧よ！１１Ｍ０Ｓトランジスタのしきい
値電圧だけ低い電位から上昇する。したがって、入カニ
が”Ｈ”レベルのときにはノードＮ４が′Ｈ″レベルと
なり、ノードＮ５が１１ Ｌ ｎレベルになる。入カニ
が″Ｈ′ルベルのときにはその逆になる。以上の動作に
おいては電流が定常的に流れる糸路は無い。また、ノー
ドＮ５ ＋Ｎ４は動作時にどちらか一方が°Ｌ“レベル
になることで入力のコンパレートを行なうことと、“Ｈ
”レベル側のフィードバックが′″Ｌ’Ｌ’レベル側ド
にかかるため、コンパレートは高速に行なわれる。次に
、第３のクロックφ５が“Ｌｎレベルから“Ｈ”レベル
になると、バッファを構成するＭＯＳ）ランジスタＱ１
４〜Ｑ１７が動作する。初期状態ではノードＮ、、Ｎ４
ともに“Ｈ”レベルのため、ＭＯＳ ）ランジスタＱ１
６．Ｑ１７はオンし。
ＭＯＳ）ランジスタＱ＋ｏでのゲート容量カップリング
により、第２のクロックφ２が“Ｈ”レベルになると初
期状態の電源電圧よ！１１Ｍ０Ｓトランジスタのしきい
値電圧だけ低い電位から上昇する。したがって、入カニ
が”Ｈ”レベルのときにはノードＮ４が′Ｈ″レベルと
なり、ノードＮ５が１１ Ｌ ｎレベルになる。入カニ
が″Ｈ′ルベルのときにはその逆になる。以上の動作に
おいては電流が定常的に流れる糸路は無い。また、ノー
ドＮ５ ＋Ｎ４は動作時にどちらか一方が°Ｌ“レベル
になることで入力のコンパレートを行なうことと、“Ｈ
”レベル側のフィードバックが′″Ｌ’Ｌ’レベル側ド
にかかるため、コンパレートは高速に行なわれる。次に
、第３のクロックφ５が“Ｌｎレベルから“Ｈ”レベル
になると、バッファを構成するＭＯＳ）ランジスタＱ１
４〜Ｑ１７が動作する。初期状態ではノードＮ、、Ｎ４
ともに“Ｈ”レベルのため、ＭＯＳ ）ランジスタＱ１
６．Ｑ１７はオンし。
ノードＮ６ ＋ Ｎ７は第３のクロックφ５と同様に”
Ｌ”レベルになっているが、入カニがＨ”レベルのとき
にはコンパレート後、ノードＮ５が”Ｌ″ｎレベルノー
ドＮ４が”Ｈ″ｎレベルタメ。
Ｌ”レベルになっているが、入カニがＨ”レベルのとき
にはコンパレート後、ノードＮ５が”Ｌ″ｎレベルノー
ドＮ４が”Ｈ″ｎレベルタメ。
ＭＯＳトランジスタＱ１６はオフし、他方のＭＯＳトラ
ンジスタＱ１７はオンしている。したがって。
ンジスタＱ１７はオンしている。したがって。
第３のクロックφ５が“Ｈ”レベルになると、ノードＮ
７の電位は上昇する。このとき、ＭＯＳ）ランジスタＱ
１７のゲート容量カップリングによりノードＮ４は電源
電圧からＭＯＳトランジスタのしきい値電圧よシさらに
高い電位となるため、ノードＮ７は電源電圧まで電位が
上昇する。一方、第２のクロ７りφ２により、すでにＭ
ＯＳ）ランジスタＱ１ａ ＋ Ｑ１９は、ＭＯＳ ）ラ
ンジスタＱ２０１Ｑ２１ ’ｃ通じて、オンしている。
７の電位は上昇する。このとき、ＭＯＳ）ランジスタＱ
１７のゲート容量カップリングによりノードＮ４は電源
電圧からＭＯＳトランジスタのしきい値電圧よシさらに
高い電位となるため、ノードＮ７は電源電圧まで電位が
上昇する。一方、第２のクロ７りφ２により、すでにＭ
ＯＳ）ランジスタＱ１ａ ＋ Ｑ１９は、ＭＯＳ ）ラ
ンジスタＱ２０１Ｑ２１ ’ｃ通じて、オンしている。
そのため、ノードＮ６．Ｎ７の電位が出力０，０として
１次段に伝達される。ここで、同様にＭＯＳトランジス
タＱ＋９のゲート容量カップリングにより出力ＯＫは電
源電圧の電位が得られる。この第３のクロックφ５によ
り駆動するバッファを用いることで、出力０゜０は大容
量負荷を高速に駆動できる。
１次段に伝達される。ここで、同様にＭＯＳトランジス
タＱ＋９のゲート容量カップリングにより出力ＯＫは電
源電圧の電位が得られる。この第３のクロックφ５によ
り駆動するバッファを用いることで、出力０゜０は大容
量負荷を高速に駆動できる。
次に、第１のクロックφ１が外部クロックにより″Ｌル
ベルから”Ｈ’レベルに戻ると、トランスファゲートで
あるＭＯＳトランジスタＱ＋＋Ｑ２がオンし、入力情報
が再びダイナミック型コンパレータの入力に伝達される
。ダイナミック型コンパレータは次のコンパレートに備
えて、ノードＮ３．Ｎ４．Ｎ５のプリチャージを開始す
る。次に第１のクロックφ１により、第２のクロックφ
２が”Ｈ″レベルら”Ｌ”レベルになり、さらに遅れて
５第３のクロックφ３が“Ｈ”レベルから”Ｌ”レベル
になる。そして、バッファＢもスタンバイ状態に戻り、
次の増幅に備える。このとき、出力ｏ、ｏｌ保持するた
め、ＭＯＳ トランジスタＱ２２〜Ｑ２５で構成される
ラッチ回路りが動作して、出力Ｏｉ ”Ｈ”レベルに、
他方の出力０を“Ｌ”レベルにそれぞれ低インピーダン
ス状態で保持する。出力０，０の“Ｈ”レベルを電源電
圧に保つため、ＭＯＳトランジスタＱ２４ ＋ Ｑ２５
のゲートには電源電圧よりＭＯＳトランジスタのしきい
値電圧以上高い電位が必要である。そのため１発振回路
Ｏ５ＣとＭＯＳ）ランジスタＱ２６〜Ｑ２８．さらにコ
ンデンサＣ１によりボンピング回路を構成している。こ
のボンピング回路に結合されたラッチ回路りにより、ダ
イナミック型の欠点である微小リークによる出力保持時
間の減少という制限を受けることもない。
ベルから”Ｈ’レベルに戻ると、トランスファゲートで
あるＭＯＳトランジスタＱ＋＋Ｑ２がオンし、入力情報
が再びダイナミック型コンパレータの入力に伝達される
。ダイナミック型コンパレータは次のコンパレートに備
えて、ノードＮ３．Ｎ４．Ｎ５のプリチャージを開始す
る。次に第１のクロックφ１により、第２のクロックφ
２が”Ｈ″レベルら”Ｌ”レベルになり、さらに遅れて
５第３のクロックφ３が“Ｈ”レベルから”Ｌ”レベル
になる。そして、バッファＢもスタンバイ状態に戻り、
次の増幅に備える。このとき、出力ｏ、ｏｌ保持するた
め、ＭＯＳ トランジスタＱ２２〜Ｑ２５で構成される
ラッチ回路りが動作して、出力Ｏｉ ”Ｈ”レベルに、
他方の出力０を“Ｌ”レベルにそれぞれ低インピーダン
ス状態で保持する。出力０，０の“Ｈ”レベルを電源電
圧に保つため、ＭＯＳトランジスタＱ２４ ＋ Ｑ２５
のゲートには電源電圧よりＭＯＳトランジスタのしきい
値電圧以上高い電位が必要である。そのため１発振回路
Ｏ５ＣとＭＯＳ）ランジスタＱ２６〜Ｑ２８．さらにコ
ンデンサＣ１によりボンピング回路を構成している。こ
のボンピング回路に結合されたラッチ回路りにより、ダ
イナミック型の欠点である微小リークによる出力保持時
間の減少という制限を受けることもない。
発明の効果
本発明によれば、低消費電流で、かつ大容量負荷を高速
に駆動でき、出力保持時間の制限もないシフトレジスタ
が得られる。
に駆動でき、出力保持時間の制限もないシフトレジスタ
が得られる。
第１図は本発明の一実施例のダイナミック型シフトレジ
スタの回路図、第２図はクロｌり発生回路プロ・ツク図
、第３図はクロックのタイミング図。 第４図は従来のシフトレジスタの一例を示す回路図であ
る。 Ｑ１〜Ｑ２８・・・・・・ＭＯＳ）ランジスタ、Ｎ１〜
Ｎ７・・・・・・ノード、Ｃ・・・・・・ダイナミック
型コンパレータ、Ｂ・・・・・・バッファ、Ｌ・・・・
・・ラッチ回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＥＬ
ｒ、 ｆｉｚ −−−トラノ入７アゲー１Ｇ−−−ダづ
アミック撃 コンパレータ δ−−− へ゛７７ア ０６−−−ヱｎ φ、−−−箒１のりｒ：Ｊツク 第 ２ 図
φＩ−−−第１のグロ、７ψＪ−−− 箔Ｊの７Ｄヴ
７ 第３図 第４図
スタの回路図、第２図はクロｌり発生回路プロ・ツク図
、第３図はクロックのタイミング図。 第４図は従来のシフトレジスタの一例を示す回路図であ
る。 Ｑ１〜Ｑ２８・・・・・・ＭＯＳ）ランジスタ、Ｎ１〜
Ｎ７・・・・・・ノード、Ｃ・・・・・・ダイナミック
型コンパレータ、Ｂ・・・・・・バッファ、Ｌ・・・・
・・ラッチ回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名ＥＬ
ｒ、 ｆｉｚ −−−トラノ入７アゲー１Ｇ−−−ダづ
アミック撃 コンパレータ δ−−− へ゛７７ア ０６−−−ヱｎ φ、−−−箒１のりｒ：Ｊツク 第 ２ 図
φＩ−−−第１のグロ、７ψＪ−−− 箔Ｊの７Ｄヴ
７ 第３図 第４図
Claims (2)
- （１）互いに逆相の入力がそれぞれ、第１のクロックを
制御信号とする各トランスファゲートを介して、第２の
クロックにより駆動され互いに逆相の出力を有するダイ
ナミック型コンパレータに与えられ、前記ダイナミック
型コンパレータの各出力が第３のクロックにより駆動さ
れ逆相の出力を有するバッファに与えられ、前記バッフ
ァの各出力がラッチ回路に結合される構成をそなえたシ
フトレジスタ。 - （２）第１のクロックが外部クロックに同期して動作し
、第２のクロックが前記第１のクロックと逆相で、第３
のクロックが前記第２のクロックの遅延信号でなる特許
請求の範囲第１項記載のシフトレジスタ。
Priority Applications (3)
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| JP61034673A JPH0754638B2 (ja) | 1986-02-18 | 1986-02-18 | シフトレジスタ |
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Applications Claiming Priority (1)
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| JP61034673A JPH0754638B2 (ja) | 1986-02-18 | 1986-02-18 | シフトレジスタ |
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| JPH0754638B2 JPH0754638B2 (ja) | 1995-06-07 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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