JPS593897B2 - ブンシユウカイロ - Google Patents
ブンシユウカイロInfo
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- JPS593897B2 JPS593897B2 JP50090052A JP9005275A JPS593897B2 JP S593897 B2 JPS593897 B2 JP S593897B2 JP 50090052 A JP50090052 A JP 50090052A JP 9005275 A JP9005275 A JP 9005275A JP S593897 B2 JPS593897 B2 JP S593897B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K25/00—Pulse counters with step-by-step integration and static storage; Analogous frequency dividers
- H03K25/02—Pulse counters with step-by-step integration and static storage; Analogous frequency dividers comprising charge storage, e.g. capacitor without polarisation hysteresis
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- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
本発明は分周回路に関し、特に電界効果トランジスタを
用いて構成される電子時計の分周段に使用して好適な分
周回路に関する。
用いて構成される電子時計の分周段に使用して好適な分
周回路に関する。
一般に分周回路は負増幅率を有する制御可能な遅延回路
、例えばラッチ回路のデータ人力と反転出力の如きフリ
ップフロップを奇数個リング接続して構成され、各フリ
ップフロップにおける前段の情報（ｅ＋ １９１か’
ｏ ” ）を読み込みおよび確実に記憶するために２相
のクロック信号を必要とする。
、例えばラッチ回路のデータ人力と反転出力の如きフリ
ップフロップを奇数個リング接続して構成され、各フリ
ップフロップにおける前段の情報（ｅ＋ １９１か’
ｏ ” ）を読み込みおよび確実に記憶するために２相
のクロック信号を必要とする。
また各段フリップフロップには前段の情報を記憶かつ反
転増幅して次段のフリップフロップに伝達するのに相当
の消費電力を必要とする。
転増幅して次段のフリップフロップに伝達するのに相当
の消費電力を必要とする。
さらに高精度の電子時計のように数（ＭＨｚ ）の基準
信号を１（Ｈｚ）以下まで分周する場合には、使用する
分周回路の分周比がかなり高くなる。
信号を１（Ｈｚ）以下まで分周する場合には、使用する
分周回路の分周比がかなり高くなる。
フリップフロップをリング接続して発振させるためには
一般に（２ｎ＋１）個（ｎは自然数）のフリップフロッ
プ或は２ｎ個のフリップフロップと１個の反転回路を縦
属接続した回路が必要であるが、ｎが例えば５以上にな
ってくると種々のモードの発振がその縦属接続した回路
内に現われる。
一般に（２ｎ＋１）個（ｎは自然数）のフリップフロッ
プ或は２ｎ個のフリップフロップと１個の反転回路を縦
属接続した回路が必要であるが、ｎが例えば５以上にな
ってくると種々のモードの発振がその縦属接続した回路
内に現われる。
このため前記分周比がかなり高くなると特定の発振モー
ドのみを検出し取り出すための検出回路すなわちモード
ロック回路が必要とされる。
ドのみを検出し取り出すための検出回路すなわちモード
ロック回路が必要とされる。
かくのごとく、通常知られている分周回路を電子時計に
利用しようとする場合、電子時計にとって必須条件であ
る低消費電力化、回路の簡素化・小形化が十分に満足出
来ない。
利用しようとする場合、電子時計にとって必須条件であ
る低消費電力化、回路の簡素化・小形化が十分に満足出
来ない。
又、２相のクロック信号を作成する為の回路において多
大の電力を消費する。
大の電力を消費する。
ここに於て本発明は、１相のクロック信号で反転増幅可
能な一時記憶機能フ宅ツクを有し且つ各段フリップフロ
ップにおける前段の情報を記憶する機能を極めて小さな
電力で行え、さらにモードロック回路を必要としないか
或は簡単なモードロック回路で済む高周波動作形の分周
回路を提供することを目的とするものである。
能な一時記憶機能フ宅ツクを有し且つ各段フリップフロ
ップにおける前段の情報を記憶する機能を極めて小さな
電力で行え、さらにモードロック回路を必要としないか
或は簡単なモードロック回路で済む高周波動作形の分周
回路を提供することを目的とするものである。
上記目的に従い本発明は、高周波動作形の分周回路にお
けるフリップフロップが長い時間情報を記憶する必要が
ないことに着目し、電界効果トランジスタの浮遊容量を
記憶素子として利用した例えばＭＯＳ−ＦＥＴ（ｍｅｔ
ａｌ ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｅｔｏｒ−ｆｉ
ｅｌｄ ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）からな
るスイッチングならびに記憶部と、ＦＥＴによるインバ
ータ回路とからなる反転記憶部を奇数個リング接続した
ことを特徴とするものである。
けるフリップフロップが長い時間情報を記憶する必要が
ないことに着目し、電界効果トランジスタの浮遊容量を
記憶素子として利用した例えばＭＯＳ−ＦＥＴ（ｍｅｔ
ａｌ ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｅｔｏｒ−ｆｉ
ｅｌｄ ｅｆｆｅｃｔｔｒａｎｓｉｓｔｏｒ）からな
るスイッチングならびに記憶部と、ＦＥＴによるインバ
ータ回路とからなる反転記憶部を奇数個リング接続した
ことを特徴とするものである。
次に図面に従って本発明を説明する。
既に述べたとおり電子時計の分周回路では数（ＭＨｚ
）なら１（Ｈｚ’：ｌ以下まで分周することを要し全体
の分周比は極めて高い。
）なら１（Ｈｚ’：ｌ以下まで分周することを要し全体
の分周比は極めて高い。
その分周費をＮとしたときＸ分周回路を実現するには前
述のモードロック回路が必要であり、集積回路のチップ
サイズが出来るだけ小形であることが要求される電子時
計にとって不適当である。
述のモードロック回路が必要であり、集積回路のチップ
サイズが出来るだけ小形であることが要求される電子時
計にとって不適当である。
従ってに分周回路（Ｎは１１以上の奇数とする）をモー
ドロック回路なしで実現すす るためには、モードロック回路を必要としない覆工また
は１分周回路を複数段縦属接続した構成を７ をとることが必要である。
ドロック回路なしで実現すす るためには、モードロック回路を必要としない覆工また
は１分周回路を複数段縦属接続した構成を７ をとることが必要である。
第１図は従来公知のダイナミック分周回路の例で、４つ
のラッチ回路をリング接続し、１つのラッチ回路に反転
回路を兼ねさせた（図中の１２および１１ ） １／４
分周回路である。
のラッチ回路をリング接続し、１つのラッチ回路に反転
回路を兼ねさせた（図中の１２および１１ ） １／４
分周回路である。
本構成はＲＣＡ社で考案された伝送ゲートを用いており
、２つのデータタイプのダイナミック・マスク・スレー
ブ型フリップ・フロップの一方に反転回路を兼ねさせた
ものと見る事もできる。
、２つのデータタイプのダイナミック・マスク・スレー
ブ型フリップ・フロップの一方に反転回路を兼ねさせた
ものと見る事もできる。
本例において、クロック信号φ１Ｎは伝送ゲートを駆動
する必要上クロック信号φと、インバーター０により反
転されてなるφの２相のクロック信号からなる。
する必要上クロック信号φと、インバーター０により反
転されてなるφの２相のクロック信号からなる。
被分周信号を４ＭＨｚとすると、本例では４ＭＨｚでイ
ンバーター０を動作せしめ、反転されたクロック信号７
を作る必要がある。
ンバーター０を動作せしめ、反転されたクロック信号７
を作る必要がある。
本例において、第１図の分周回路は４つのラッチ回路の
状態で定められる４つの状態を検出してモードロックす
る事により１／３分周に変更する事もできる。
状態で定められる４つの状態を検出してモードロックす
る事により１／３分周に変更する事もできる。
本発明の主たる目的は低消費電力化であり、上記第１図
の例の分周回路において必要な２相のクロック信号を１
相のクロック信号に減じて動作するよう回路を改良し、
インバーター０における電力消費を減じ、更には水晶発
振回路に本発明の分周回路を接続した場合に本発明の分
周回路の入力インピーダンスの主たる割合を占める容量
性負荷を該発振回路の共振容量にくり込む事を可能にし
て高周波数の浮遊容量の充放電に起因する電力の消費を
大幅に減殺する効果を有するものである。
の例の分周回路において必要な２相のクロック信号を１
相のクロック信号に減じて動作するよう回路を改良し、
インバーター０における電力消費を減じ、更には水晶発
振回路に本発明の分周回路を接続した場合に本発明の分
周回路の入力インピーダンスの主たる割合を占める容量
性負荷を該発振回路の共振容量にくり込む事を可能にし
て高周波数の浮遊容量の充放電に起因する電力の消費を
大幅に減殺する効果を有するものである。
第２図に示す如く、本発明においては、Ｐ、Ｎの相補型
電界効果トランジスタを並列接続し、かつ各ゲートには
共通のクロック信号を一つ印加して一時記憶・スイッチ
ング作用を持たせた特殊な回路が用いられる。
電界効果トランジスタを並列接続し、かつ各ゲートには
共通のクロック信号を一つ印加して一時記憶・スイッチ
ング作用を持たせた特殊な回路が用いられる。
この相補型電界効果トランジスタ対の出力として、並列
接続された各電極の一端を電界効果トランジスタからな
るインパークＣゲート入力端に接続する。
接続された各電極の一端を電界効果トランジスタからな
るインパークＣゲート入力端に接続する。
第２図の２３が一時市憶・スイッチング部であり、２２
はインバータ回路である。
はインバータ回路である。
インバータ回路２２と一時記憶・スイッチング部２３か
らなるブロック２１は、反転言ｉ憶部として考える事が
できる。
らなるブロック２１は、反転言ｉ憶部として考える事が
できる。
この２３の機能（′；φなるり田ツク信号に従ってデー
タＸの論理値イ該反転記憶部２１に読み込んだり蓄えた
りし、力つＺなる反転出力データとして記憶された論理
イα又はデータＸの論理値をφの論理値と関連した一定
の規則のもとに送出する（後述）。
タＸの論理値イ該反転記憶部２１に読み込んだり蓄えた
りし、力つＺなる反転出力データとして記憶された論理
イα又はデータＸの論理値をφの論理値と関連した一定
の規則のもとに送出する（後述）。
第３図は第２図の反転記憶部２１を、相補型１界効果ト
ランジスタで構成した場合の実例を示づ第３図の３０，
３１および３２はそれぞれ第２しの２１，２２および２
３と同じである。
ランジスタで構成した場合の実例を示づ第３図の３０，
３１および３２はそれぞれ第２しの２１，２２および２
３と同じである。
第３図σ３０においてＸ、Ｙ、Ｚ、φの関係と、その関
令を成立させる為の条件について説明する。
令を成立させる為の条件について説明する。
まず一時記憶・スイッチング部３２におけるＰ２ｔＮ２
なる２つの電界効果トランジスタと、インバータ回路３
１のＰｉ ２ Ｎｌで示す２つの電界文果トランジスタ
の各閾値電圧（ＶＴ）は異なり、である。
なる２つの電界効果トランジスタと、インバータ回路３
１のＰｉ ２ Ｎｌで示す２つの電界文果トランジスタ
の各閾値電圧（ＶＴ）は異なり、である。
更に低電流化のためには、電源（Ｂａｔｔｅｒｙ） 電
圧ＶＢ（＝ＶＤＤ ＶＳＳ ）と、インパーク回路３１
を構成する電界効果トランジスタｐ１ｊ Ｎｌの閾値を
ＶＴＮｔ ＋ ｌ Ｖ ＴＰｔ ｌ≧ｖＢに設定する。
圧ＶＢ（＝ＶＤＤ ＶＳＳ ）と、インパーク回路３１
を構成する電界効果トランジスタｐ１ｊ Ｎｌの閾値を
ＶＴＮｔ ＋ ｌ Ｖ ＴＰｔ ｌ≧ｖＢに設定する。
ここでＶ ＴＰ２ ｔ ＶＴＮＩ ｔ ＶＴＮ２ 。■
ＴＰ１はそれぞれＰ２ ｔ Ｎ１ 、Ｎ２ ｔ Ｐｔで
示した電界効果トランジスタの各閾値電圧である。
ＴＰ１はそれぞれＰ２ ｔ Ｎ１ 、Ｎ２ ｔ Ｐｔで
示した電界効果トランジスタの各閾値電圧である。
Ｐはチ□ャネルＦＥＴ、ＮはＮチャネルＦＥＴに相当す
る。
る。
この条件を満足する場合に、下記第１表の関係が成立す
る。
る。
ここでｙはＹの以前の状態を表わし、１は論理レベルの
ＨＩ＋すなわち■ＤＤの電位、０は同じ＜ ” Ｌ ”
レベルでＶＳＳ の電位を示す。
ＨＩ＋すなわち■ＤＤの電位、０は同じ＜ ” Ｌ ”
レベルでＶＳＳ の電位を示す。
上記第１表の表現を論理式をもって表わすと以下の（１
）式の如くなる。
）式の如くなる。
（１）式から導き出されることは、７・Ｘ＋φ・Ｘ−１
において、Ｚは以前の状態を維持し、７・Ｘ＋φ・Ｘ＝
０において、ＺはＸのデータを直接読込んで反転する事
である。
において、Ｚは以前の状態を維持し、７・Ｘ＋φ・Ｘ＝
０において、ＺはＸのデータを直接読込んで反転する事
である。
これを従来の伝送ゲートを用いた回路（第１図）と比較
すると、第１図の１２のＰチャネル電界効果トランジス
タのゲートに入力されるり田ツク信号φ、ｉと、入力デ
ータＡとインバータ１１への入力Ｂと、Ｚの間にはの関
係が成立している（ｂはＢの以前の状態を示すものとす
る）。
すると、第１図の１２のＰチャネル電界効果トランジス
タのゲートに入力されるり田ツク信号φ、ｉと、入力デ
ータＡとインバータ１１への入力Ｂと、Ｚの間にはの関
係が成立している（ｂはＢの以前の状態を示すものとす
る）。
上記（１）式と（２）式とを比較すると明らかなように
、（２）式の表現の方がすっきりとしており、とりも直
さず、第１図の如く伝送ゲートを利用した回路システム
はφの値のみで読込みか記憶かが定まり、分り易いシス
テムである事を示している。
、（２）式の表現の方がすっきりとしており、とりも直
さず、第１図の如く伝送ゲートを利用した回路システム
はφの値のみで読込みか記憶かが定まり、分り易いシス
テムである事を示している。
然しなから、本発明に係る上記（１）式に従って動作す
るシステムは数式表現上簡潔でないにもかかわらず、 （イ） １相のクロック信号φで動作する、（０）
反転記憶部３０をなすブロックの反転入力Ｘとクロック
信号φとで記憶か読込みかが定められてしまうので、デ
ータが連続して複数の該ブロックをバイパスしてしまう
事がなく、１相のクロック信号の論理値の変化に応じて
、縦属接続されたブロックに１段ずつ確実なデータの反
転転送が行なわれる、 という優れた特徴を有する。
るシステムは数式表現上簡潔でないにもかかわらず、 （イ） １相のクロック信号φで動作する、（０）
反転記憶部３０をなすブロックの反転入力Ｘとクロック
信号φとで記憶か読込みかが定められてしまうので、デ
ータが連続して複数の該ブロックをバイパスしてしまう
事がなく、１相のクロック信号の論理値の変化に応じて
、縦属接続されたブロックに１段ずつ確実なデータの反
転転送が行なわれる、 という優れた特徴を有する。
このようなブロックを（２ｍ＋１ ）（ｍは整数）の奇
数個リング状に接続し、クロック信号を印加したものは
、クロック信号の半周期の（２ｍ＋１）倍を遅延時間と
する１つのインバータにおき換えて考える事ができ、イ
ンバータの（２ｍ＋１）個のシリーズ接続に起因する高
いループゲインによって、クロック信号の半周期の（２
ｍ＋１）倍を半周期とする発振を行なう。
数個リング状に接続し、クロック信号を印加したものは
、クロック信号の半周期の（２ｍ＋１）倍を遅延時間と
する１つのインバータにおき換えて考える事ができ、イ
ンバータの（２ｍ＋１）個のシリーズ接続に起因する高
いループゲインによって、クロック信号の半周期の（２
ｍ＋１）倍を半周期とする発振を行なう。
すなわち（２ｍ＋１）分周する。発振周波数を定める条
件は該クロック信号の半周期の（２ｍ＋ １ ）倍を半
周期の１倍（１１は整数）とするようなモードも認める
から、リング接続のブロックの数が９以上の奇数の場合
はモードロック回路を付加する必要がある。
件は該クロック信号の半周期の（２ｍ＋ １ ）倍を半
周期の１倍（１１は整数）とするようなモードも認める
から、リング接続のブロックの数が９以上の奇数の場合
はモードロック回路を付加する必要がある。
第４図は一時記憶・スイッチング部のトランジスタの閾
値電圧（ＶＴＰ２ 、Ｖ ＴＮ２ ）とインバータの閾
値電圧（ＶＴＰＩ 、Ｖ ＴＮＩ ）を変える具体的方
法の１つを示すもので、一時記憶・スイッチング部のト
ランジスタに対するバックゲートバイアスの印加により
閾値電圧を変えたものである。
値電圧（ＶＴＰ２ 、Ｖ ＴＮ２ ）とインバータの閾
値電圧（ＶＴＰＩ 、Ｖ ＴＮＩ ）を変える具体的方
法の１つを示すもので、一時記憶・スイッチング部のト
ランジスタに対するバックゲートバイアスの印加により
閾値電圧を変えたものである。
ここで４５，４７は各々バイアス回路であり、又、４０
Ｈは電源のバイレベルライン、４０Ｌは電源のローレベ
ルライン、４２は第２のＰチャネルＦＥＴ４２．及び第
２のＮチャネルＦＥＴ４２Ｎからなるインバータ回路で
ある。
Ｈは電源のバイレベルライン、４０Ｌは電源のローレベ
ルライン、４２は第２のＰチャネルＦＥＴ４２．及び第
２のＮチャネルＦＥＴ４２Ｎからなるインバータ回路で
ある。
４１Ｐは第１のＰチャネルＦＥＴ、４１Ｎは第１のＮチ
ャネルＦＥＴであり、これらは一時記憶をするスイッチ
ング回路４１を構成する。
ャネルＦＥＴであり、これらは一時記憶をするスイッチ
ング回路４１を構成する。
インバータ回路４２の出力４０Ｚは、コンデンサ４４ｏ
とダイオード４４Ｄにより電源のバイレベルライン４０
Ｈを電圧の下限としてクランプされ、更にダイオード４
５Ｄで整流されてコンデンサ４５ｃに蓄えられ、ＶＤＤ
′として蓄積される。
とダイオード４４Ｄにより電源のバイレベルライン４０
Ｈを電圧の下限としてクランプされ、更にダイオード４
５Ｄで整流されてコンデンサ４５ｃに蓄えられ、ＶＤＤ
′として蓄積される。
該ＶＤＩ）’はＶＤＤより更に高い電圧となり、第１の
ＰチャネルＦＥＴ４１ｐにバンクゲートバイアス電圧を
印加して該第１のＰチャネルＥＦＴ４１ｐのゲートの閾
値電圧を調整している。
ＰチャネルＦＥＴ４１ｐにバンクゲートバイアス電圧を
印加して該第１のＰチャネルＥＦＴ４１ｐのゲートの閾
値電圧を調整している。
コンデンサ４６ｃ及び４７０とダイオード４６Ｄ及び４
７Ｄも上記４４ｃ。
７Ｄも上記４４ｃ。
４４Ｄ？４５Ｄζ様にバックゲートバイアス電位レベル
Ｖ８Ｓ’を合成するためのバイアス回路４７であって、
電源のローレベルライン４０Ｌよりも低い電位を合成す
る。
Ｖ８Ｓ’を合成するためのバイアス回路４７であって、
電源のローレベルライン４０Ｌよりも低い電位を合成す
る。
４８は直流電源としての電池である。
第４図の回路において、４０ｘなる入力データが４０φ
上のクロック信号φにより制御されて４０ｚ上にＺなる
出力信号が得られ、かつバックゲートバイアスは４０ｚ
に時間と共に変化する信号が得られた場合に行なわれる
。
上のクロック信号φにより制御されて４０ｚ上にＺなる
出力信号が得られ、かつバックゲートバイアスは４０ｚ
に時間と共に変化する信号が得られた場合に行なわれる
。
この他にイオンインプランテーションの採用やゲート膜
厚の制御によっても実現できるし、又第５図に示す如く
一部記憶・スイッチング部のゲートの論理振幅や直流レ
ベルを調整して、等測的に閾値条件を満たすようにして
やっても良い。
厚の制御によっても実現できるし、又第５図に示す如く
一部記憶・スイッチング部のゲートの論理振幅や直流レ
ベルを調整して、等測的に閾値条件を満たすようにして
やっても良い。
この場合、相補トランジスタのゲートは分離されて異な
るバイアス電位が与えられつつ同相のクロック信号が印
加される。
るバイアス電位が与えられつつ同相のクロック信号が印
加される。
第５図において５７Ｇｐ５７Ｅ、５７ｐはスイッチング
回路（相補型電界効果トランジスタ対に相当）で、この
スイッチング回路５７Ｇ。
回路（相補型電界効果トランジスタ対に相当）で、この
スイッチング回路５７Ｇ。
５７Ｅ、５７Ｆに印加されるクロック信号ライン５９ｐ
と５９Ｎとに印加される信号は、直流レベルを異にし、
かつ交流的に同相にあるように設定される。
と５９Ｎとに印加される信号は、直流レベルを異にし、
かつ交流的に同相にあるように設定される。
アクティブ領域にバイアスされ、交流信号入力に対し負
の高増幅率を示すインバータ５１と水晶振動子５２と入
力コンデンサ５４及び出力コンデンサ５３からなる水晶
発振回路から発振出力ＩＮ石が得られ、コンデンサ５５
ｃと５６ｃとで交流的に結合され、かつ各々がインピー
ダンス５５Ｒ及び５６Ｒにより各々異なるゲートバイア
ス電位を与えるために電源のハイレベルライン５０Ｈと
ローレベルライン５０Ｌとに直流的に結合されている。
の高増幅率を示すインバータ５１と水晶振動子５２と入
力コンデンサ５４及び出力コンデンサ５３からなる水晶
発振回路から発振出力ＩＮ石が得られ、コンデンサ５５
ｃと５６ｃとで交流的に結合され、かつ各々がインピー
ダンス５５Ｒ及び５６Ｒにより各々異なるゲートバイア
ス電位を与えるために電源のハイレベルライン５０Ｈと
ローレベルライン５０Ｌとに直流的に結合されている。
バイアス回路５５はインピーダンス５５Ｒと結合コンデ
ンサ５５ｃから構成され、バイアス回路５６はインピー
ダンス５６Ｒと結合コンデンサ５６ｃから構成される。
ンサ５５ｃから構成され、バイアス回路５６はインピー
ダンス５６Ｒと結合コンデンサ５６ｃから構成される。
本実施例では、両者（ＩＸＰおよびＩＸＮ）の直流電位
差は電源電池５８の電圧出力に等しい。
差は電源電池５８の電圧出力に等しい。
結合コンデンサ５５ｃと５６ｃに付随するストレーキャ
パシティはコンデンサ５３のキャパシタンスにくり込ん
で考える事にする。
パシティはコンデンサ５３のキャパシタンスにくり込ん
で考える事にする。
Ｍツチング回路５７Ｇ、５７Ｅ。５７Ｆは、インバータ
回路５９（Ｉ、５９Ｅ ｔ５９Ｆをはさんでリング状に
接続され、１／３分周器として動作し、−’６の周波数
の１／３がφ７の周波数に等しくなる。
回路５９（Ｉ、５９Ｅ ｔ５９Ｆをはさんでリング状に
接続され、１／３分周器として動作し、−’６の周波数
の１／３がφ７の周波数に等しくなる。
２つのクロック信号ライン５９ｐと５９Ｎの直流電位を
、電池５８の出力電圧を抵抗を介して分圧して供給して
も良い。
、電池５８の出力電圧を抵抗を介して分圧して供給して
も良い。
第１図は従来のダイナミック分周回路何区、第２図は本
発明による分周回路何区、第３図は本発明の１つの構成
要素である反転記憶ブロックの実施例図、第４図は本発
明の具体的適用におけるバンクゲートコントロールの実
施例図、第５図は本発明の別の実施例図である。 ４１Ｐ・・・・・・第１のＰチャネル電界効果トランジ
スタ、４１Ｎ・・・・・・第１のＮチャネル電界効果ト
ランジスタ、４１．５７Ｇ、５７Ｂ 、５７Ｆ・・・・
・・スイッチング回路、４２Ｐ・・・・・・第２のＰチ
ャネル電界効果トランジスタ、４２Ｎ・・・・・・第２
のＮチャネル電界効果トランジスタ ４２，５９ｏ、５
９Ｅ。 ５９Ｆ・・・・・・インバータ回路、４５，４７，５５
゜５６・・・・・・バイアス回路。
発明による分周回路何区、第３図は本発明の１つの構成
要素である反転記憶ブロックの実施例図、第４図は本発
明の具体的適用におけるバンクゲートコントロールの実
施例図、第５図は本発明の別の実施例図である。 ４１Ｐ・・・・・・第１のＰチャネル電界効果トランジ
スタ、４１Ｎ・・・・・・第１のＮチャネル電界効果ト
ランジスタ、４１．５７Ｇ、５７Ｂ 、５７Ｆ・・・・
・・スイッチング回路、４２Ｐ・・・・・・第２のＰチ
ャネル電界効果トランジスタ、４２Ｎ・・・・・・第２
のＮチャネル電界効果トランジスタ ４２，５９ｏ、５
９Ｅ。 ５９Ｆ・・・・・・インバータ回路、４５，４７，５５
゜５６・・・・・・バイアス回路。
Claims (1)
- 【特許請求の範囲】 １ 各々のゲートにクロック信号φが印加される第１の
Ｐチャネル電界効果トランジスタ４１Ｐ及び第１のＮチ
ャネル電界効果トランジスタ４１Ｎからなるスイッチン
グ回路４１．５７Ｇと、各各のゲートに該スイッチング
回路４１．５７Ｇからの出力信号が伝送される第２のＰ
チャネル電界効果トランジスタ４２Ｐ及び第２のＮチャ
ネル電界効果トランジスタ４２Ｎからなるインバータ回
路４２．５９Ｇとを複数段接続してなる分周回路におい
て、前記第１のＰチャネル電界効果トランジスタ４１Ｐ
１前記第１のＮチャネル電界効果トランジスタ４１Ｎ、
前記第２のＰチャネル電界効果トランジスタ４２ｐ及び
前記第２のＮチャネル電界効果トランジスタ４２Ｎの各
閾値電圧ｖＴをそれぞれＶＴＰＩ ■ＴＮＩ ｔＶＴ
Ｐ２及びＶＴＮ２とすす るとき、 １■ＴＰ２１〉 ■ＴＮ□ 及び ＶＴＮ２ ＞ ＶＴＰｔ ｌ を満足せしめるごとく前記閾値電圧を設定することを特
徴とする分周回路。 ２、特許請求の範囲第１項記載の分周回路において、電
源電圧をＶＢ（−ＶＤＤ Ｖｓｓ ）（＞Ｏ）とする場
合に（ＶＨ，Ｖｓｓ はそれぞれ第１の電源及び第２の
電源の各電源電圧） ＩＶＴＰｔ Ｉ ＋ＶＴＮｔ≧ｖＢ であることを特徴とする分周回路。 ３ 特許請求の範囲第１項記載の分周回路において、前
記の ＩＶＴＰ２ ＋ ＞ＶＴＮｔ 及び ＶＴＮ２ ＞ ＩＶＴＰｔ ｌ なる関係が実質的に得られるように、前記第１のＰチャ
ネル電界効果トランジスタ４１Ｐと前記第１のＮチャネ
ル電界効果トランジスタ４１Ｎの各ゲート若しくはバッ
クゲートに所定の直流バイアス電圧を印加することを特
徴とする分周回路。 ４ 特許請求の範囲第１項記載の分周回路において、前
記の １ＶＴＰ２ ＋ ＞ ＶＴＮｔ 及びＶＴＮ２
＞ ＩＶＴＰＩ ｌ なる関係が実質的に得られるように、前記第１のＰチャ
ネル電界効果トランジスタ４１．と前記第１のＮチャネ
ル電界効果トランジスタ４１．１の各バックゲートに所
定の直流バイアス電圧を印加するようにし、ここに、該
直流バイアス電圧はバイアス回路によって生成し、該バ
イアス回路は前記第１のＰチャネル電界効果トランジス
タ４１Ｐのバックゲートに印加すべき第１の前記直流バ
イアス電圧を生成する第１のバイアス回路４５及び、前
記第１のＮチャネル電界効果トランジスタ４１Ｎのバッ
クゲートに印加すべき第２の前記直流バイアス電圧を生
成する第２のバイアス回路４７からなり、該第１のバイ
アス回路４５は、コンデンサ４５０とダイオード４５Ｄ
の直流回路からなり、これらコンデンサ４５ｏとダイオ
ード４５Ｄの中間接続点より前記第１の直流バイアス電
圧を得るとともに、該コンデンサ４５ｃはさらにＶＤＤ
電源と接続し、該ダイオード４５Ｄは、一方においてダ
イオード４４Ｄを介して該ＶＤＤ電源に接続し他方にお
いてコンデンサ４４０を介して前記インバータ回路４２
の出力に接続してなり、前記第２のバイアス回路４７は
、コンデンサ４７ｃとダイオード４７Ｄの直列回路から
なり、これらコンデンサ４７ｃとダイオード４７Ｄの中
間接続点より前記第２の直流バイアス電圧を得るととも
に、該コンデンサ４７ｃはさらにＶＳＳ電源と接続し、
該ダイオード４７Ｄは、一方においてダイオード４６Ｄ
を介して該ＶＳＳ電源に接続し他方においてコンデンサ
４６ｏを介して前記インパーク回路４２の出力に接続し
てなることを特徴とする分周回路。 ５ 特許請求の範囲第１項記載の分周回路において、前
記の ｌ ＶＴＰ２ ｌ ＞ ＶＴＮｔ 及びＶＴＮ２
＞ ｌ ＶＴＰｔ ｌ なる関係が実質的に得られるように、前記第１のＰチャ
ネル電界効果トランジスタ４１Ｐと前記第１のＮチャネ
ル電界効果トランジスタ４１Ｎの各ゲートに所定の直流
バイアス電圧を印加するようにし、ここに、該直流バイ
アス電圧はバイアス回路によって生成し、該バイアス回
路は前記スイッチング回路５７ｏをなす第１のＰチャネ
ル電界効果トランジスタのゲートに印加すべき第１の前
記直流バイアス電圧を生成する第１のバイアス回路５５
及び、前記スイッチング回路５７ｏをなす第１のＮチャ
ネル電界効果トランジスタのゲートに印加すべき第２の
前記直流バイアス電圧を生成する第２のバイアス回路５
６からなり、該第１のバイアス回路５５は、コンデンサ
５５ｃと抵抗５５Ｎ（、の直列回路からなり、これらコ
ンデンサ５５ｃと抵抗５５Ｒの中間接続点より前記第１
の直流バイアス電圧を得るとともに、該コンデンサ５５
ｃはさらに水晶発振回路の出力に接続し、該抵抗５５Ｒ
はさらにＶＤＤ電源に接続してなり、前記第２のバイア
ス回路５６は、コンデンサ５６０と抵抗５６凡の直列回
路からなり、これらコンデンサ５６０と抵抗５６Ｒ，の
中間接続点より前記第２の直流バイアス電圧を得るとと
もに、該コンデンサ５６０はさらに前記水晶発振回路の
出力に接続し、該抵抗５６ＲはさらにＶＳＳ電源に接続
してなることを特徴とする分周回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50090052A JPS593897B2 (ja) | 1975-07-25 | 1975-07-25 | ブンシユウカイロ |
| GB30460/76A GB1557738A (en) | 1975-07-25 | 1976-07-21 | Timepiece circuit |
| US05/708,188 US4119867A (en) | 1975-07-25 | 1976-07-23 | Frequency division circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50090052A JPS593897B2 (ja) | 1975-07-25 | 1975-07-25 | ブンシユウカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5214341A JPS5214341A (en) | 1977-02-03 |
| JPS593897B2 true JPS593897B2 (ja) | 1984-01-26 |
Family
ID=13987817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50090052A Expired JPS593897B2 (ja) | 1975-07-25 | 1975-07-25 | ブンシユウカイロ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4119867A (ja) |
| JP (1) | JPS593897B2 (ja) |
| GB (1) | GB1557738A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2509003B2 (ja) * | 1991-01-23 | 1996-06-19 | 帝人株式会社 | テ―プ基材 |
| JPH0738423A (ja) * | 1993-07-23 | 1995-02-07 | Mitsubishi Electric Corp | 分周回路 |
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| US8786328B2 (en) | 2012-09-12 | 2014-07-22 | Texas Instruments Incorporated | RF logic divider |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3757510A (en) * | 1972-07-03 | 1973-09-11 | Hughes Aircraft Co | High frequency electronic watch with low power dissipation |
| US3833822A (en) * | 1972-12-21 | 1974-09-03 | Bell Telephone Labor Inc | Ripple free counter |
-
1975
- 1975-07-25 JP JP50090052A patent/JPS593897B2/ja not_active Expired
-
1976
- 1976-07-21 GB GB30460/76A patent/GB1557738A/en not_active Expired
- 1976-07-23 US US05/708,188 patent/US4119867A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4119867A (en) | 1978-10-10 |
| GB1557738A (en) | 1979-12-12 |
| JPS5214341A (en) | 1977-02-03 |
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