JPS59122219A - 比較器 - Google Patents
比較器Info
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- JPS59122219A JPS59122219A JP23341382A JP23341382A JPS59122219A JP S59122219 A JPS59122219 A JP S59122219A JP 23341382 A JP23341382 A JP 23341382A JP 23341382 A JP23341382 A JP 23341382A JP S59122219 A JPS59122219 A JP S59122219A
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- JP
- Japan
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- transistor
- transistors
- voltage
- channel
- comparator
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は０ＭＯ８（相補型絶縁ゲート電界効果トランジ
スタ）よりなる比較器に関する。
スタ）よりなる比較器に関する。
従来、この種の比較器としては、たとえば第１図に示す
ように電源ＶＤＤを第１の電源端子１１に接続し、第２
の電源端子１２をたとえば接地している。そして基準入
力端子１３に基堕′区圧ＶＲを印加し、比較入力端子１
４ＫＪｔｉｔＲ入力■１を印加するようにしている。そ
して１５は差動増幅回路で差動対をなすＮチャネルのト
ランジスタＴ、、Ｔ、ｍよびＮチャンネルの定電流源ト
ランジスタＴ３ならびにＰチャンネルの負荷トランジス
タＴ、、Ｔ、を図示のように接続し、１６はＣＭＯＳイ
ンバータ、１７は比較出力端子である。
ように電源ＶＤＤを第１の電源端子１１に接続し、第２
の電源端子１２をたとえば接地している。そして基準入
力端子１３に基堕′区圧ＶＲを印加し、比較入力端子１
４ＫＪｔｉｔＲ入力■１を印加するようにしている。そ
して１５は差動増幅回路で差動対をなすＮチャネルのト
ランジスタＴ、、Ｔ、ｍよびＮチャンネルの定電流源ト
ランジスタＴ３ならびにＰチャンネルの負荷トランジス
タＴ、、Ｔ、を図示のように接続し、１６はＣＭＯＳイ
ンバータ、１７は比較出力端子である。
このような比較器では、入力比較電圧Ｖ、が基準電圧Ｖ
Ｒより高いとき、トランジスタＴ２のトレインがほぼ接
地電位（１０ルベル）ニ近くなるので、インバータ１６
の出力は電源電圧（°１“レベル）になる。逆に入力比
較電圧■。
Ｒより高いとき、トランジスタＴ２のトレインがほぼ接
地電位（１０ルベル）ニ近くなるので、インバータ１６
の出力は電源電圧（°１“レベル）になる。逆に入力比
較電圧■。
が基準電圧ＶＲより低いとき、トランジスタＴ１のドレ
インがほぼｗｅｔ レベルに近くなり、したがって、ト
ランジスタＴ、がオンし、そのドレインが１１ルベルに
なるので、インバータ１６の出力は１０ルベルになる。
インがほぼｗｅｔ レベルに近くなり、したがって、ト
ランジスタＴ、がオンし、そのドレインが１１ルベルに
なるので、インバータ１６の出力は１０ルベルになる。
ところで、上記差動増幅回路１５は、基本的にアナログ
回路として動作するので、ＣＭＯ８回路の特徴である低
消費電力を活かせない欠点があった。また、上記差動増
幅回路１５は、使用素子の精密な設計および製造工程管
理を行なえば所望の特性を得ることが可能ではあるが、
素子の変動に対する特性の変動が非常に敏感であり、か
つＬＳＩ（大規模集積回路）化に際してチップ上の占有
面積が大きくなる欠点があった。
回路として動作するので、ＣＭＯ８回路の特徴である低
消費電力を活かせない欠点があった。また、上記差動増
幅回路１５は、使用素子の精密な設計および製造工程管
理を行なえば所望の特性を得ることが可能ではあるが、
素子の変動に対する特性の変動が非常に敏感であり、か
つＬＳＩ（大規模集積回路）化に際してチップ上の占有
面積が大きくなる欠点があった。
このような欠点を除去するために、ダイナミック駆動型
のＣＭＯ８比較回路を用いることによって、低消費電、
力であって、素子の設計が容易であり、ＬＳＩ化に好適
な第２図に示すような比較器が考えられている。
のＣＭＯ８比較回路を用いることによって、低消費電、
力であって、素子の設計が容易であり、ＬＳＩ化に好適
な第２図に示すような比較器が考えられている。
すなわち、第２図において、２ノは比較回路、２２およ
び２３は２人カッアゲート、２４および２５はインバー
タであり、それぞれＣＭＯ８よりなる。上記ノアゲート
２２．２３はＲ〜Ｓフリップフロップ２６を形成するよ
うに接続され、Ｃ，、Ｃ４はコンデンサであるが、第２
図の回路をＩＣ化する場合には浮遊容量を利用してもよ
い。
び２３は２人カッアゲート、２４および２５はインバー
タであり、それぞれＣＭＯ８よりなる。上記ノアゲート
２２．２３はＲ〜Ｓフリップフロップ２６を形成するよ
うに接続され、Ｃ，、Ｃ４はコンデンサであるが、第２
図の回路をＩＣ化する場合には浮遊容量を利用してもよ
い。
前記比較回路２ノにおいて、Ｔ１〜Ｔ４はＮチャンネル
トランジスタ１．Ｔ、およびＴ６はＰチャンネルトラン
ジスタであり、このトランジスタＴ、、Ｔ、はソースが
第１電？ｌｉＦ！端子３１（電・ン ＃電圧ＶＤＤが印加される）に接続されいる。上記トラ
ンジスタＴ、、Ｔ６の各ドレインに対応して前記トラン
ジスタＴ、、Ｔ、のドレインが接続され、このトランジ
スタＴ、、Ｔ、の各ゲートは対応して基準入力端子２７
（基準電圧ＶＲが印加される）、比較入力端子２８（比
較成田■１が印加される）に接続されている。そして、
上記トランジスタＴ、、Ｔ、の各ソースは対応してトラ
ンジスタＴ３ 、Ｔ、のドレイン・ソースＡ’スを介し
て第２電源端子２９（本例では接地している）に接続し
、このトランジスタＴ、。
トランジスタ１．Ｔ、およびＴ６はＰチャンネルトラン
ジスタであり、このトランジスタＴ、、Ｔ、はソースが
第１電？ｌｉＦ！端子３１（電・ン ＃電圧ＶＤＤが印加される）に接続されいる。上記トラ
ンジスタＴ、、Ｔ６の各ドレインに対応して前記トラン
ジスタＴ、、Ｔ、のドレインが接続され、このトランジ
スタＴ、、Ｔ、の各ゲートは対応して基準入力端子２７
（基準電圧ＶＲが印加される）、比較入力端子２８（比
較成田■１が印加される）に接続されている。そして、
上記トランジスタＴ、、Ｔ、の各ソースは対応してトラ
ンジスタＴ３ 、Ｔ、のドレイン・ソースＡ’スを介し
て第２電源端子２９（本例では接地している）に接続し
、このトランジスタＴ、。
Ｔ４のゲートは前記クロック入力端子３２に接続してい
る。
る。
そして、前記トランジスタＴ、、Ｔ、のドレイン相互接
続点（ノード）Ａ１ トランジスタＴａ、Ｔ２（７）ド
レイン相互接続点（）−ト）Ｂは前記フリップフロップ
２６のリセット入力端Ｒ１セット人力端Ｓに接続し、こ
の人力端Ｒ９Ｓは対応してコンデンサＣ１、Ｃ２を介し
て接地している。また上記フリップフロップ２６の出力
端Ｑおよび出方端Ｑは、対応してコンデンサＣ３、Ｃ４
を介して接地され、出力端Ｑはインバータ２４．２５を
介して比較出方端子３゜に接続されている。
続点（ノード）Ａ１ トランジスタＴａ、Ｔ２（７）ド
レイン相互接続点（）−ト）Ｂは前記フリップフロップ
２６のリセット入力端Ｒ１セット人力端Ｓに接続し、こ
の人力端Ｒ９Ｓは対応してコンデンサＣ１、Ｃ２を介し
て接地している。また上記フリップフロップ２６の出力
端Ｑおよび出方端Ｑは、対応してコンデンサＣ３、Ｃ４
を介して接地され、出力端Ｑはインバータ２４．２５を
介して比較出方端子３゜に接続されている。
次に上記構成における動作を第３図を参照して説明する
。クロック入力端子２３にたとえば第３図に示すような
りロックＡ’ルスφが印加されるものとし、第３図に示
すよう九基準電位ＶＪ？に対して比較電圧Ｖｌが高い値
から低い値へ変化した場合を考察する。
。クロック入力端子２３にたとえば第３図に示すような
りロックＡ’ルスφが印加されるものとし、第３図に示
すよう九基準電位ＶＪ？に対して比較電圧Ｖｌが高い値
から低い値へ変化した場合を考察する。
（イ）クロックφがロウレベル（’０’レベル）ノ期間
工、１／においては、トランジスタＴ５゜Ｔ６はオン、
トランジスタＴ、、Ｔ４はオフになり、ノードＡ、Ｂは
電源端子３１からトランジスタＴ、ｐＴｔｋ通じてプリ
チャージされて電源電圧ＶＤＤ（’１’レベル）になっ
ており、コンデンサＣ１ｐ”ｔは充電される。
工、１／においては、トランジスタＴ５゜Ｔ６はオン、
トランジスタＴ、、Ｔ４はオフになり、ノードＡ、Ｂは
電源端子３１からトランジスタＴ、ｐＴｔｋ通じてプリ
チャージされて電源電圧ＶＤＤ（’１’レベル）になっ
ており、コンデンサＣ１ｐ”ｔは充電される。
したがって、フリッププロップ２６のノアゲート２２．
２３はそれぞれＭＯルベルを出力し、出力端Ｑ、Ｑは第
３図に示すように０”レベルになり、比較出力端子３０
の比較出力Ｖ。
２３はそれぞれＭＯルベルを出力し、出力端Ｑ、Ｑは第
３図に示すように０”レベルになり、比較出力端子３０
の比較出力Ｖ。
は第３図に示すように′０ルベルである。
（Ｃ：ｌ） Ｖｒ＞ＶＲであってりσツクφがノ・イ
レベル（１１ルベル）の期間Ｈにおいては、トランジス
タＴ１１ ＋ Ｔ−６がオフ、トランジスタＴ、。
レベル（１１ルベル）の期間Ｈにおいては、トランジス
タＴ１１ ＋ Ｔ−６がオフ、トランジスタＴ、。
Ｔ４がオン、トランジスタＴ１ 、Ｔ２はＶＲ。
Ｖｌに応じて前記コンデンサＣｓ ｚ Ｃｔ （前
述したように１期間に充電されている）から゛の放電電
流が流れる。なお、予めトランジスタＴ３１″ＴＪ４同
志、トランジスタＴ１＋Ｔｌ同志の寸法（望ましくはさ
らに電流の流れる方向）を厳密に同じくするように設計
しておき、さらにコンデンサＣ１、Ｃ，同志、コンデン
サＣ３、Ｃ，同志の容量が厳密に同じになるように設計
しておけば、ＶＩ＝ＶＲのとき前記ノードＡ、Ｂの放電
電圧波形は等しくなるが、上記ＶＩ＞、ＶＲの条件では
第３図に示すようにノードＢがノードＡよりも放電速度
が速い。このため、ノードＢの電圧がノードＡの電圧よ
りも早くプリップフロップ２６の閾値電圧ＶＴ）Ｉに達
するので、フリップフロップ２６はセット入力端Ｓのｔ
ｉｔ入力により出力端Ｑが１１ルベルになり、このため
出力端Ｑはリセット入力端Ｒの入力（ノードＡの電圧）
に無関係に９０ルベルになる。したがって、このとき比
較出力端子３０には２１ルベルの比較出力が得られる。
述したように１期間に充電されている）から゛の放電電
流が流れる。なお、予めトランジスタＴ３１″ＴＪ４同
志、トランジスタＴ１＋Ｔｌ同志の寸法（望ましくはさ
らに電流の流れる方向）を厳密に同じくするように設計
しておき、さらにコンデンサＣ１、Ｃ，同志、コンデン
サＣ３、Ｃ，同志の容量が厳密に同じになるように設計
しておけば、ＶＩ＝ＶＲのとき前記ノードＡ、Ｂの放電
電圧波形は等しくなるが、上記ＶＩ＞、ＶＲの条件では
第３図に示すようにノードＢがノードＡよりも放電速度
が速い。このため、ノードＢの電圧がノードＡの電圧よ
りも早くプリップフロップ２６の閾値電圧ＶＴ）Ｉに達
するので、フリップフロップ２６はセット入力端Ｓのｔ
ｉｔ入力により出力端Ｑが１１ルベルになり、このため
出力端Ｑはリセット入力端Ｒの入力（ノードＡの電圧）
に無関係に９０ルベルになる。したがって、このとき比
較出力端子３０には２１ルベルの比較出力が得られる。
（ハ） Ｖｆ＞ＶＲであってクロックφがノーイレペル
の期間■′においては、上述←）のときに準じた動作が
行われるが、この場合はトランジスタＴ１の方にトラン
ジスタＴ、よりも大きな放電電流が流れ、ノードＡがノ
ードＢよりも放電速度が速い。したがって、フリップフ
ロップ２６はリセット入力端只の１０１人力により出力
端Ｑが１１ルベルになり、このため出力端ＱはＩＯ″レ
ベルになり、比較出力端子３０には１０２レベルの比較
出力が得られる。
の期間■′においては、上述←）のときに準じた動作が
行われるが、この場合はトランジスタＴ１の方にトラン
ジスタＴ、よりも大きな放電電流が流れ、ノードＡがノ
ードＢよりも放電速度が速い。したがって、フリップフ
ロップ２６はリセット入力端只の１０１人力により出力
端Ｑが１１ルベルになり、このため出力端ＱはＩＯ″レ
ベルになり、比較出力端子３０には１０２レベルの比較
出力が得られる。
上述したような第２図の比較器によれば、比較回路２１
はクロックパルスφによりダイナミック駆動されるので
、電信端子３１と接地端との間に貫通電流が流れること
はなく、フリッププロップ２６に直流電流が流れるのは
、ノードＡ、Ｈの電圧のうち放電速度の速い方の電圧が
枚重開始からフリップフロップの閾値に達するまでの僅
かの時間（第３図中Δｔ１ 、△１１ ）であるが、
コンデンサＣ１，Ｃ，は通常１ ｐＦ程度であって、充
電電荷は少ないので、上記比較器はＣＭＯ８回路の特徴
を失なうことなく消費電力は低くて済む。
はクロックパルスφによりダイナミック駆動されるので
、電信端子３１と接地端との間に貫通電流が流れること
はなく、フリッププロップ２６に直流電流が流れるのは
、ノードＡ、Ｈの電圧のうち放電速度の速い方の電圧が
枚重開始からフリップフロップの閾値に達するまでの僅
かの時間（第３図中Δｔ１ 、△１１ ）であるが、
コンデンサＣ１，Ｃ，は通常１ ｐＦ程度であって、充
電電荷は少ないので、上記比較器はＣＭＯ８回路の特徴
を失なうことなく消費電力は低くて済む。
しかも、前述したようにトランジスタＴ１ 。
Ｔ、同志、トランジスタＴ３ 、Ｔ４同志を等しく設計
することは、集積回路においては容易である。
することは、集積回路においては容易である。
なお、上記した第２図の比較器においては、トランジス
タＴＩ＋Ｔ！がカットオフしない範囲、つまりトランジ
スタＴ、、Ｔ、に電流が流れる条件は、Ｎチャンネルト
ランジスタの閾値電圧をＶＴＨＮで表わすとＶＤＤ〜Ｖ
ＴＨＮであり、換言すれば比較可能な電圧レンジはＶ
ＤＤ〜ＶＴ）ＩＮに限定される。たとえばＶ’ｌ’ＨＮ
＝ １． ＯＶとすると、１．０Ｖ以下の電圧ではト
ランジスタＴ、、Ｔｔがオンしないため比較できない。
タＴＩ＋Ｔ！がカットオフしない範囲、つまりトランジ
スタＴ、、Ｔ、に電流が流れる条件は、Ｎチャンネルト
ランジスタの閾値電圧をＶＴＨＮで表わすとＶＤＤ〜Ｖ
ＴＨＮであり、換言すれば比較可能な電圧レンジはＶ
ＤＤ〜ＶＴ）ＩＮに限定される。たとえばＶ’ｌ’ＨＮ
＝ １． ＯＶとすると、１．０Ｖ以下の電圧ではト
ランジスタＴ、、Ｔｔがオンしないため比較できない。
本発明は上記の事情に！みてなされたもので、比較可能
な電圧レンジをＯＶ〜電源電圧まで拡大し得る比較器を
提供することにある。
な電圧レンジをＯＶ〜電源電圧まで拡大し得る比較器を
提供することにある。
すなわち、本発明は基準電圧および比較電圧を与えるト
ランジスタ部をＰ、Ｎチャンネルトランジスタの並列接
続にしたことを特徴とするものである。
ランジスタ部をＰ、Ｎチャンネルトランジスタの並列接
続にしたことを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細虻説明す
る。
る。
第４図に示す比較器は、第２図を参照して前述した比較
器に比べてＮチャンネルトランジスタＴＩ 、Ｔ２にそ
れぞれ並列にＰチャンネルトランジスタＴ１’＋Ｔ２′
を付加接続し、トランジスタＴ、／のゲートにトランジ
スタＴ１ と同じく基準電圧ＶＲを印加し、トランジス
タＴ 、 ／のゲートにトランジスタＴ２と同じく比較
電圧Ｖｌを印加する比較回路２１′を用いた点が異なり
、その他は同じであるから第４図中第２図と同一部分は
同一符号を付してその説明を省略する。
器に比べてＮチャンネルトランジスタＴＩ 、Ｔ２にそ
れぞれ並列にＰチャンネルトランジスタＴ１’＋Ｔ２′
を付加接続し、トランジスタＴ、／のゲートにトランジ
スタＴ１ と同じく基準電圧ＶＲを印加し、トランジス
タＴ 、 ／のゲートにトランジスタＴ２と同じく比較
電圧Ｖｌを印加する比較回路２１′を用いた点が異なり
、その他は同じであるから第４図中第２図と同一部分は
同一符号を付してその説明を省略する。
上記比較器における動作は、第２図を参照して前述した
動作とほぼ同様であるが、さらに上記付加接続されたト
ランジスタＴ、’、Ｔ、／による動作が得られる。すな
わち、電圧入力ＶＩ。
動作とほぼ同様であるが、さらに上記付加接続されたト
ランジスタＴ、’、Ｔ、／による動作が得られる。すな
わち、電圧入力ＶＩ。
ＶＲがＮチャンネルトランジスタの閾値電圧Ｖ ＴＨＮ
より犬永い場合は、前進したようにＱ出力は■■〉ＶＲ
のとき’１” 、 １（ＶＲノドきｌ□ｗになる。これ
に対してＶＩ、ＶＲがＶ’ｒｆ（Ｎより小さい場合、た
とえばＶＴ）（Ｎ＝＋ １． ＯＶ 、 ＶＲ＝＋０：
５ Ｖ 、 Ｖｒ＝＋Ｑ、２ Ｖあるいは＋０．７Ｖの
場合、ＮチャンネルのトランジスタＴ１９Ｔ２がカット
オフするが、ＰチャンネルのトランジスタＴ１’ ＋
Ｔｔ’はトランジスタＴ、、Ｔ、がオン状態のプリチャ
ージ期間、トランジスタＴ５ ｒＴ６がオフ状態のディ
スネチャージ期間ともオン状態になる。したがって、こ
の場合も正帛な比較動作が行なわれ、Ｑ出カ端および比
較出力端子３０にはｖ■〉ＶＲのとき１１１、ＶＩ＜Ｖ
Ｒのと、＝’ｏ’レベルが得られる。
より犬永い場合は、前進したようにＱ出力は■■〉ＶＲ
のとき’１” 、 １（ＶＲノドきｌ□ｗになる。これ
に対してＶＩ、ＶＲがＶ’ｒｆ（Ｎより小さい場合、た
とえばＶＴ）（Ｎ＝＋ １． ＯＶ 、 ＶＲ＝＋０：
５ Ｖ 、 Ｖｒ＝＋Ｑ、２ Ｖあるいは＋０．７Ｖの
場合、ＮチャンネルのトランジスタＴ１９Ｔ２がカット
オフするが、ＰチャンネルのトランジスタＴ１’ ＋
Ｔｔ’はトランジスタＴ、、Ｔ、がオン状態のプリチャ
ージ期間、トランジスタＴ５ ｒＴ６がオフ状態のディ
スネチャージ期間ともオン状態になる。したがって、こ
の場合も正帛な比較動作が行なわれ、Ｑ出カ端および比
較出力端子３０にはｖ■〉ＶＲのとき１１１、ＶＩ＜Ｖ
Ｒのと、＝’ｏ’レベルが得られる。
なお、本発明は上記実施例に限定されるものではなく、
第５図に示すように上記実施例の各トランジスタを異な
る導電型のものに置換、すなわちＮチャンネルトランジ
スタテ８＋フ４をＰチャンネルトランジスタテ８’ｒＴ
４′に、またＰチャンネルトランジスタテ５１Ｔ６をＮ
チャンネルトランジスタＴＢ’ 、Ｔ ｅ’に置換する
と共忙、フリッププロップ２６のノアゲート２２゜２３
をナントゲート２２’、２３’に置換してもよい。この
場合は、クロックφがｗｌ”のときブリヂーヤージされ
、クロックφが１０１のときコンデンサＣ１、Ｃ２がら
放電される。
第５図に示すように上記実施例の各トランジスタを異な
る導電型のものに置換、すなわちＮチャンネルトランジ
スタテ８＋フ４をＰチャンネルトランジスタテ８’ｒＴ
４′に、またＰチャンネルトランジスタテ５１Ｔ６をＮ
チャンネルトランジスタＴＢ’ 、Ｔ ｅ’に置換する
と共忙、フリッププロップ２６のノアゲート２２゜２３
をナントゲート２２’、２３’に置換してもよい。この
場合は、クロックφがｗｌ”のときブリヂーヤージされ
、クロックφが１０１のときコンデンサＣ１、Ｃ２がら
放電される。
上述したような比較器によれば、Ｐチャンネルトランジ
スタとＮチャンネルトランジスタとを並列接続し、この
両トランジスタの各ゲートに入力電圧（基準電圧、比較
室ＥＥ）を印加するよう如したので、入力電圧の大きさ
が上記並列トランジスタの一方のトランジスタのカット
オフ範囲内であっても他方のトランジスタをオン駆動す
ることが可能になる。したがって、電圧比較動作が可能
な入力電圧範囲、つまり比較器の動作範囲を広くするこ
とができ、本例では。■〜ＶＤＤまでの動作南回を得て
いる。
スタとＮチャンネルトランジスタとを並列接続し、この
両トランジスタの各ゲートに入力電圧（基準電圧、比較
室ＥＥ）を印加するよう如したので、入力電圧の大きさ
が上記並列トランジスタの一方のトランジスタのカット
オフ範囲内であっても他方のトランジスタをオン駆動す
ることが可能になる。したがって、電圧比較動作が可能
な入力電圧範囲、つまり比較器の動作範囲を広くするこ
とができ、本例では。■〜ＶＤＤまでの動作南回を得て
いる。
第１図は従来の比較器を示す回路図、第２図は従来考え
られている比較器を示す回路図、第３図は第２図に示す
回路の動作を説明する波形図、第４図は本発明に係る比
較器の一実施例を示す回路図、第５図は他の実施例を示
す回路図である。 ２６°°Ｒ〜Ｓフリツプフロツプ、２９，３ｉ・・・電
源端子、３２川クロツク入カ端子、Ｔ、〜Ｔ６ ＋
Ｔ１ ’ ｒ Ｔ ２’−）ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 Ｖｏ巴カ 第４図 第５図
られている比較器を示す回路図、第３図は第２図に示す
回路の動作を説明する波形図、第４図は本発明に係る比
較器の一実施例を示す回路図、第５図は他の実施例を示
す回路図である。 ２６°°Ｒ〜Ｓフリツプフロツプ、２９，３ｉ・・・電
源端子、３２川クロツク入カ端子、Ｔ、〜Ｔ６ ＋
Ｔ１ ’ ｒ Ｔ ２’−）ランジスタ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第３図 Ｖｏ巴カ 第４図 第５図
Claims (3)
- （１） 第１電源端子にそれぞれ一端が接続された第
１４’亀型のトランジスタＴｓ 、Ｔ６と、第２電源端
子にそれぞれ一端が接続された第２４電型のトランジス
タＴ、、Ｔ、と、これらの各トランジスタのゲートにク
ロックパルスを供給する手段と、前記トランジスタＴ５
＋Ｔ３の各他端間に挿入されると共に互いに並列接続さ
れ、それぞれのゲートに基準電圧ＶＲが印加される第１
導電型のトランジスタＩｌｌ、／および第２導電型のト
ランジスタＴ、と、前記トランジスタＴ、、Ｔ４の各他
端間に挿入されると共に互いに並列接続され、それぞれ
のゲートに比較電圧■■が印加される第２導電型のトラ
ンジスタＴ１１および第１導電型のトランジスタＴ２と
、前記トランジスタＴ、、Ｔ、の各他端に対応して一対
の入力端が接続されるＲ−８フリツプフロツプとを具備
することを特徴とする比較器。 - （２） 前記第１導電型のトランジスタは、Ｐチャン
ネルの絶縁ゲート型電界効果トランジスタであり、第２
導電型のトランジスタはＮチャンネルの絶縁ゲート型電
界効果トランジスタであることを特徴とする特許請求の
範囲第１項記載の比較器。 - （３） 前記第１導電型のトランジスタは、Ｎチャン
ネルの絶縁ゲート型電界効果トランジスタであり、第２
４電型のトランジスタはＰチャンネルの絶縁ゲート型電
界効果トランジスタであることを特徴とする特許請求の
瞳囲第１項記載の比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23341382A JPS59122219A (ja) | 1982-12-28 | 1982-12-28 | 比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23341382A JPS59122219A (ja) | 1982-12-28 | 1982-12-28 | 比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59122219A true JPS59122219A (ja) | 1984-07-14 |
Family
ID=16954668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23341382A Pending JPS59122219A (ja) | 1982-12-28 | 1982-12-28 | 比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59122219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1278305A3 (en) * | 2001-07-19 | 2006-01-11 | Fujitsu Limited | High-speed signal transmission |
-
1982
- 1982-12-28 JP JP23341382A patent/JPS59122219A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1278305A3 (en) * | 2001-07-19 | 2006-01-11 | Fujitsu Limited | High-speed signal transmission |
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