JPS584492B2 - ダイナミツクブンシユウカイロ - Google Patents
ダイナミツクブンシユウカイロInfo
- Publication number
- JPS584492B2 JPS584492B2 JP49078104A JP7810474A JPS584492B2 JP S584492 B2 JPS584492 B2 JP S584492B2 JP 49078104 A JP49078104 A JP 49078104A JP 7810474 A JP7810474 A JP 7810474A JP S584492 B2 JPS584492 B2 JP S584492B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- complementary
- divider circuit
- frequency divider
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0307—Stabilisation of output, e.g. using crystal
-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G3/00—Producing timing pulses
- G04G3/02—Circuits for deriving low frequency timing pulses from pulses of higher frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
- H03K23/48—Gating or clocking signals applied to all stages, i.e. synchronous counters with a base or radix other than a power of two
- H03K23/483—Gating or clocking signals applied to all stages, i.e. synchronous counters with a base or radix other than a power of two with a base which is an odd number
Description
【発明の詳細な説明】
本発明は、相補型のＭＯＳトランジスタ（Ｃ／ＭＯＳ）
を用いた一相のクロツク入力にて駆動しうる偶数分周比
のダイナミック分周回路に関する。
を用いた一相のクロツク入力にて駆動しうる偶数分周比
のダイナミック分周回路に関する。
本発明の目的は、分周動作、及び発振動作に関して、そ
の動作電力を低減するとともに、動作速度の向上等、分
周効率を上昇させることにある。
の動作電力を低減するとともに、動作速度の向上等、分
周効率を上昇させることにある。
従来の分周回路において偶数値の分周比を得るためには
、第１図に示す如く、本来の入力φと、その反転パルス
φを用いる二相方式であった。
、第１図に示す如く、本来の入力φと、その反転パルス
φを用いる二相方式であった。
従って、この型の分周回路を駆動させるためには、必ず
反転パルス形成のためのインバータ１が必要である。
反転パルス形成のためのインバータ１が必要である。
相補型ＭＯＳトランジスタにおける消費電流ｉは各端子
に寄生している容量Ｃを充放電する際の熱消費であって ｉ＝ｆ×Ｃ×Ｖ （１） で表わされ、ｆは動作周波数、■は振幅である。
に寄生している容量Ｃを充放電する際の熱消費であって ｉ＝ｆ×Ｃ×Ｖ （１） で表わされ、ｆは動作周波数、■は振幅である。
例えば第１図のような分周回路系列を用いて最終的に秒
信号の出力となるようにした回路において初段の周波数
ｆが通常の中間周波帯３２ＫＨｚ付近の時は、消費電流
は、せいぜい１μＡ程度であるが、ＡＴカットの振動子
による例えば第２図の発振回路を用いた数ＭＨｚ程度の
時には、数１０μＡとなって、特に腕時計用のＩＣとし
ては致命的である。
信号の出力となるようにした回路において初段の周波数
ｆが通常の中間周波帯３２ＫＨｚ付近の時は、消費電流
は、せいぜい１μＡ程度であるが、ＡＴカットの振動子
による例えば第２図の発振回路を用いた数ＭＨｚ程度の
時には、数１０μＡとなって、特に腕時計用のＩＣとし
ては致命的である。
従って従来のも功より、寄生容量Ｃを減少させる工夫を
してやらねばならない。
してやらねばならない。
従って、入力周波数の高い分周回路においては、同じ分
周比を得るのに低電圧にて、低電流という分周効率のよ
い分周回路が求められる。
周比を得るのに低電圧にて、低電流という分周効率のよ
い分周回路が求められる。
従って前記の第１図に示すような２相駆動型の分周回路
はインバータ１を必要とすることにより、分周効率のよ
い回路とは言えない。
はインバータ１を必要とすることにより、分周効率のよ
い回路とは言えない。
本発明は、一例とじて第３図のような一相入力にて、偶
数値の分周比（この例では１／４）を得るダイナミツク
分周回路３１であって、分周効率を向上したものである
。
数値の分周比（この例では１／４）を得るダイナミツク
分周回路３１であって、分周効率を向上したものである
。
一相の入力クロツクφのみで動作することによる利点は
次の通りである。
次の通りである。
１）反転パルスを必要としないので、反転パルスを形成
するインバータが不要になる。
するインバータが不要になる。
従って、インバータによる消費電流が全くなくなる。
又高速動作でのφとφとの位相差によるスイッチング時
間のずれに起因する、分周動作の不確定性がなくなり、
各トランジスタのクロックパルスによるスイッチングが
同時に行なわれるので安定動作と応答周波数の向上が可
能である。
間のずれに起因する、分周動作の不確定性がなくなり、
各トランジスタのクロックパルスによるスイッチングが
同時に行なわれるので安定動作と応答周波数の向上が可
能である。
２）一相駆動であるので、発振回路の出力に入力のクロ
ツクを直結できる。
ツクを直結できる。
第２図の如くの発振回路はＡＴカットの水晶振動子７を
帰還系、インバータ９を増幅器とした構成であって、そ
の発振周波数は普通１ＭＨｚ〜１０ＭＨｚ程度である。
帰還系、インバータ９を増幅器とした構成であって、そ
の発振周波数は普通１ＭＨｚ〜１０ＭＨｚ程度である。
この時、インバータ９の入力側と出力側に容量５，６を
必要とする。
必要とする。
この容量５，６の値によって、インバータのゲート側ｇ
とドレイン側ｄの振幅及び、消費電流は異なるが、ある
最適の容量値を構成する一部として分周回路の入力容量
（第３図の１１）を用いれば、従来の分周回路では、消
費電流の最も太きかった分周回路の入力容量による消費
電流がほとんどなくすことが可能である。
とドレイン側ｄの振幅及び、消費電流は異なるが、ある
最適の容量値を構成する一部として分周回路の入力容量
（第３図の１１）を用いれば、従来の分周回路では、消
費電流の最も太きかった分周回路の入力容量による消費
電流がほとんどなくすことが可能である。
又第３図のように、発振回路のゲートｇの振幅は、電源
電圧以上とれるので、各スイッチングトランジスタ１２
〜１５及び２６〜３０の動作スピードが速くなり、分周
回路の応答周波数が高くできる。
電圧以上とれるので、各スイッチングトランジスタ１２
〜１５及び２６〜３０の動作スピードが速くなり、分周
回路の応答周波数が高くできる。
本発明によるダイナミック分周回路の一例を第３図に示
している。
している。
１／４分周回路３１はクロツク人力φによるスイッチン
グトランジスタ１２〜１５、及び２６〜３０と、インバ
ータを構成するデータトランジスタ１６〜２０、及び２
１〜２５によって構成される。
グトランジスタ１２〜１５、及び２６〜３０と、インバ
ータを構成するデータトランジスタ１６〜２０、及び２
１〜２５によって構成される。
トランジスタ１２〜２０はＰチャネル、２０〜３０はＮ
チャネルトランジスタである。
チャネルトランジスタである。
ＰチャネルとＮチャネルの結合端子対はＡ，Ｂ，Ｃ，Ｄ
，Ｅの５ケ所であって注意するのは、Ｅ点のＰチャネル
側には、クロツクφによるスイッチングトランジスタが
挿入されていないことである。
，Ｅの５ケ所であって注意するのは、Ｅ点のＰチャネル
側には、クロツクφによるスイッチングトランジスタが
挿入されていないことである。
又この分周回路の特徴は電位を保持する状態がＡ−Ｅ点
に寄生している容量によるものである。
に寄生している容量によるものである。
例えば、第４図のスイッチ１２ａは第３図の１２，１６
ａは１６，２１ａは２１．２６ａは２６に対応するもの
として、Ｅ点の電位が１，φの電位が１ならば、スイッ
チ２１ａ，２６ａはＯＮ１２ａ，１６ａはＯＦＦであっ
て、Ａ点には“０”が書き込まれている。
ａは１６，２１ａは２１．２６ａは２６に対応するもの
として、Ｅ点の電位が１，φの電位が１ならば、スイッ
チ２１ａ，２６ａはＯＮ１２ａ，１６ａはＯＦＦであっ
て、Ａ点には“０”が書き込まれている。
次に第５図に示すタイミングの状態となってクロツクφ
が０になるとスイッチ１２ａはＯＮ，２６ａはＯＦＦと
なってＡ点は両電源から全くオープンの状態であって、
Ａ点からのインピーダンスは、非常に高い（１０００Ｍ
Ω以上）ので、寄生容量３２に“０”が保持されている
。
が０になるとスイッチ１２ａはＯＮ，２６ａはＯＦＦと
なってＡ点は両電源から全くオープンの状態であって、
Ａ点からのインピーダンスは、非常に高い（１０００Ｍ
Ω以上）ので、寄生容量３２に“０”が保持されている
。
次に第６図のタイミングではクロツクφが１になると同
時にＥ点の電位がＯになるので、やはり、Ａには“０”
が保持される。
時にＥ点の電位がＯになるので、やはり、Ａには“０”
が保持される。
更に再びφが０になった時、ようやくＡには“１”が書
き込まれる。
き込まれる。
各端子対Ａ〜Ｅにおいて全く同様の動作であって、すな
わち、各端子対の入力の電位はクロツクの半周期分の遅
れを持って書き込まれるということである。
わち、各端子対の入力の電位はクロツクの半周期分の遅
れを持って書き込まれるということである。
このＡ−Ｅに関し動作波形を第７図に示す。
まず時間ｔ１においてＡの入力となっているＥ点の電位
が１から０に変化したとすれば、この時、Ｅ＝０，φ＝
１′で電位は不一致であるのでＡ点は前の０を寄生容量
によって保持したままである。
が１から０に変化したとすれば、この時、Ｅ＝０，φ＝
１′で電位は不一致であるのでＡ点は前の０を寄生容量
によって保持したままである。
次にｔ２になってクロツクφ＝０，Ｅ＝０と一致して始
めてＡ点に１が書き込まれる。
めてＡ点に１が書き込まれる。
この時Ａ＝１，φ＝０であるのでＢ点は前の状態の１を
寄生容量によって保持している。
寄生容量によって保持している。
次のｔ３の時、φ＝１，Ａ＝１によってＢに０が書き込
まれる。
まれる。
と順次ｔ４のタイミングまでクロツクの半周期づつの移
行が行なわれる。
行が行なわれる。
ｔ５の時、すなわち、Ｄ点の電位が１から０に変化した
時、Ｅ点には、クロツクによるスイッチングトランジス
タがないので保持が行なわれずにＥ点では０から１に変
化する。
時、Ｅ点には、クロツクによるスイッチングトランジス
タがないので保持が行なわれずにＥ点では０から１に変
化する。
この時Ｅが１に変化すると、クロツクφの電位と一致す
るのでＡはＯに書き込まれる。
るのでＡはＯに書き込まれる。
ｔ６，ｔ７は、全く前述と同じ型で、クロツクの半周期
での移行が行なわれる。
での移行が行なわれる。
ｔ８のタイミングではＮチャネル側にはクロックによる
スイッチングトランジスタが入っているので、Ｄ＝１，
φ＝１と両者が一致するタイミングＴｓで始めて、０に
書き込まれる。
スイッチングトランジスタが入っているので、Ｄ＝１，
φ＝１と両者が一致するタイミングＴｓで始めて、０に
書き込まれる。
ここでトランジスタ１２，１６，２１，２６、トランジ
スタ１３，１７，２２，２７、トランジスタ１４，１８
，２３，２８、トランジスタ１５，１９，２４，２９、
トランジスタ２０，２５，３０よりなるトランジスタ相
補対はそれぞれ遅延動作を行なうのであるがトランジス
タ２０，２５，３０よりなる相補対はクロツクφの立上
がり又は立下がりの一方に対しては遅延動作を行なわな
いことがわかる。
スタ１３，１７，２２，２７、トランジスタ１４，１８
，２３，２８、トランジスタ１５，１９，２４，２９、
トランジスタ２０，２５，３０よりなるトランジスタ相
補対はそれぞれ遅延動作を行なうのであるがトランジス
タ２０，２５，３０よりなる相補対はクロツクφの立上
がり又は立下がりの一方に対しては遅延動作を行なわな
いことがわかる。
このようにして、Ｔ１〜Ｔ３，Ｔ３〜Ｔ５においてＥ点
にデューテイ、サイクル５０％の１／４分周のパルスが
得られる。
にデューテイ、サイクル５０％の１／４分周のパルスが
得られる。
この変化の様子を第１表に示してある。
前述の例は１／４の分周回路であったが、一般にインバ
ータのソース側に直列にクロツクによるスイッチングト
ランジスタを挿入した一対のソースゲート、インバータ
をｎ個用い、（ｎは奇数）、そのうちの一つについては
Ｎチャネル側もしくはＰ ヤネル側のクロックパルスに
よるソースゲートスイッチングトランジスタを省略した
ものについて、１／ｎ−１の偶数値の分周比の分周動作
が可能である。
ータのソース側に直列にクロツクによるスイッチングト
ランジスタを挿入した一対のソースゲート、インバータ
をｎ個用い、（ｎは奇数）、そのうちの一つについては
Ｎチャネル側もしくはＰ ヤネル側のクロックパルスに
よるソースゲートスイッチングトランジスタを省略した
ものについて、１／ｎ−１の偶数値の分周比の分周動作
が可能である。
又分周出力としては、どの結合端子を用いても分周比は
全く同じである。
全く同じである。
又スイッチングトランジスタとインバータを構成するト
ランジスタ（例えば１２と１６）の電源に対する関係が
逆になっても全く同じ動作をする。
ランジスタ（例えば１２と１６）の電源に対する関係が
逆になっても全く同じ動作をする。
本発明は一相駆動による偶数値の分周比を得るものであ
って、従来の２ｎ値の振動子を用いた分周回路との互換
性が可能であって、低電流による、低電圧での安定動作
を可能にし、特に発振回路との結合によって、大幅な低
電流動作が可能である。
って、従来の２ｎ値の振動子を用いた分周回路との互換
性が可能であって、低電流による、低電圧での安定動作
を可能にし、特に発振回路との結合によって、大幅な低
電流動作が可能である。
この時特に分周比を大きくとると一層有利であって、Ａ
Ｔカット水晶による４．１９４３０４ＭＨｚによる発振
、分周電流は１．５■において６μＡ以下に押えること
が可能になった。
Ｔカット水晶による４．１９４３０４ＭＨｚによる発振
、分周電流は１．５■において６μＡ以下に押えること
が可能になった。
第１図は従来の二相クロツクによる分周回路。
第２図はＡＴカット水晶を用いた発振回路の一例第３図
は本発明による１／４ダイナミック分周回路と発振回路
。 第４図〜第６図は第３図における分周回路の動作例。 第７図は第３図における分周回路の動作波形。 １・・・・・・インバータ、２・・・・・・分周回路、
３，４・・・・・・寄生容量、７・・・・・・水晶振動
子、８・・・・・・帰還抵抗、１０・・・・・・発振回
路、１１・・・・・・分周回路入力容量、１２〜１５・
・・・・・クロツクパルスによるＰチャネルスイッチン
グトランジスタ、１６〜２０・・・・・・インバータを
構成するＰチャネルトランジスタ、２１〜２５インバー
タを構成するＮチャネルトランジスタ、２６〜３０・・
・・・・クロツクパルスによるＮチャネルスイッチング
トランジスタ、３１・・・・・・分周回路、３２・・・
・・・寄生容量、ｇ：発振用インバータ９のゲート、ｄ
：発振用インバータ９のドレイン、φ：クロックパルス
。
は本発明による１／４ダイナミック分周回路と発振回路
。 第４図〜第６図は第３図における分周回路の動作例。 第７図は第３図における分周回路の動作波形。 １・・・・・・インバータ、２・・・・・・分周回路、
３，４・・・・・・寄生容量、７・・・・・・水晶振動
子、８・・・・・・帰還抵抗、１０・・・・・・発振回
路、１１・・・・・・分周回路入力容量、１２〜１５・
・・・・・クロツクパルスによるＰチャネルスイッチン
グトランジスタ、１６〜２０・・・・・・インバータを
構成するＰチャネルトランジスタ、２１〜２５インバー
タを構成するＮチャネルトランジスタ、２６〜３０・・
・・・・クロツクパルスによるＮチャネルスイッチング
トランジスタ、３１・・・・・・分周回路、３２・・・
・・・寄生容量、ｇ：発振用インバータ９のゲート、ｄ
：発振用インバータ９のドレイン、φ：クロックパルス
。
Claims (1)
- １ 奇数個ｎから成る相補対を閉ループに相互接続した
１／ｎ−１ダイナミック分周回路において前記相補対は
絶縁ゲート電界効果型Ｐチャネルトランジスタと電界効
果型Ｎチャネルトランジスタが相補接続されてなり、共
通の入力と出力を有し、前記ｎ個の相補対は各チャネル
トランジスタに対し直列にスイッチングトランジスタが
挿入された第１の相補対と一方のチャネルトランジスタ
のみに直列スイッチングトランジスタが挿入された第２
の相補対よりなり、前記スイッチングトランジスタ全て
に共通のクロック信号が印加され、前記第２の相補対は
前記クロヅク信号の立上がり又は立下がりの一方におい
て遅延動作を行なわないことを特徴とする偶数分の１ダ
イナミック分周回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49078104A JPS584492B2 (ja) | 1974-07-08 | 1974-07-08 | ダイナミツクブンシユウカイロ |
| GB2677275A GB1473459A (en) | 1974-07-08 | 1975-06-24 | Frequency dividers |
| US05/594,402 US4063114A (en) | 1974-07-08 | 1975-07-08 | Dynamic divider circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49078104A JPS584492B2 (ja) | 1974-07-08 | 1974-07-08 | ダイナミツクブンシユウカイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS517857A JPS517857A (ja) | 1976-01-22 |
| JPS584492B2 true JPS584492B2 (ja) | 1983-01-26 |
Family
ID=13652564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49078104A Expired JPS584492B2 (ja) | 1974-07-08 | 1974-07-08 | ダイナミツクブンシユウカイロ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4063114A (ja) |
| JP (1) | JPS584492B2 (ja) |
| GB (1) | GB1473459A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52127056A (en) * | 1976-04-16 | 1977-10-25 | Toshiba Corp | Counter |
| JPS52134364A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS52134362A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS52134361A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS52134360A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS52134365A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS52134363A (en) * | 1976-05-06 | 1977-11-10 | Toshiba Corp | Counter |
| JPS5696532A (en) * | 1979-12-29 | 1981-08-04 | Citizen Watch Co Ltd | Frequency divider |
| JPS59151537A (ja) * | 1983-01-29 | 1984-08-30 | Toshiba Corp | 相補ｍｏｓ形回路 |
| FR2852749B1 (fr) * | 2003-03-18 | 2005-07-15 | Suisse Electronique Microtech | Diviseur de frequence a taux de division variable |
| US8344765B2 (en) * | 2009-07-16 | 2013-01-01 | Qualcomm, Incorporated | Frequency divider with a configurable dividing ratio |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1373626A (en) * | 1970-11-27 | 1974-11-13 | Smiths Industries Ltd | Electrical dividing circuits |
| US3829713A (en) * | 1973-02-12 | 1974-08-13 | Intersil Inc | Cmos digital division network |
-
1974
- 1974-07-08 JP JP49078104A patent/JPS584492B2/ja not_active Expired
-
1975
- 1975-06-24 GB GB2677275A patent/GB1473459A/en not_active Expired
- 1975-07-08 US US05/594,402 patent/US4063114A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4063114A (en) | 1977-12-13 |
| GB1473459A (en) | 1977-05-11 |
| JPS517857A (ja) | 1976-01-22 |
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