JPS59151537A - 相補ｍｏｓ形回路 - Google Patents
相補ｍｏｓ形回路Info
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- JPS59151537A JPS59151537A JP58013506A JP1350683A JPS59151537A JP S59151537 A JPS59151537 A JP S59151537A JP 58013506 A JP58013506 A JP 58013506A JP 1350683 A JP1350683 A JP 1350683A JP S59151537 A JPS59151537 A JP S59151537A
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- Japan
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- circuit
- clock signal
- dart
- gate
- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はクロック信号によシその動作が制御される相
補ＭＯＳ形の同期形ダート回路を含む相補ＭＯ８形回路
に関し、特にクロック信号の位相差等によるレーシング
が発生しないようにした改良に関する。
補ＭＯＳ形の同期形ダート回路を含む相補ＭＯ８形回路
に関し、特にクロック信号の位相差等によるレーシング
が発生しないようにした改良に関する。
第１図は同期形ダート回路を含む従来の相補ＭＯ８形回
路の一般的な構成を示すブロック図である。図において
クロック信号φに同期した同期形ダート回路１１の出力
信号は非同期形のケ゛−ト回路１２に供給される。この
ダート回路Ｊ２の出力信号は上記クロック信号φと逆相
関係にあるクロック信号７に同期した同期形ダート回路
１３に供給され、さらにこのケ゛−ト回路１３の出力信
号は非同期形のダート回路１４に供給される。このよう
に従来の同期形の相袖期形の各ダート回路に信号を供給
することによって所定の機能を達成している。ところが
、同期形ダート回路相互間に非同期形ダート回路を挿入
すると、クロック信号φ、７における位相差の存在によ
りレーシングが起こシ、これによって誤動作が発生する
という欠点がある。
路の一般的な構成を示すブロック図である。図において
クロック信号φに同期した同期形ダート回路１１の出力
信号は非同期形のケ゛−ト回路１２に供給される。この
ダート回路Ｊ２の出力信号は上記クロック信号φと逆相
関係にあるクロック信号７に同期した同期形ダート回路
１３に供給され、さらにこのケ゛−ト回路１３の出力信
号は非同期形のダート回路１４に供給される。このよう
に従来の同期形の相袖期形の各ダート回路に信号を供給
することによって所定の機能を達成している。ところが
、同期形ダート回路相互間に非同期形ダート回路を挿入
すると、クロック信号φ、７における位相差の存在によ
りレーシングが起こシ、これによって誤動作が発生する
という欠点がある。
第２図は第１図に示す一般化された従来の相補ＭＯ８形
回路の一つの具体例を示す回路図である。この回路はク
ロック信号φ、７を１／３分周回路であシ、クロック信
号φ、７．φ、７それぞれに同期したクロックドインパ
ーク２ノ〜２４を縦列接続し、途中のクロックドインバ
ータ２２の出力信号ＡＯおよび先端のクロックドインバ
ータ２４の出力信号Ｂを非同期形のノアゲート２５を介
して後端のクロックドインバータ２ノに入力信号Ｃとし
て帰還するようにしたものである。
回路の一つの具体例を示す回路図である。この回路はク
ロック信号φ、７を１／３分周回路であシ、クロック信
号φ、７．φ、７それぞれに同期したクロックドインパ
ーク２ノ〜２４を縦列接続し、途中のクロックドインバ
ータ２２の出力信号ＡＯおよび先端のクロックドインバ
ータ２４の出力信号Ｂを非同期形のノアゲート２５を介
して後端のクロックドインバータ２ノに入力信号Ｃとし
て帰還するようにしたものである。
第３図は第２図の分周回路をＮチャネルＭＯ８ＦＥＴお
よびＰチャネルＭＯ８ＦＥＴを用いて表わした詳細図で
あり、第４図はその動作の一例を示すタイミングチャー
トである。
よびＰチャネルＭＯ８ＦＥＴを用いて表わした詳細図で
あり、第４図はその動作の一例を示すタイミングチャー
トである。
第３図に示すように、上記ノアダート２５は正極性の電
源電圧■ｃｃの端子と出力端子との間に２個のＰチャネ
ルＭＯ３ＦＥＴ ３ノ、３２を直列挿入するとともに、
出力端子と基準電圧の端子との間に２個のＮチャネルＭ
Ｏ８ＦＥＴ Ｊ ３ 、 Ｊ ４を並列挿入して構成さ
れている。そして上記ＭＯ８ＦＥＴ ３ノ、３３それぞ
れのダートにはクロックドインバータＵからの出力信号
Ａｏが入力され、ＭＯＳ ＦＥＴ ３２ 、３４それぞ
れのダートにはクロックドインバータＵからの出力信号
Ｂが入力される。また、各クロックドインバータｌユ〜
Ｕは、電源電圧ｖｃｃの端子と各出力端子との間に各２
個のＰチャネルＭＯ３ＦＥＴ ４７と４２．５１と５２
．６１と６２．７１と７２をそれぞれ直列挿入するとと
もに、各出力端子と基準電圧の端子との間に各２個のＮ
チャネルＭＯ８ＦＥＴ ４３と４４．５３と５４．６３
と６４゜７３と７４をそれぞれ直列挿入して構成されて
いる。そして、各ＮチャネルＭＯ３ＦＥＴ ４４ 。
源電圧■ｃｃの端子と出力端子との間に２個のＰチャネ
ルＭＯ３ＦＥＴ ３ノ、３２を直列挿入するとともに、
出力端子と基準電圧の端子との間に２個のＮチャネルＭ
Ｏ８ＦＥＴ Ｊ ３ 、 Ｊ ４を並列挿入して構成さ
れている。そして上記ＭＯ８ＦＥＴ ３ノ、３３それぞ
れのダートにはクロックドインバータＵからの出力信号
Ａｏが入力され、ＭＯＳ ＦＥＴ ３２ 、３４それぞ
れのダートにはクロックドインバータＵからの出力信号
Ｂが入力される。また、各クロックドインバータｌユ〜
Ｕは、電源電圧ｖｃｃの端子と各出力端子との間に各２
個のＰチャネルＭＯ３ＦＥＴ ４７と４２．５１と５２
．６１と６２．７１と７２をそれぞれ直列挿入するとと
もに、各出力端子と基準電圧の端子との間に各２個のＮ
チャネルＭＯ８ＦＥＴ ４３と４４．５３と５４．６３
と６４゜７３と７４をそれぞれ直列挿入して構成されて
いる。そして、各ＮチャネルＭＯ３ＦＥＴ ４４ 。
５４．６４．７４のダートにはクロック信号φ。
７、φ、７それぞれが入力され、各ＰチャネルＭＯ３Ｆ
ＥＴ ４１ 、５１ 、６７ 、７１のダートにはこれ
らの逆相クロ、り信号７．φ、″′ｉ、φそれぞれが入
力されている。
ＥＴ ４１ 、５１ 、６７ 、７１のダートにはこれ
らの逆相クロ、り信号７．φ、″′ｉ、φそれぞれが入
力されている。
このよう力構成において、いま第４図のタイミングチャ
ートに示すようにクロック信号φ。
ートに示すようにクロック信号φ。
￥に位相差（クロックスキュウ： ｃｌｃ＋ｃｋ ｓｋ
ｅｗ）があると、レーシングによる誤動作が発生する。
ｅｗ）があると、レーシングによる誤動作が発生する。
たとえば、ｔｏにおいて、信号ＡＯが０”レベルから１
”レベルに変化すると信号Ｃはクロック信号φ、７とは
無関係に１”レベルから０”レベルに変化し、これによ
シクロツクドインパータＵを構成するＮチャネルＭＯ８
ＦＥＴ ４３が遮断しかつＰチャネルＭＯ８ＦＥＴ ４
２が導通する。このとき、クロック信号７はまだ°０”
レベルであるので、クロックドインバータＵのもう１つ
のＰチャネルＭＯ８ＦＥＴ ４１は導通しており、この
クロックドインバ−タ互」の出力信号Ａは′０”レベル
から″１＃レベルに変化、シ、第４図中、破線で示すよ
うな誤動作が引き起こされる。なお、第４図中の実線は
正常動作時のものである。
”レベルに変化すると信号Ｃはクロック信号φ、７とは
無関係に１”レベルから０”レベルに変化し、これによ
シクロツクドインパータＵを構成するＮチャネルＭＯ８
ＦＥＴ ４３が遮断しかつＰチャネルＭＯ８ＦＥＴ ４
２が導通する。このとき、クロック信号７はまだ°０”
レベルであるので、クロックドインバータＵのもう１つ
のＰチャネルＭＯ８ＦＥＴ ４１は導通しており、この
クロックドインバ−タ互」の出力信号Ａは′０”レベル
から″１＃レベルに変化、シ、第４図中、破線で示すよ
うな誤動作が引き起こされる。なお、第４図中の実線は
正常動作時のものである。
この発明は上記のような事情を考慮してなされたもので
アシ、その目的は、クロック信号に位相差が存在してな
る場合でもレーシングによる誤動作の発生しない相補Ｍ
Ｏ８形回路を提供するとと傾ある。
アシ、その目的は、クロック信号に位相差が存在してな
る場合でもレーシングによる誤動作の発生しない相補Ｍ
Ｏ８形回路を提供するとと傾ある。
この発明によれば、クロック信号φおよびその逆相クロ
ック信号１に応じた導通制御されるＭＯＳ ＦＥＴをそ
れぞれ含み多段縦列接続される複数個の８１の同期形ダ
ート回路と、クロック信号￥およびその逆相クロック信
号φに応じて導通制御されるＭＯＳ ＦＥＴをそれぞれ
含み上記多段縦列接続される複数個の第１の同期形ダー
ト回路の前段および後段それぞれに設けられる第２の同
期形ダート回路とを備えた相補ＭＯ８形回路が提供され
ている。
ック信号１に応じた導通制御されるＭＯＳ ＦＥＴをそ
れぞれ含み多段縦列接続される複数個の８１の同期形ダ
ート回路と、クロック信号￥およびその逆相クロック信
号φに応じて導通制御されるＭＯＳ ＦＥＴをそれぞれ
含み上記多段縦列接続される複数個の第１の同期形ダー
ト回路の前段および後段それぞれに設けられる第２の同
期形ダート回路とを備えた相補ＭＯ８形回路が提供され
ている。
以下図面を参照してこの発明の一実施例を説明する。第
５図はこの発明に係る相補ＭＯ３形回路を、第２図と同
様の１／３分周回路に実施した場合の回路図であシ、第
６図はその詳細図である。第５図に示す回路が前記第２
図回路と異な−るところは、前記非同期形のノアゲート
２５が同期形のノアケゝ−ト２６に置き替えられている
ことにある。すなわち、このノアケ°−ト、２６は第６
図に示すように、前記第３図中の２個のＭＯＳ ＦＥＴ
３１ 、３２に対しそのダートに久ロック信号Ｔが入
力されるＰチャネ’ｉｖ ＭＯＳ ＦＥＴ ｓ ｓを直
列挿入するとともに、同様に並列接続されている２個の
ＭＯＳ ＦＥＴ ３３ 、 Ｊ ４に対しそのダートに
クロック信号φが入力されるＮチャネルＭＯ８ＦＥＴ
ｓ ｅを直列挿入して構成される。
５図はこの発明に係る相補ＭＯ３形回路を、第２図と同
様の１／３分周回路に実施した場合の回路図であシ、第
６図はその詳細図である。第５図に示す回路が前記第２
図回路と異な−るところは、前記非同期形のノアゲート
２５が同期形のノアケゝ−ト２６に置き替えられている
ことにある。すなわち、このノアケ°−ト、２６は第６
図に示すように、前記第３図中の２個のＭＯＳ ＦＥＴ
３１ 、３２に対しそのダートに久ロック信号Ｔが入
力されるＰチャネ’ｉｖ ＭＯＳ ＦＥＴ ｓ ｓを直
列挿入するとともに、同様に並列接続されている２個の
ＭＯＳ ＦＥＴ ３３ 、 Ｊ ４に対しそのダートに
クロック信号φが入力されるＮチャネルＭＯ８ＦＥＴ
ｓ ｅを直列挿入して構成される。
このように第５図の回路では、クロック信号φ同期の同
期形ダート回路としての同期形ノアゲート２６とクロッ
クドインバータ２１とを縦列接続し、このうち上記クロ
ックドインバータ２ノの後段および同期形ノアケ” −
） ２６の前段にはクロック信号■同期の同期形ゲート
回路としてのクロックドインバータ２２．２４そｎぞれ
を設けるようにしている。
期形ダート回路としての同期形ノアゲート２６とクロッ
クドインバータ２１とを縦列接続し、このうち上記クロ
ックドインバータ２ノの後段および同期形ノアケ” −
） ２６の前段にはクロック信号■同期の同期形ゲート
回路としてのクロックドインバータ２２．２４そｎぞれ
を設けるようにしている。
第７図は上記第５図あるいは第６図の回路の動作を示す
タイミングチャートである。第７図において、クロック
信号φ、７に位相差がある場合、いま切において信号Ａ
、が“′０＃レベルから′１”レベルに変化するときを
考える。信号Ａｏが゛１″レベルに変化するのは、信号
Ａが″′０″レベルのときにクロック信号φが″０レベ
ルに変化して、クロックドインバータＵ内の両Ｐチャネ
ルＭＯ８ＦＥＴ ５１ 、５２がともに導通するときで
ある。信号Ａ〕が″１＃レベルに変化すると、ノアダー
ト２６内のＭＯＳ ＦＥＴ ３３が導通し、ＭＯＳ Ｆ
ＥＴ ３１は遮断する。ところが、ノアダートし内にお
いてＭＯＳ ＦＥＴ Ｊ ６はクロ ゛ツク信号φに
同期して遮断するため、上記ＭＯ３ＦＥＴ Ｊ ３が導
通してもノアゲート２６の出力信号Ｃ′は１１１１ルベ
ルに保たれる。従って、信号Ａも０”レベルの捷ま保た
れ、従来のようなレーシングによる誤動作の発生が防止
される。
タイミングチャートである。第７図において、クロック
信号φ、７に位相差がある場合、いま切において信号Ａ
、が“′０＃レベルから′１”レベルに変化するときを
考える。信号Ａｏが゛１″レベルに変化するのは、信号
Ａが″′０″レベルのときにクロック信号φが″０レベ
ルに変化して、クロックドインバータＵ内の両Ｐチャネ
ルＭＯ８ＦＥＴ ５１ 、５２がともに導通するときで
ある。信号Ａ〕が″１＃レベルに変化すると、ノアダー
ト２６内のＭＯＳ ＦＥＴ ３３が導通し、ＭＯＳ Ｆ
ＥＴ ３１は遮断する。ところが、ノアダートし内にお
いてＭＯＳ ＦＥＴ Ｊ ６はクロ ゛ツク信号φに
同期して遮断するため、上記ＭＯ３ＦＥＴ Ｊ ３が導
通してもノアゲート２６の出力信号Ｃ′は１１１１ルベ
ルに保たれる。従って、信号Ａも０”レベルの捷ま保た
れ、従来のようなレーシングによる誤動作の発生が防止
される。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうたとえば上記実施例
ではこの発明を１／３分析回路に実施した場合について
説明したが、これは第１図で表わされるような従来の一
般的な相補ＭＯ８形回路すべてに実施可能であることは
いうまでもなく、また縦列接続されるクロック信号φ同
期の同期形ケ゛−ト回路の接続段数も２つ以上であって
もよい。
種々の変形が可能であることはいうたとえば上記実施例
ではこの発明を１／３分析回路に実施した場合について
説明したが、これは第１図で表わされるような従来の一
般的な相補ＭＯ８形回路すべてに実施可能であることは
いうまでもなく、また縦列接続されるクロック信号φ同
期の同期形ケ゛−ト回路の接続段数も２つ以上であって
もよい。
以上説明したようにこの発明によれば、クロック信号に
位相差が存在している場合でもレーシングによる誤動作
の発生しない相補ＭＯ８形回路を提供することができる
。
位相差が存在している場合でもレーシングによる誤動作
の発生しない相補ＭＯ８形回路を提供することができる
。
第１図は従来の相補ＭＯ８形回路の一般的な構成を示す
ブロック図、第２へ４は従来の相補ＭＯ８形回路の具体
回路図、第３図は第２図回路の詳細図、第４図はそのタ
イミングチャート、第５図はこの発明の一実施例の回路
図、第６図は第５図回路の詳細図、第７図はそのタイミ
ングチャートである。 ２１〜２４・・・クロックドインバータ、２６・・・同
期形のノアゲート、Ｊ ｌ ＋ Ｊ ２ ｔ ３５ Ｔ
４１ ＋４２．５１．５２．６１９６２＋７１Ｔ７２
・・・ＰチャネルＭＯ８ＦＥＴ、３３．３４．３６，４
３゜４４．５３，５４．６３＋６４．７３．７４・・・
ＮチャネルＭＯ３ＦＥＴ ０ 出願人代理人 弁理士 鈴 江 武 彦第 ３ 図 第 ４ 図 Ｃｒ−−］ｒ ”−一一一一 第６関 第 ７ 図 Ｃ′
ブロック図、第２へ４は従来の相補ＭＯ８形回路の具体
回路図、第３図は第２図回路の詳細図、第４図はそのタ
イミングチャート、第５図はこの発明の一実施例の回路
図、第６図は第５図回路の詳細図、第７図はそのタイミ
ングチャートである。 ２１〜２４・・・クロックドインバータ、２６・・・同
期形のノアゲート、Ｊ ｌ ＋ Ｊ ２ ｔ ３５ Ｔ
４１ ＋４２．５１．５２．６１９６２＋７１Ｔ７２
・・・ＰチャネルＭＯ８ＦＥＴ、３３．３４．３６，４
３゜４４．５３，５４．６３＋６４．７３．７４・・・
ＮチャネルＭＯ３ＦＥＴ ０ 出願人代理人 弁理士 鈴 江 武 彦第 ３ 図 第 ４ 図 Ｃｒ−−］ｒ ”−一一一一 第６関 第 ７ 図 Ｃ′
Claims (1)
- 出力端子と第１．第２の電源端子との間にクロック信号
およびその逆相クロック信号それぞれによって導通制御
される異チャネルのＭＯＳ・ＦＥＴそれぞれを直列挿入
することにょシこの出力端子を高抵抗状態に設定可能な
同期形ダート回路を含む相補ＭＯ８形回路において、第
１のクロック信号およびその逆相クロック信号に応じて
導通制御されるＭＯＳ ＦＥＴをそれぞれ含み、多段縦
列接続される複数個の第１の同期形ダート回路と、第２
のクロック信号およびその逆相クロック信号に応じて導
通制御されるＭＯＳ ＦＥＴをそれぞれ含み、上記多段
縦列接続される複数個の第１の同期形ダート回路の前段
および後段それぞれに設けられる第２の同期形ダート回
路とを具備したことを特徴とする相補ＭＯ８形回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013506A JPS59151537A (ja) | 1983-01-29 | 1983-01-29 | 相補ｍｏｓ形回路 |
| US06/572,756 US4613773A (en) | 1983-01-29 | 1984-01-23 | Racefree CMOS clocked logic circuit |
| EP84100873A EP0115834B1 (en) | 1983-01-29 | 1984-01-27 | Racefree CMOS clocked logic circuit |
| DE84100873T DE3486246T2 (de) | 1983-01-29 | 1984-01-27 | Getaktete logische CMOS-Schaltung ohne zeitlichen Konflikt. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58013506A JPS59151537A (ja) | 1983-01-29 | 1983-01-29 | 相補ｍｏｓ形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59151537A true JPS59151537A (ja) | 1984-08-30 |
Family
ID=11835019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58013506A Pending JPS59151537A (ja) | 1983-01-29 | 1983-01-29 | 相補ｍｏｓ形回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4613773A (ja) |
| EP (1) | EP0115834B1 (ja) |
| JP (1) | JPS59151537A (ja) |
| DE (1) | DE3486246T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
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| ATE84165T1 (de) * | 1985-10-15 | 1993-01-15 | Sony Corp | Logische schaltung mit zusammengeschalteten mehrtorflip-flops. |
| JPS6295016A (ja) * | 1985-10-21 | 1987-05-01 | Mitsubishi Electric Corp | ラツチ回路 |
| JPS62226499A (ja) * | 1986-03-27 | 1987-10-05 | Toshiba Corp | 遅延回路 |
| EP0252999B1 (de) * | 1986-07-09 | 1992-04-22 | Deutsche ITT Industries GmbH | Getaktete CMOS-Schaltung mit mindestens einem CMOS-Schalter |
| JPS6376472A (ja) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | トランスフアゲ−ト回路 |
| US5027382A (en) * | 1988-12-20 | 1991-06-25 | Ricoh Company, Ltd. | Shift register circuit |
| IT1244205B (it) * | 1990-12-19 | 1994-07-08 | Sgs Thomson Microelectronics | Circuito di generazione di un clock di scansione in un dispositivo di analisi operativa di tipo seriale per circuito integrato |
| JPH04263510A (ja) * | 1991-02-18 | 1992-09-18 | Nec Corp | フリップフロップ回路 |
| US5341048A (en) * | 1992-11-25 | 1994-08-23 | Altera Corporation | Clock invert and select circuit |
| JP2985554B2 (ja) * | 1993-02-03 | 1999-12-06 | 日本電気株式会社 | 記憶回路 |
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| KR0158762B1 (ko) * | 1994-02-17 | 1998-12-01 | 세키자와 다다시 | 반도체 장치 |
| JP3204848B2 (ja) * | 1994-08-09 | 2001-09-04 | 株式会社東芝 | レベル変換回路及びこのレベル変換回路を用いてレベル変換されたデータを出力する方法 |
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| US7538590B2 (en) * | 2005-07-18 | 2009-05-26 | Micron Technology, Inc. | Methods and apparatus for dividing a clock signal |
| TW200929869A (en) * | 2007-12-20 | 2009-07-01 | Realtek Semiconductor Corp | Flip-flop |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4040015A (en) * | 1974-04-16 | 1977-08-02 | Hitachi, Ltd. | Complementary mos logic circuit |
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1983
- 1983-01-29 JP JP58013506A patent/JPS59151537A/ja active Pending
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1984
- 1984-01-23 US US06/572,756 patent/US4613773A/en not_active Expired - Lifetime
- 1984-01-27 DE DE84100873T patent/DE3486246T2/de not_active Expired - Lifetime
- 1984-01-27 EP EP84100873A patent/EP0115834B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0115834B1 (en) | 1993-11-18 |
| US4613773A (en) | 1986-09-23 |
| DE3486246T2 (de) | 1994-04-28 |
| DE3486246D1 (de) | 1993-12-23 |
| EP0115834A3 (en) | 1986-03-12 |
| EP0115834A2 (en) | 1984-08-15 |
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