JPH0199314A - シンクロナイザ‐フリツプフロツプ回路装置 - Google Patents
シンクロナイザ‐フリツプフロツプ回路装置Info
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- JPH0199314A JPH0199314A JP63231445A JP23144588A JPH0199314A JP H0199314 A JPH0199314 A JP H0199314A JP 63231445 A JP63231445 A JP 63231445A JP 23144588 A JP23144588 A JP 23144588A JP H0199314 A JPH0199314 A JP H0199314A
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- 101100424933 Caenorhabditis elegans tfg-1 gene Proteins 0.000 claims 1
- 101150034969 tfg1 gene Proteins 0.000 abstract description 3
- 230000003321 amplification Effects 0.000 abstract description 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 101150024649 TFG2 gene Proteins 0.000 description 10
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 235000019988 mead Nutrition 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はシンクロナイザ−７リツプフロツプ回路装置
に関するものである。
に関するものである。
シンクロナイザ・フリップフロップ回路装置は電気回路
システムの入力端、特に集積回路の入力端における非同
期データの同期化のために使用される。その際に１つの
（任意の不定の時点で生ずる）人力信号が１つの（シス
テム内部の）りｏ７り信号により回路システムのなかに
受は入れられる。電子技術で通常の、電気信号の有限の
上昇および遅延時間に基づいて、システムのなかに受は
入れるべき入力信号が、受は入れをレリーズするクロッ
ク信号の有効な側縁の前の、相応に定められた最小時間
よりも短い時間中に１つの側縁切換わりを有するとき、
いわゆる準安定、すなわち不定の状態がシステム入力端
に生ずる。この問題はミード／コンペイ （Ｈｅａｄ／
Ｃｏｎｖｅｙ） ： Ｖ Ｌ Ｓ Ｉシステム入門（Ｉ
ｎｔｒｏｄｕｃｔｉｏｎ ｔｏ ＶＬＳＩ−３ｙｓｔｅ
ｍｓ）、第３版、１９８０年、第２３６〜２４２頁に詳
細に記載されている。
システムの入力端、特に集積回路の入力端における非同
期データの同期化のために使用される。その際に１つの
（任意の不定の時点で生ずる）人力信号が１つの（シス
テム内部の）りｏ７り信号により回路システムのなかに
受は入れられる。電子技術で通常の、電気信号の有限の
上昇および遅延時間に基づいて、システムのなかに受は
入れるべき入力信号が、受は入れをレリーズするクロッ
ク信号の有効な側縁の前の、相応に定められた最小時間
よりも短い時間中に１つの側縁切換わりを有するとき、
いわゆる準安定、すなわち不定の状態がシステム入力端
に生ずる。この問題はミード／コンペイ （Ｈｅａｄ／
Ｃｏｎｖｅｙ） ： Ｖ Ｌ Ｓ Ｉシステム入門（Ｉ
ｎｔｒｏｄｕｃｔｉｏｎ ｔｏ ＶＬＳＩ−３ｙｓｔｅ
ｍｓ）、第３版、１９８０年、第２３６〜２４２頁に詳
細に記載されている。
上記の最小時間を最小化するための通常のシンクロナイ
ザ・フリップフロップ回路装置はたとえば、たとえば複
数個のインバータおよびトランスファゲートを含んでい
る完全なフリップフロップ段を多重にカスケード接続し
ている０例として二重カスケードが第４図中に示されて
いる。第１のフリップフロップ装置ＦＦＩは２つのイン
バータｒと、入力端りにおける入力信号の受は入れのた
めの１つのトランスファゲートＴＦＧＩＩと、フィード
バックのための１つの別のトランスファゲートＴＦＧ２
１とを含んでいる。第１のフリップフロップ装置ＦＦＩ
と同一に構成されている第２のフリップフロップ装置Ｆ
Ｆ２が第１のフリップフロップ装置ＦＦＩの後にカスケ
ード接続されている。第２のフリップフロップ装置ＦＦ
２は第１のフリップフロップ装置ＦＦＩの相応のクロッ
ク信号ＣＬＫ、ＣＬＫに対して相補性のクロック信号Ｃ
ＬＫ、ＣＬＫにより制御される。
ザ・フリップフロップ回路装置はたとえば、たとえば複
数個のインバータおよびトランスファゲートを含んでい
る完全なフリップフロップ段を多重にカスケード接続し
ている０例として二重カスケードが第４図中に示されて
いる。第１のフリップフロップ装置ＦＦＩは２つのイン
バータｒと、入力端りにおける入力信号の受は入れのた
めの１つのトランスファゲートＴＦＧＩＩと、フィード
バックのための１つの別のトランスファゲートＴＦＧ２
１とを含んでいる。第１のフリップフロップ装置ＦＦＩ
と同一に構成されている第２のフリップフロップ装置Ｆ
Ｆ２が第１のフリップフロップ装置ＦＦＩの後にカスケ
ード接続されている。第２のフリップフロップ装置ＦＦ
２は第１のフリップフロップ装置ＦＦＩの相応のクロッ
ク信号ＣＬＫ、ＣＬＫに対して相補性のクロック信号Ｃ
ＬＫ、ＣＬＫにより制御される。
このカスケード接続の欠点は、第１のフリップフロップ
装置ＦＦＩの後に接続されているカスケード段（ＦＦ２
など）ごとに半クロツク周期の値の位相遅れが生ずるこ
とである。
装置ＦＦＩの後に接続されているカスケード段（ＦＦ２
など）ごとに半クロツク周期の値の位相遅れが生ずるこ
とである。
本発明の課題は、冒頭に記載した種類の回路装置であっ
て、前記の位相遅れを生ずることなしに前記の最小時間
を最小化することを許す回路装置を提供することである
。
て、前記の位相遅れを生ずることなしに前記の最小時間
を最小化することを許す回路装置を提供することである
。
この課題は、本発明によれば、シンクロナイザ−７リツ
プフロツプ回路装置の入力端に配置されており、第１の
クロック信号を介して制御される第１のトランスファゲ
ートと、第１のトランスファゲートとシンクロナイザ・
フリップフロップ回路装置の出力端との間に配置されて
いる第１のインバータ装置と、同じく第１のトランスフ
ァゲートとシンクロナイザ・フリップフロップ回路装置
の出力端との間に配置されており、第１のクロック信号
に対して反転された第２のクロック信号を介して制御さ
れる第２のトランスファゲートとを有するシンクロナイ
ザ・フリップフロップ回路装置において、第１のトラン
スファゲートとシンクロナイザ・フリップフロップ回路
装置の出力端との間に少なくとも１つの第２のインバー
タ装置が第１のインバータ装置に対して直列に配置され
ていることによって解決される。
プフロツプ回路装置の入力端に配置されており、第１の
クロック信号を介して制御される第１のトランスファゲ
ートと、第１のトランスファゲートとシンクロナイザ・
フリップフロップ回路装置の出力端との間に配置されて
いる第１のインバータ装置と、同じく第１のトランスフ
ァゲートとシンクロナイザ・フリップフロップ回路装置
の出力端との間に配置されており、第１のクロック信号
に対して反転された第２のクロック信号を介して制御さ
れる第２のトランスファゲートとを有するシンクロナイ
ザ・フリップフロップ回路装置において、第１のトラン
スファゲートとシンクロナイザ・フリップフロップ回路
装置の出力端との間に少なくとも１つの第２のインバー
タ装置が第１のインバータ装置に対して直列に配置され
ていることによって解決される。
を利な構成例は請求項２以下にあげられている。
以下、図面により本発明を一層詳細に説明する。
第１図に示されている本発明によるシンクロナイザ・フ
リップフロップ回路装置は第１のトランスファゲートＴ
ＦＧ１を含んでいる。これはシンクロナイザーフリップ
フロップ回路装置の入力端りに配置されており、第１の
クロック信号ＣＬＫを介して制御される。その際に制御
は、入力端りに与えられている入力信号がたとえば第１
のクロック信号ＣＬＫの“高”状態で受は入れられるよ
うに行われ得る。“低”状態での受は入れが代替的に同
じく行われ得る。その選択は回路設計者の自由である。
リップフロップ回路装置は第１のトランスファゲートＴ
ＦＧ１を含んでいる。これはシンクロナイザーフリップ
フロップ回路装置の入力端りに配置されており、第１の
クロック信号ＣＬＫを介して制御される。その際に制御
は、入力端りに与えられている入力信号がたとえば第１
のクロック信号ＣＬＫの“高”状態で受は入れられるよ
うに行われ得る。“低”状態での受は入れが代替的に同
じく行われ得る。その選択は回路設計者の自由である。
第１のトランスファゲートＴＦＧＩとシンクロナイザ・
フリップフロップ回路装置の出力端Ｑとの間に、本発明
によれば、第１のインバータ装置１１および第２のイン
バータ装置１２が設けられている。第１のインバータ装
置！１は従来のフリップフロップ装置においても設けら
れているが（第４図参照）、第２のインバータ装置■２
を設けることは新規である。このことは一方では入力信
号の急峻な側縁による良好な増幅に通じ、また他方では
シンクロナイザ・フリップフロップ回路装置の入力端に
おける帯域幅の明白な上昇に通じ、それにより、準安定
状態が生ずる前記の最小時間が顕著に短縮される。この
ことは、準安定状態の生起確率が同じく顕著に減少する
ことを意味する。
フリップフロップ回路装置の出力端Ｑとの間に、本発明
によれば、第１のインバータ装置１１および第２のイン
バータ装置１２が設けられている。第１のインバータ装
置！１は従来のフリップフロップ装置においても設けら
れているが（第４図参照）、第２のインバータ装置■２
を設けることは新規である。このことは一方では入力信
号の急峻な側縁による良好な増幅に通じ、また他方では
シンクロナイザ・フリップフロップ回路装置の入力端に
おける帯域幅の明白な上昇に通じ、それにより、準安定
状態が生ずる前記の最小時間が顕著に短縮される。この
ことは、準安定状態の生起確率が同じく顕著に減少する
ことを意味する。
第１のトランスファゲートＴＦＧｌとシンクロナイザ・
フリップフロップ回路装置の出力＃Ｑとの間に、両イン
バータ装置１１、Ｉ２に対して並列に、１つの別のトラ
ンスファゲートＴＦＧ２が配置されており、それを介し
て回路装置の出力端Ｑに生ずる出力信号がインバータ装
置Ｉ１、１２にフィードバックされている。第２のトラ
ンスファゲートＴＦＧ２は、第１のクロック信号ＣＬＫ
に対して反転されている第２のクロック信号ＣＬＫによ
り制御されている。
フリップフロップ回路装置の出力＃Ｑとの間に、両イン
バータ装置１１、Ｉ２に対して並列に、１つの別のトラ
ンスファゲートＴＦＧ２が配置されており、それを介し
て回路装置の出力端Ｑに生ずる出力信号がインバータ装
置Ｉ１、１２にフィードバックされている。第２のトラ
ンスファゲートＴＦＧ２は、第１のクロック信号ＣＬＫ
に対して反転されている第２のクロック信号ＣＬＫによ
り制御されている。
シンクロナイザ・フリップフロップ回路装置の作動につ
いて簡単に説明する。第１のクロック信号ＣＬＫにより
、第２のトランスファゲートＴＦＧ２が第２のクロック
Ｃτ玉により遮断されている際に、入力端りに与えられ
ている入力信号が第１のトランスファゲートＴＦＧＩを
介して受は入れられる。続いて入力信号はく少なくとも
）２つのインバータ装Ｗｆｌ、［２を介して多重に反転
され、またその際に増幅される。この形態で出力信号は
先ず出力端Ｑに生じ、また１つのインバータＩを介して
１つの別の出力端Ｑに生ずる。出力端Ｑにおける出力信
号は、フリップフロップにおいて通常のように、出力端
Ｑにおける出力信号に対して反転されている。
いて簡単に説明する。第１のクロック信号ＣＬＫにより
、第２のトランスファゲートＴＦＧ２が第２のクロック
Ｃτ玉により遮断されている際に、入力端りに与えられ
ている入力信号が第１のトランスファゲートＴＦＧＩを
介して受は入れられる。続いて入力信号はく少なくとも
）２つのインバータ装Ｗｆｌ、［２を介して多重に反転
され、またその際に増幅される。この形態で出力信号は
先ず出力端Ｑに生じ、また１つのインバータＩを介して
１つの別の出力端Ｑに生ずる。出力端Ｑにおける出力信
号は、フリップフロップにおいて通常のように、出力端
Ｑにおける出力信号に対して反転されている。
シンクロナイザ・フリップフロップ回路装置の保持機能
は第２のトランスファゲートＴＦＧ２のフィードバック
作用により実現される。第１のクロック信号ＣＬＫがシ
ンクロナイザ・フリップフロップ回路装置を第１のトラ
ンスファゲートＴＦｃ１により入力端りから切り離して
いる間に、第２のトランスファゲートＴＦＧ２により、
第２のクロック信号σＬＫにより制御されて、出力端Ｑ
に生じている出力信号がインバータ装置ｆｌｌ、Ｉ２に
フィードバックされる。単一のシンクロナイザ・フリッ
プフロップ回路装置のなかで第２のトランスファゲート
ＴＦＧ２を含んでいるフィードバックループと少なくと
も２つのインバータ装置Ｉｆ、１２を有利に組み合わせ
ることにより、本発明の有利な効果が実現する。すなわ
ちクロックサイクルの喪失なしに準安定な状態の生起の
危険の減少である。
は第２のトランスファゲートＴＦＧ２のフィードバック
作用により実現される。第１のクロック信号ＣＬＫがシ
ンクロナイザ・フリップフロップ回路装置を第１のトラ
ンスファゲートＴＦｃ１により入力端りから切り離して
いる間に、第２のトランスファゲートＴＦＧ２により、
第２のクロック信号σＬＫにより制御されて、出力端Ｑ
に生じている出力信号がインバータ装置ｆｌｌ、Ｉ２に
フィードバックされる。単一のシンクロナイザ・フリッ
プフロップ回路装置のなかで第２のトランスファゲート
ＴＦＧ２を含んでいるフィードバックループと少なくと
も２つのインバータ装置Ｉｆ、１２を有利に組み合わせ
ることにより、本発明の有利な効果が実現する。すなわ
ちクロックサイクルの喪失なしに準安定な状態の生起の
危険の減少である。
前記の両インバータ装置！１、Ｉ２を別のインバータで
拡張すると、準安定な状態の生起の危険がさらに減少す
る。
拡張すると、準安定な状態の生起の危険がさらに減少す
る。
本発明による新規なインバータ装ＷＩ２が、第１図に示
されているように、従来技術で既に存在するインバータ
！１の前に配置されているか、またはその後に配置され
ているかは、回路原理からは重要でない、しかし、イン
バータ装置■１、Ｉ２の個々のインバータをＣＭＯＳテ
クノロジーで構成することは特に有利である。ＣＭＯＳ
インバータは周知のように特に急峻な伝達特性を有し、
このことは準安定な状態の生起の危険をさらに減少する
。
されているように、従来技術で既に存在するインバータ
！１の前に配置されているか、またはその後に配置され
ているかは、回路原理からは重要でない、しかし、イン
バータ装置■１、Ｉ２の個々のインバータをＣＭＯＳテ
クノロジーで構成することは特に有利である。ＣＭＯＳ
インバータは周知のように特に急峻な伝達特性を有し、
このことは準安定な状態の生起の危険をさらに減少する
。
第２図に示されているように、トランスファゲートＴＦ
Ｇ１、ＴＦＧ２を互いに相補性の形式のトランジスタ（
ＣＭＯＳトランジスタ）により２チャネルに構成するこ
とは同じく有利である。その際に２つのトランジスタが
並列に接続されていることは有利である。このことは高
いスイッチング速度および大きいレベル確実性を可能に
する。
Ｇ１、ＴＦＧ２を互いに相補性の形式のトランジスタ（
ＣＭＯＳトランジスタ）により２チャネルに構成するこ
とは同じく有利である。その際に２つのトランジスタが
並列に接続されていることは有利である。このことは高
いスイッチング速度および大きいレベル確実性を可能に
する。
しかしながら、両トランジスタのゲートを互いに相補性
のクロック信号により駆動するように留意する必要があ
る（第１のトランスファゲートＴＦＣｔではＣＬＫおよ
びＣＬＫ、第２のトランスフアゲ−１−ＴＦＧ２ではＣ
ＬＫおよびＣ［、Ｋ）。
のクロック信号により駆動するように留意する必要があ
る（第１のトランスファゲートＴＦＣｔではＣＬＫおよ
びＣＬＫ、第２のトランスフアゲ−１−ＴＦＧ２ではＣ
ＬＫおよびＣ［、Ｋ）。
別の有利な実施例が第３図に示されている。第１のトラ
ンスファゲートＴＦＧ１は第１のクロック信号ＣＬＫに
より制御されるｎチャネルトランジスタを含んでいる。
ンスファゲートＴＦＧ１は第１のクロック信号ＣＬＫに
より制御されるｎチャネルトランジスタを含んでいる。
第２のトランスファゲートＴＦＧ２は同じく第１のクロ
ック信号ＣＬＫにより制御されるｐチャネルトランジス
タを含んでいる。この配置により、一方では第２のクロ
ック信号ＣＬＫが省略され、他方では両トランスファゲ
ートＴＦＧ１、ＴＦＧ２がそれにもかかわらずプッシュ
プル動作をする。
ック信号ＣＬＫにより制御されるｐチャネルトランジス
タを含んでいる。この配置により、一方では第２のクロ
ック信号ＣＬＫが省略され、他方では両トランスファゲ
ートＴＦＧ１、ＴＦＧ２がそれにもかかわらずプッシュ
プル動作をする。
第１図ないし第３図は本発明の有利な実施例の回路図、
第４図は従来技術によるシンクロナイザ・フリップフロ
ップ回路装置の回路図である。 ＣＬＫ％ＣＬＫ・・・クロック信号 Ｄ・・・入力端 ■、■１．１２・・・インバータ装置 Ｑ、Ｑ・・・出力端
第４図は従来技術によるシンクロナイザ・フリップフロ
ップ回路装置の回路図である。 ＣＬＫ％ＣＬＫ・・・クロック信号 Ｄ・・・入力端 ■、■１．１２・・・インバータ装置 Ｑ、Ｑ・・・出力端
Claims (1)
- 【特許請求の範囲】 １）シンクロナイザ・フリップフロップ回路装置の入力
端（Ｄ）に配置されており、第１のクロック信号（ＣＬ
Ｋ）を介して制御される第１のトランスファゲート（Ｔ
ＦＧ１）と、第１のトランスファゲート（ＴＦＧ１）と シンクロナイザ・フリップフロップ回路装置の出力端（
Ｑ）との間に配置されている第１のインバータ装置（Ｉ
１）と、 同じく第１のトランスファゲート（ＴＦＧ １）とシンクロナイザ・フリップフロップ回路装置の出
力端（Ｑ）との間に配置されており、第１のクロック信
号（ＣＬＫ）に対して反転された第２のクロック信号（
＠ＣＬＫ＠）を介して制御される第２のトランスファゲ
ート（ＴＦＧ２）と を有するシンクロナイザ・フリップフロップ回路装置に
おいて、 第１のトランスファゲート（ＴＦＧ１）と シンクロナイザ・フリップフロップ回路装置の出力端（
Ｑ）との間に少なくとも１つの第２のインバータ装置（
Ｉ２）が第１のインバータ装置（Ｉ１）に対して直列に
配置されていることを特徴とするシンクロナイザ・フリ
ップフロップ回路装置。 ２）インバータ装置（Ｉ１、Ｉ２）がＣＭＯＳインバー
タを含んでいることを特徴とする請求項１記載のシンク
ロナイザ・フリップフロップ回路装置。 ３）トランスファゲート（ＴＦＧ１、ＴＦＧ２）の少な
くとも１つが互いに相補性の形式のトランジスタにより
２チャネルに構成されていることを特徴とする請求項１
または２記載のシンクロナイザ・フリップフロップ回路
装置。 ４）第１のトランスファゲート（ＴＦＧ１）がｎチャネ
ルトランジスタを含んでおり、第２のトランスファゲー
ト（ＴＦＧ２）がｐチャネルトランジスタを含んでおり
、また第２のトランスファゲート（ＴＦＧ２）が第２の
クロック信号（＠ＣＬＫ＠）による制御の代わりに同じ
く第１のクロック信号（ＣＬＫ）により制御されること
を特徴とする請求項１ないし３の１つに記載のシンクロ
ナイザ・フリップフロップ回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3731294.4 | 1987-09-17 | ||
| DE3731294 | 1987-09-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0199314A true JPH0199314A (ja) | 1989-04-18 |
Family
ID=6336263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63231445A Pending JPH0199314A (ja) | 1987-09-17 | 1988-09-14 | シンクロナイザ‐フリツプフロツプ回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4933571A (ja) |
| EP (1) | EP0308623B1 (ja) |
| JP (1) | JPH0199314A (ja) |
| KR (1) | KR890005996A (ja) |
| AT (1) | ATE65352T1 (ja) |
| DE (1) | DE3863731D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2684806B2 (ja) * | 1989-02-03 | 1997-12-03 | 日本電気株式会社 | 集積回路 |
| US5155393A (en) * | 1991-09-06 | 1992-10-13 | Atmel Corporation | Clock selection for storage elements of integrated circuits |
| US5376848A (en) * | 1993-04-05 | 1994-12-27 | Motorola, Inc. | Delay matching circuit |
| US5391935A (en) * | 1993-07-22 | 1995-02-21 | International Business Machines Corporation | Assertive latching flip-flop |
| TWI324856B (en) * | 2006-10-30 | 2010-05-11 | Ind Tech Res Inst | Dynamic floating input d flip-flop |
| US7977975B1 (en) * | 2009-09-18 | 2011-07-12 | Altera Corporation | Apparatus for using metastability-hardened storage circuits in logic devices and associated methods |
| US7928768B1 (en) * | 2009-09-28 | 2011-04-19 | Altera Corporation | Apparatus for metastability-hardened storage circuits and associated methods |
| JP2012244598A (ja) * | 2011-05-24 | 2012-12-10 | Fujitsu Ltd | 同期化回路及び同期化方法 |
| US9490779B2 (en) * | 2013-07-12 | 2016-11-08 | The Regents Of The University Of Michigan | Dynamic circuitry using pulse amplification to reduce metastability |
Family Cites Families (8)
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| DE2237579C3 (de) * | 1972-07-31 | 1981-12-17 | Siemens AG, 1000 Berlin und 8000 München | Taktgesteuerte Master-Slave-Kippschaltung |
| US3930169A (en) * | 1973-09-27 | 1975-12-30 | Motorola Inc | Cmos odd multiple repetition rate divider circuit |
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