KR0139469B1 - 인에이블단을 가진 안정화된 토클 플립플롭 - Google Patents

인에이블단을 가진 안정화된 토클 플립플롭

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KR0139469B1
KR0139469B1 KR1019950022333A KR19950022333A KR0139469B1 KR 0139469 B1 KR0139469 B1 KR 0139469B1 KR 1019950022333 A KR1019950022333 A KR 1019950022333A KR 19950022333 A KR19950022333 A KR 19950022333A KR 0139469 B1 KR0139469 B1 KR 0139469B1
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곽종택
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김광호
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    • H—ELECTRICITY
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    • H03K—PULSE TECHNIQUE
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
토글 플립플롭에 관한 것으로, 특히 인에이블단을 가진 안정화된 토글 플립플롭에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
인에이블 기능을 가지는 토글 플립플롭에서 게이트 갯수를 줄일 수 있고, 또한 셀이 하나로 구성되어 있어 전류의 방전에 영향을 주지 않아 안전하게 논리 설계에 유용하게 이용할 수 있는 회로를 제공함.
3. 발명의 해결방법의 요지
토글 플립플롭에 있어서, 인에이블단(EN)에 의해 스위칭되는 콤플리멘터리 스위치(G2,G3) 및 (G8,G9)의 사이에 클럭단(GLK)의 클럭에 따라 스위칭되는 콤플리멘터리 스위치(G4,G5)를 두어 입력단(A)의 신호가 상기 콤플리멘터리 스위치(G2,G3,G4,G5,G8,G9)를 통과하도록 하고, 상기 콤플리멘터리 스위치(G8,G9)의 출력단에 콤플리멘터리 스위치(G11,G12)를 연결하고 상기 콤플리멘터리 스위치(G11,G12)의 출력단에 콤플리멘터리 스위치(G13,G14,G16,G17)를 연결하여 클럭단(GLK)의 클럭에 의해 스위칭 되며 상기 콤플리멘터리 스위치(G8,G9)의 출력이 콤플리멘터리 스위치(G4,G5)의 입력으로 궤환되어 래치되고 상기 콤플리멘터리 스위치(G13,G14)의 출력이 콤플리멘터리 스위치(G8,G9)의 입력으로 궤환되어 래치되며, 상기 콤플리멘터리 스위치(G16,G17)가 인버터(G15)와 같이 병렬로 연결되어 입력으로 궤환하도록 구성됨을 특징으로 하는 인에이블단을 가진 안정화된 토글 플립플롭.
4. 발명의 중요한 용도
토글 플립플롭

Description

인에이블단을 가진 안정된 토글 플립플롭
제1도는 종래의 회로도
제2도는 본 발명에 따른 회로도
제3도는 제2도의 타이밍도
제4,6도는 본 발명의 실시 제1,2예시도
제5,7도는 제4,6도의 타이밍도
본 발명은 토글 플립플롭에 관한 것으로, 특히 인에이블단을 가진 안정화된 토글 플립플롭에 관한 것이다.
제1도와 같이 구성된 토글 플립플롭은 하나의 입력신호에 대해 입력을 제어하는 인에이블단(EN)을 가지며, 한 입력된 신호 값을 클럭단(CLK)의 입력 신호의 상승에 동기하여 토글시켜 출력시키는 회로이다.
일반적으로 한 입력에 대해 인에이블단(EN)을 가지는 클럭으로 구성되는 토글 플립플롭을 설계하기 위해서도 제1도와 같이 3-스테이트 버퍼와 디플립플롭을 서로 조합하여 구성한다. 이때 때로는 3-스테이트 버퍼 디플립플롭 셀이 아닌 다른 셀들을 이용하여 구성하기도 한다. 제3도 예처럼 두 셀을 조합하여 인에이블을 가진 클럭으로 구성되는 토글 플립플롭의 구성은 게이트의 갯수가 약 10개 정도가 되며, 또한 셀과 셀을 조합시 셀에 따라서 제1도의 101지점에서 인에이블단(EN)이 디스에이블될 경우 플로팅 노드가 발생하여 뒷단인 디플립플롭에 플로팅 값이 인가되어 전류가 방전되는 결과를 초래하는 위험성이 있다.
따라서, 본 발명의 목적은 인에이블 기능을 가지는 토글 플립플롭에서 게이트 갯수를 줄일 수 있고, 또한 셀이 하나로 구성되어 있어 전류의 방전에 영향을 주지 않아 안전하게 논리 설계에 유용하게 이용할 수 있는 회로를 제공함에 있다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 회로도로서,
인에이블단(EN)에 의해 스위칭되는 콤플리멘터리 스위치로 N,P모스 트랜지스터(G2,G3) 및 (G8,G9)의 사이에 클럭단(GLK)의 클럭에 따라 스위칭되는 콤플리멘터리 스위치로 N,P모스 트랜지스터(G4,G5)를 두어 입력단(A)의 신호가 상기 콤플리멘터리 스위치로 N,P모스 트랜지스터(G2,G3,G4,G5,G8,G9)를 통과하도록 하고, 상기 콤플리멘터리 스위치로 N,P모스 트랜지스터(G8,G9)의 출력단에 콤플리멘터리 스위치로 N,P모스 트랜지스터(G11,G12)를 연결하며, 상기 콤플리멘터리 스위치로 N,P모스 트랜지스터(G11,G12)의 출력단에 콤플리멘터리 스위치로 N,P모스 트랜지스터(G13,G14,G16,G17)를 연결하여 클럭단(GLK)의 클럭에 의해 스위칭 되고, 상기 콤플리멘터리 스위치로 N,P모스 트랜지스터(G8,G9)의 출력이 콤플리멘터리 스위치로 N,P모스 트랜지스터(G4,G5)의 입력으로 궤환되어 래치되는 상기 콤플리멘터리 스위치로 N,P모스 트랜지스터(G13,G14)의 출력이 콤플리멘터리 스위치로 N,P모스 트랜지스터(G8,G9)의 입력으로 궤환되어 래치되며, 상기 콤플리멘터리 스위치로 N,P모스 트랜지스터(G16,G17)가 인버터(G15)와 같이 병렬로 연결되어 입력으로 궤환하도록 구성되어 있다.
제3도는 제2도의 동작 파형도로서,
(3a)는 입력단(A)의 입력신호 파형이고,
(3b)는 클럭단(CLK)의 입력신호 파형이며,
(3c)는 인에이블단(EN)의 신호 파형이고,
(3d)는 출력단(OUT)의 출력신호 예이다.
제4도는 토글 플립플롭(T1-T4)의 클럭단(GLK)에 동시에 동일 클럭을 제공하고 각 토글 플립플롭(T1-T4)의 인에이블단(EN0-EN3)는 순차 타이밍을 달리하여 별개로 제공한 예이고,
제5도는 제4도의 동작 타이밍도이다.
제6도는 토글 플립플롭(T1-T4)의 각 인에이블단(EN)에 동시에 동일 클럭을 제공하고 각 입력단(A0-A3)의 입력을 각 클럭단(CLK0-CLK3)의 클럭에 따라 출력하는 회로도로서,
제7도는 제6도의 타이밍도이다.
따라서 본 발명의 구체적 일실시예를 제2도-제7도를 참조하여 상세히 설명하면,
인에이블단(EN)을 가지는 클럭 토글 플립플롭을 입력신호로는 데이타(A), 인에이블단(EN), 클럭단(GLK)의 신호와 출력단(OUT)으로 구성된다.
데이타단(A)는 토글되기 위해 인가되는 입력신호이며, 인에이블단(EN)은 데이타단(A)의 신호의 입력을 제어하는 제어신호가 하이일때 제1도에서 콤플리멘터리 스위치의 N,P모스 트랜지스터(G2,G3)가 온이 되어 데이타단(A)의 입력값이 플립플롭(Flip Flop)의 내부로 인가된다. 한편 인에이블단(EN)의 신호가 로우일때 데이타단(A)의 입력값은 내부로 인가되지 못하며, 이전의 데이타단(A)의 값이 이미 내부에 인가되어 있다면 제2도의 콤플리멘터리 스위치의 N,P모스 트랜지스터(G16,G17)와 인버터(G18,G15)을 통하여 내부에서 래치될 것이다.
클럭단(GLK)은 인가된 데이타단(A)의 값이 상승되는 타임에 동기되어 내부에서 래치 또는 토글을 시키고, 출력단(OUT)은 입력된 신호를 토글시켜서 외부로 출력시키는 신호이다. 만약 클럭단(GLK)의 클럭신호가 하이 또는 로우로 계속 스위칭된다면 출력단(OUT)의 신호는 계속 토글된 값이 출력된다.
제3도의 파형과 같이 초기에 데이타단(A)의 신호가 로우를 인가하고, 클럭단(GLK)의 신호로 로우로 인가하고, 인에이블단(EN)의 신호로 로우를 인가했을때는 제2도의 콤플리멘터리 스위치의 N,P모스 트랜지스터(G2,G3)가 오프상태로 되어 데이타단(A)의 입력은 내부로 인가되지 않는다.
상기와 같이 인에이블단(EN)이 로우일때 클럭단(GLK)의 클럭이 하이나 로우상태는 초기에 출력단(OUT)에 영향을 주지 못한다. 제3도의 ①처럼 인에이블단(A)의 값이 하이로 내부로 들어오게 되면 N,P모스 트랜지스터(G2,G3,G8,G9)가 온되고, 제3도의 ②에서 클럭단(GLK)의 클럭이 하이가 되면 콤플리멘터리 스위치의 N모스 트랜지스터(G4,G12)가 온이 된다. 이때 데이타단(A)의 로우 신호는 인버터(G15)를 통해 하이로 반전시켜 출력단(OUT)으로 출력된다. 제3도의 ③ 상태인 클럭단(GLK)의 클럭이 로우일때는 인버터(G6)의 출력이 하이로 되어 콤플리멘터리 스위치 P모스 트랜지스터(G17)가 온되어 인버터(G18,G15)를 통하여 이전 데이타가 내부에서 래치된다. 제3도의 ④의 상태인 클럭단(GLK)의 신호가 하이가 될때는 인버터(G6)에서 로우가 되어 콤플리멘터리 스위치의 PMOS트랜지스터(G17)가 오프되고, 동시에 콤플리멘터리 스위치의 PMOS트랜지스터(G14)도 오프된다. 한편 이전 데이타는 인버터(G10)을 통하여 콤플리멘터리 스위치의 PMOS트랜지스터(G8, G9, G11, G12)를 통해 인버터(G15)를 지나 출력단(OUT)으로 로우값이 출력된다. 이때 콤플리멘터리 스위치의 PMOS트랜지스터(G8)는 인에이블단(EN)이 로우값이므로 온이 되며 콤플리멘터리 스위치의 PMOS트랜지스터(G11)는 클럭단(GLK)의 클럭이 하이로 될때 온이 된다. ⑤의 상태는 인에이블단(EN)이 하이가 되어 데이타단(A)의 하이값을 내부로 들어가도록 해준다. 제3도의 ⑥,⑦의 상태는 클럭단(GLK)의 하이, 로우의 스위치 상황에 따라 리드 a→b→c→d→e→b→a로 데이타 값을 토글시키는 작용을 한다. 이처럼 제2도의 인에이블되는 토글 플립플롭은 제3도의 파형처럼 결과를 출력한다. 제4도는 본 발명인 토글 플립플롭(T1-T4)을 이용하여 회로를 구성한 예이며, 인에이블단(EN0,EN1,EN2,EN3)를 분리하며 출력단(OUT)으로 출력되는 신호를 각각의 인에이블 신호를 통하여 조정할 수가 있다.
제5도 또한 본 발명을 응용한 회로로 각각의 클럭단(GLK)과 인에이블단(EN)을 분리하여 각각의 출력단(OUT0,OUT1,OUT2,OUT3)를 출력하는 회로 카운터로 이용하기 좋은 회로이다.
상술한 바와 같이 본 발명은 인에이블 기능을 가지는 토글 플립플롭은 게이트 갯수가 약 6개 정도로 게이트 갯수를 줄였고, 또한 셀이 하나로 구성되어 있어 전류의 방전에 영향을 주지 않아 안전하게 논리 설계에 유용하게 이용할 수 있는 이점이 있다.

Claims (1)

  1. 토글 플립플롭에 있어서, 인에이블단(EN)에 의해 스위칭되는 콤플리멘터리 스위치(G2,G3) 및 (G8,G9)의 사이에 클럭단(GLK)의 클럭에 따라 스위칭되는 콤플리멘터리 스위치(G4,G5)를 두어 입력단(A)의 신호가 상기 콤플리멘터리 스위치(G2,G3,G4,G5,G8,G9)를 통과하도록 하고, 상기 콤플리멘터리 스위치(G8,G9)의 출력단에 콤플리멘터리 스위치(G11,G12)를 연결하고, 상기 콤플리멘터리 스위치(G11,G12)의 출력단에 콤플리멘터리 스위치(G13,G14,G16,G17)를 연결하여 클럭단(GLK)의 클럭에 의해 스위칭 되며 상기 콤플리멘터리 스위치(G8,G9)의 출력이 콤플리멘터리 스위치(G4,G5)의 입력으로 궤환되어 래치되고 상기 콤플리멘터리 스위치(G13,G14)의 출력이 콤플리멘터리 스위치(G8,G9)의 입력으로 궤환되어 래치되며, 상기 콤플리멘터리 스위치(G16,G17)가 인버터(G15)와 같이 병렬로 연결되어 입력으로 궤환하도록 구성됨을 특징으로 하는 인에이블단을 가진 안정화된 토글 플립플롭.
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