JPS6143015A - デ−タ遅延記憶回路 - Google Patents
デ−タ遅延記憶回路Info
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- JPS6143015A JPS6143015A JP59165132A JP16513284A JPS6143015A JP S6143015 A JPS6143015 A JP S6143015A JP 59165132 A JP59165132 A JP 59165132A JP 16513284 A JP16513284 A JP 16513284A JP S6143015 A JPS6143015 A JP S6143015A
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- data
- circuit
- delay storage
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- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、入力データを所定期間記憶し、出力するデ
ータ遅延記憶回路に関する。。
ータ遅延記憶回路に関する。。
［発明の技術的背ｍｌ］
ディジタルテレビなどにおいて水平映像信号を１水平期
間（１Ｈ）だけ遅延する１日メモリや、ディジタルフィ
ルタ、コンパクトディスク再生装置におけるデータ遅延
記憶回路等では、ディジタル信号を所定期間だけ記憶、
遅延するという操作がなされている。
間（１Ｈ）だけ遅延する１日メモリや、ディジタルフィ
ルタ、コンパクトディスク再生装置におけるデータ遅延
記憶回路等では、ディジタル信号を所定期間だけ記憶、
遅延するという操作がなされている。
第６図はこのような用途に用いられる従来のデータ遅延
記憶回路の回路図である。従来、この種の回路はクロッ
ク信号φに同期して動作するデータラッチ用のクロック
ドインバータ１１と、上記クロック信号φと逆相のクロ
ック信号Ｚに同期して動作するデータラッチ用のクロッ
クドインバータ１２とを直列接続した１ビット分のシフ
トレジスタ１０を必要なビット数分だけ縦列接続して構
成されている。
記憶回路の回路図である。従来、この種の回路はクロッ
ク信号φに同期して動作するデータラッチ用のクロック
ドインバータ１１と、上記クロック信号φと逆相のクロ
ック信号Ｚに同期して動作するデータラッチ用のクロッ
クドインバータ１２とを直列接続した１ビット分のシフ
トレジスタ１０を必要なビット数分だけ縦列接続して構
成されている。
［背景技術の同題点］
このような構成のデータ遅延記憶回路では、記憶データ
１ビツトに対して１個のシフトレジスタが必要であり、
データラッチ用のクロックドインバータとしてはその２
倍の数が必要となる。例えばディジタルテレビの１Ｈメ
モリでは１１３５ピツトの記憶容量が必要であり、この
ような大容量のメモリを構成する場合、従来では素子数
が非常に多くなって集積回路化する際に非常に大きなチ
ップ面積を必要とする。このため、従来回路では、チッ
プサイズや製造歩留り等の点から製造価格が非常に高価
となる欠点がある。
１ビツトに対して１個のシフトレジスタが必要であり、
データラッチ用のクロックドインバータとしてはその２
倍の数が必要となる。例えばディジタルテレビの１Ｈメ
モリでは１１３５ピツトの記憶容量が必要であり、この
ような大容量のメモリを構成する場合、従来では素子数
が非常に多くなって集積回路化する際に非常に大きなチ
ップ面積を必要とする。このため、従来回路では、チッ
プサイズや製造歩留り等の点から製造価格が非常に高価
となる欠点がある。
［発明の目的］
この発明は上記のよ１、う、な事情を考慮してなされ。
たちのであり、その目的は１ビット当りの素、子数を少
なくして〜、集積回路化に際してのチップ面積を縮小化
するとによって製造価格の低減化を、図ることができる
デ−タ遅延記憶回路を提供することにある。
なくして〜、集積回路化に際してのチップ面積を縮小化
するとによって製造価格の低減化を、図ることができる
デ−タ遅延記憶回路を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあっては、それぞれ
クロック信号によ？で制御される複数のデータラッチ回
路を多段Ｉ１１．接続してデータ遅延記憶回路を構成し
、上記多段縦列接続杢れた複数のデータラッチ回路の終
段側力）ら初段側に向かって順次成立し、互いに位相が
異なるクロック信１号を上記複数のデータラッチ回路に
供給することにより、Ｎピットのデータ、遅延記憶回路
を（Ｎ＋１）個のデータラッチ回路で構成するようにし
てい、る。
クロック信号によ？で制御される複数のデータラッチ回
路を多段Ｉ１１．接続してデータ遅延記憶回路を構成し
、上記多段縦列接続杢れた複数のデータラッチ回路の終
段側力）ら初段側に向かって順次成立し、互いに位相が
異なるクロック信１号を上記複数のデータラッチ回路に
供給することにより、Ｎピットのデータ、遅延記憶回路
を（Ｎ＋１）個のデータラッチ回路で構成するようにし
てい、る。
［発明の実施例］ １
以下、図面を参照してこの発明に、係るデータ遅延記憶
＠ｉビ実施例を説明する。
＠ｉビ実施例を説明する。
第１図はこの発明によるデータ遅延記憶４回路を、６ビ
ツト分のデータの記憶、遅延を行なうものに実施した場
合の構成を示す回路図である。図において、それでれＰ
チャネルおよびＮチャネルのＭＯＳトランジス・夕から
なる０ＭＯ８型の７個のクロックドインバータ２１ない
し２７が多段縦列接続される。このうち初段のクロック
ドインノＳ−夕２．１には入力データ３０が供給され、
終段のクロックドインバータ２７からはデータ３７が出
力されるようになってい、る。また、上記７個の各クロ
ックドインバータ２１ないし２７のＮチャネル側ＭＯＳ
トランジスタのクロック入力用トランジスタのゲートに
は、初段側から終段側に向かって、第２図のタイミング
チャートに示すように互いに位相が異なるクロック信号
φ７、φ６、φ５、φ４、φ３１．φ２、φ１がそれぞ
れ供給され、Ｐチャネル側ＭＯＳトランジスタのクロッ
ク入力用トランジスタのゲートには初段側から終段側に
向かって、クロック信号φ７、φ６、φ５、φ４、φ３
、φ２、φ１と逆相のクロック信号ゲ７．−９１−１■
、下■、ＴＩ、■、ｌ（図示せず）がそれぞれ供給され
る。
ツト分のデータの記憶、遅延を行なうものに実施した場
合の構成を示す回路図である。図において、それでれＰ
チャネルおよびＮチャネルのＭＯＳトランジス・夕から
なる０ＭＯ８型の７個のクロックドインバータ２１ない
し２７が多段縦列接続される。このうち初段のクロック
ドインノＳ−夕２．１には入力データ３０が供給され、
終段のクロックドインバータ２７からはデータ３７が出
力されるようになってい、る。また、上記７個の各クロ
ックドインバータ２１ないし２７のＮチャネル側ＭＯＳ
トランジスタのクロック入力用トランジスタのゲートに
は、初段側から終段側に向かって、第２図のタイミング
チャートに示すように互いに位相が異なるクロック信号
φ７、φ６、φ５、φ４、φ３１．φ２、φ１がそれぞ
れ供給され、Ｐチャネル側ＭＯＳトランジスタのクロッ
ク入力用トランジスタのゲートには初段側から終段側に
向かって、クロック信号φ７、φ６、φ５、φ４、φ３
、φ２、φ１と逆相のクロック信号ゲ７．−９１−１■
、下■、ＴＩ、■、ｌ（図示せず）がそれぞれ供給され
る。
ここで上記各クロックドインバータ２１ないし２７は、
クロック信号ＴＴないし一義］−およびこれらの信号と
逆相のクロック信号φ７ないしφ１とによりそれぞれ１
ＩｌｌｌＩｌｌされるダイナミック型データラッチ回路
を構成している。
クロック信号ＴＴないし一義］−およびこれらの信号と
逆相のクロック信号φ７ないしφ１とによりそれぞれ１
ＩｌｌｌＩｌｌされるダイナミック型データラッチ回路
を構成している。
第２図は上記構成でなる回路の前記クロック信号および
主要部の信号波形を示すタイミングチャートであり、次
にこのタイミングチャートを用いて上記実施例回路の動
作を説明する。
主要部の信号波形を示すタイミングチャートであり、次
にこのタイミングチャートを用いて上記実施例回路の動
作を説明する。
この回路では、多段縦続接続されている７個のクロック
ドインバータ２１ないし２７のうち終段のクロックドイ
ンバータ２７に供給されているクロック信号φ１から順
次成立する。このため、いま時刻゛゛ｔ１で初段のクロ
ックドインバータ２１←供給され） でいるク
ロック信号φ７が成立した直後にこの初段のクロックド
インバータ２１の出力データ３１がα６の場合、これか
らそれぞれ１つずつ次段のクロックドインバータ２２．
２３．２４．２５．２６．２７の出力データ３２．３３
．３４．３５．３６．３７はα５、τＴ１α３、ｔｘｌ
、ａｌ、ａで１なっているとする。
ドインバータ２１ないし２７のうち終段のクロックドイ
ンバータ２７に供給されているクロック信号φ１から順
次成立する。このため、いま時刻゛゛ｔ１で初段のクロ
ックドインバータ２１←供給され） でいるク
ロック信号φ７が成立した直後にこの初段のクロックド
インバータ２１の出力データ３１がα６の場合、これか
らそれぞれ１つずつ次段のクロックドインバータ２２．
２３．２４．２５．２６．２７の出力データ３２．３３
．３４．３５．３６．３７はα５、τＴ１α３、ｔｘｌ
、ａｌ、ａで１なっているとする。
この状態で次にクロック信号φ１が成立すると、終段の
クロックドインバータ２７が動作し、その１つ前段のク
ロックドインバータ２６の出力データ３６を反転する。
クロックドインバータ２７が動作し、その１つ前段のク
ロックドインバータ２６の出力データ３６を反転する。
従って、このクロック信号φ１の成立後には、終段のク
ロックドインバータ２７の出力データ３７はα１にされ
る。さらに次にクロック信号φ２が成立すると、クロッ
クドインバータ２６が動作してクロックドインバータ２
５の出力データ３５を反転する。従って、このクロック
信号φ２の成立後には、クロックドインバータ２６の出
力データ３７はα２にされる◎ 以下、同様にして、クロック信号φ３ないしφ６が順次
成立する毎にクロックドインバータ２５ないし２２が順
次動作し、各前段の出力データを反転するので、これら
各クロック信号の成立後には、クロックドインバータ２
５ないし２２の出力データ３５ないし３２はａ３．ａ４
．τ丁、ａ６それぞれにされる。
ロックドインバータ２７の出力データ３７はα１にされ
る。さらに次にクロック信号φ２が成立すると、クロッ
クドインバータ２６が動作してクロックドインバータ２
５の出力データ３５を反転する。従って、このクロック
信号φ２の成立後には、クロックドインバータ２６の出
力データ３７はα２にされる◎ 以下、同様にして、クロック信号φ３ないしφ６が順次
成立する毎にクロックドインバータ２５ないし２２が順
次動作し、各前段の出力データを反転するので、これら
各クロック信号の成立後には、クロックドインバータ２
５ないし２２の出力データ３５ないし３２はａ３．ａ４
．τ丁、ａ６それぞれにされる。
・ そして次に時刻ｔ２でクロック信号φ７．が成立す
ると、初段のクロックドインバータ２１が動作し、入力
データ３０を反転する。従って、このクロック信号φ７
の成立後には、初段のクロックドインバータ２１の出力
データ３１はａでの次のデータである′α７にされる。
ると、初段のクロックドインバータ２１が動作し、入力
データ３０を反転する。従って、このクロック信号φ７
の成立後には、初段のクロックドインバータ２１の出力
データ３１はａでの次のデータである′α７にされる。
ここで上記・時刻ｔ１からｔ２の期間に７個のクロック
ドインバータ２１ないし２７では、最低で６ビツト分の
データが記憶されている。ここで最低で６ビツト分のデ
ータを記憶するということは、ある特定のタイミングの
とき、例えば第２図中の時刻ｔ３のときにはこのクロッ
クドインバータ２４゜２５で同じデータα３を記憶して
いるからである。
ドインバータ２１ないし２７では、最低で６ビツト分の
データが記憶されている。ここで最低で６ビツト分のデ
ータを記憶するということは、ある特定のタイミングの
とき、例えば第２図中の時刻ｔ３のときにはこのクロッ
クドインバータ２４゜２５で同じデータα３を記憶して
いるからである。
ただし、クロックドインバータ２４．２５での記憶デー
タとしてはレベルが反転されている。
タとしてはレベルが反転されている。
このように、この実施例回路では６ビツト分のデータの
記憶および遅延が可能である。そしてこの回路では６ピ
ツト分のデータの記憶および遅延を行なうためにわずか
７個のクロックドインバータで構成でき、同じビット数
の場合の従来回路に比較して５個のクロックドインバー
タを削減することができる。
記憶および遅延が可能である。そしてこの回路では６ピ
ツト分のデータの記憶および遅延を行なうためにわずか
７個のクロックドインバータで構成でき、同じビット数
の場合の従来回路に比較して５個のクロックドインバー
タを削減することができる。
そしてこの発明の回路では、一般的に、Ｎビット分のデ
ータの記憶、遅延を行なうデータ遅延記憶回路を実現、
する場合には（Ｎ＋１）個のクロックドインバータを用
意すればよい。このため、ビット数が多くなればなる程
、回路を集積化した場合に素子数の削減できる割合が高
くなり、従来よりもチップ面積が縮小化できこれによっ
て製造価格の低減化を図ることができる。
ータの記憶、遅延を行なうデータ遅延記憶回路を実現、
する場合には（Ｎ＋１）個のクロックドインバータを用
意すればよい。このため、ビット数が多くなればなる程
、回路を集積化した場合に素子数の削減できる割合が高
くなり、従来よりもチップ面積が縮小化できこれによっ
て製造価格の低減化を図ることができる。
、ところで、上記実施例回路ではφ１ないしφ７という
多数のデータ転送用クロック信号を使用している。これ
らのクロック信号は発振回路等の出力として得られる基
本クロック信号を分周する等の手段によって形成されて
お・す、基本クロック信号よりも長い周期を持つ、。こ
のために、従来のように・クロック信号φとその反転信
号をデータ転送用クロック、信号として用いてデータ転
送を行なう場合に比較して、デニタ転送速度が遅くなっ
てしまう。
多数のデータ転送用クロック信号を使用している。これ
らのクロック信号は発振回路等の出力として得られる基
本クロック信号を分周する等の手段によって形成されて
お・す、基本クロック信号よりも長い周期を持つ、。こ
のために、従来のように・クロック信号φとその反転信
号をデータ転送用クロック、信号として用いてデータ転
送を行なう場合に比較して、デニタ転送速度が遅くなっ
てしまう。
第３図はこの発明の応用例の構成を示す回路図である。
この応用例回路では、素子数の削減というこの発明の効
果を保持しつつ、基本クロック信号による場合と同等の
データ転送速度を得るようにしたものである。
果を保持しつつ、基本クロック信号による場合と同等の
データ転送速度を得るようにしたものである。
すなわち、この応用例のデータ遅延記憶回路では、前記
第１図のように構成された６ビツト分のデータの記憶、
遅延を行なうデータ遅延記憶回路を５１ないし５６の６
個用意し、これらを並列に配置している。
第１図のように構成された６ビツト分のデータの記憶、
遅延を行なうデータ遅延記憶回路を５１ないし５６の６
個用意し、これらを並列に配置している。
これら６個のデータ遅延記憶回路を５１ないし５６のデ
ータ入力側には、２相の基本クロック信号φｓｌ、φＳ
２それぞれによって制御される２個の０ＭＯ８型クロッ
クドインバータ８１．８２からなるデー°夕遅延回路８
３が６組多段縦列接続されたデータ直−並列変捨回路８
４が設けられている。さらに、６個のデータ遅延記憶回
路を５１ないし５６のデータ出力側には、２相の基本ク
ロック信号φｓ１゜φＳ２それぞれによって制御される
２個の０ＭＯ８型クロックドインバータ９１．９２から
なるデータ遅延回路″９３が６組多段縦列接続されたデ
ニタ並−直列変換回路９４が設けられている。そして、
上記データ直−並列変換回路８４内の各段のデータ遅延
回路８３の出力が上記６個のデータ遅延記憶回路５１な
いし５θのうち対応するものに入力データ６１ないし６
６として供給される。また、上記６個のデータ遅延記憶
回路５１ないし５６からの出力データ７１ないし７６は
、上記データ並−直列変換回路９４の各段のデータ遅延
回路９３のうち対応するものに供給されている。
ータ入力側には、２相の基本クロック信号φｓｌ、φＳ
２それぞれによって制御される２個の０ＭＯ８型クロッ
クドインバータ８１．８２からなるデー°夕遅延回路８
３が６組多段縦列接続されたデータ直−並列変捨回路８
４が設けられている。さらに、６個のデータ遅延記憶回
路を５１ないし５６のデータ出力側には、２相の基本ク
ロック信号φｓ１゜φＳ２それぞれによって制御される
２個の０ＭＯ８型クロックドインバータ９１．９２から
なるデータ遅延回路″９３が６組多段縦列接続されたデ
ニタ並−直列変換回路９４が設けられている。そして、
上記データ直−並列変換回路８４内の各段のデータ遅延
回路８３の出力が上記６個のデータ遅延記憶回路５１な
いし５θのうち対応するものに入力データ６１ないし６
６として供給される。また、上記６個のデータ遅延記憶
回路５１ないし５６からの出力データ７１ないし７６は
、上記データ並−直列変換回路９４の各段のデータ遅延
回路９３のうち対応するものに供給されている。
ここで上記データ直−並列変換回路８４は、その初段の
データ遅延回路８３に供給される゛直列データを２相の
基本クロック信号φ８１．φＳ２に同期してφｓ１．φ
Ｓ２の１ビツトずつ順次遅延しつつ、上記６個のデータ
遅延記憶回路５１ないし５Ｂに分配供給するものであ゛
る。他方、上記データ並−直列変換回路８４は、上゛記
データ直−並列変換回路８４により分配供給され、各デ
ータ遅延記憶回路５１ないし５６で並列的性記憶、遅延
され出力ぎれたデータ７１ないし７６を２相の基本クロ
ック信号φｓ１゜φＳ２に同期してφｓ１．φＳ２の１
ビツトずつ順次遅延しつつ直列データに順次変換しなが
らその先端まで転送するものであ□る。＋ 第４図は上記第３図のデータ遅延記憶回路で使用される
各クロック信号および主要部の信号波形を示すタイミン
グチャートである。
データ遅延回路８３に供給される゛直列データを２相の
基本クロック信号φ８１．φＳ２に同期してφｓ１．φ
Ｓ２の１ビツトずつ順次遅延しつつ、上記６個のデータ
遅延記憶回路５１ないし５Ｂに分配供給するものであ゛
る。他方、上記データ並−直列変換回路８４は、上゛記
データ直−並列変換回路８４により分配供給され、各デ
ータ遅延記憶回路５１ないし５６で並列的性記憶、遅延
され出力ぎれたデータ７１ないし７６を２相の基本クロ
ック信号φｓ１゜φＳ２に同期してφｓ１．φＳ２の１
ビツトずつ順次遅延しつつ直列データに順次変換しなが
らその先端まで転送するものであ□る。＋ 第４図は上記第３図のデータ遅延記憶回路で使用される
各クロック信号および主要部の信号波形を示すタイミン
グチャートである。
いま、上記６個のデータ遅延記憶回路５１ないし５６に
入力データ６１ないし６６として、第４図に示すように
、第４１番目、第４０番目、・・・・第３６番目のデー
タが供給されているものとする。
入力データ６１ないし６６として、第４図に示すように
、第４１番目、第４０番目、・・・・第３６番目のデー
タが供給されているものとする。
この状態のとき、上記６個のデータ遅延記憶回路５１な
いし５６にはそれぞれ第３図で示すような番号のデータ
が記憶されている。すなわち、このとき、各データ遅延
記憶回路５１ないし５６から並列的に出力されているデ
ー・り７１ないし７６は、第３図に示すように第５番目
、第４１Ｌ・・・第０番目のデータとなっている。これ
ら各データ遅延記憶回路５１ないし５６の出力データ７
１ないし７６は、この後、基本クロック信号φｓ１およ
びφｓ２に同期して動作するデータ並−直変換回路９４
内の各データ遅延回路９３を介して順次転送されるので
、その先端からは、基本クロック信号φＳ１およびφＳ
２に同期したデータ １００が出力される。す°なわち
、このような構成によれば、実質的に基本タロツク信号
と同じ速度でデータの転送を行なうことができる。しか
もこの場合、この回路は６ピリト、６系統の３６ビツト
分のデータ遅延記憶回路となっており、８要なりロック
ドインバータとしてはデータ遅延記憶回路５１ないし５
６で４２個、データ直−並変換回路８４で１２個、同じ
くデータ並−直変換回路９４で１２個の合計６６個とな
る。これは従来回路が３６ビツト分×２個−１２個必要
であるのに対し、て、６個少なくできる。しかも、従来
よりもクロックドインバータの数を少なくできる割合い
は、前記と同様にビット数が多くなるにつれて高くなる
。
いし５６にはそれぞれ第３図で示すような番号のデータ
が記憶されている。すなわち、このとき、各データ遅延
記憶回路５１ないし５６から並列的に出力されているデ
ー・り７１ないし７６は、第３図に示すように第５番目
、第４１Ｌ・・・第０番目のデータとなっている。これ
ら各データ遅延記憶回路５１ないし５６の出力データ７
１ないし７６は、この後、基本クロック信号φｓ１およ
びφｓ２に同期して動作するデータ並−直変換回路９４
内の各データ遅延回路９３を介して順次転送されるので
、その先端からは、基本クロック信号φＳ１およびφＳ
２に同期したデータ １００が出力される。す°なわち
、このような構成によれば、実質的に基本タロツク信号
と同じ速度でデータの転送を行なうことができる。しか
もこの場合、この回路は６ピリト、６系統の３６ビツト
分のデータ遅延記憶回路となっており、８要なりロック
ドインバータとしてはデータ遅延記憶回路５１ないし５
６で４２個、データ直−並変換回路８４で１２個、同じ
くデータ並−直変換回路９４で１２個の合計６６個とな
る。これは従来回路が３６ビツト分×２個−１２個必要
であるのに対し、て、６個少なくできる。しかも、従来
よりもクロックドインバータの数を少なくできる割合い
は、前記と同様にビット数が多くなるにつれて高くなる
。
第５図は上記第１図の実施例回路をいζつか並列に配置
して集積化した際の、りＯツク信号ψの供゛給配線の配
置を示す図である。図示のように、複数のデータ遅延記
憶回路２００を並列に配置する場合、クロック信号φの
供給配線３００は、多段縦続接続される７個のクロック
ドインバータ２１ないし２７におけるデータの伝達方向
と直行する方向に延長形成するようにしている。このよ
うに供給配線３００を配置することにより、これらの配
線をクロックドインバータ２フないし２７におけるデー
タの伝達方向と並行する方向に延長形成する、場合、各
データ遅延記憶回路毎に配線３００を配置しなければな
らないので、これに比べて配線の占有パターン面積を小
さくすることができる。
して集積化した際の、りＯツク信号ψの供゛給配線の配
置を示す図である。図示のように、複数のデータ遅延記
憶回路２００を並列に配置する場合、クロック信号φの
供給配線３００は、多段縦続接続される７個のクロック
ドインバータ２１ないし２７におけるデータの伝達方向
と直行する方向に延長形成するようにしている。このよ
うに供給配線３００を配置することにより、これらの配
線をクロックドインバータ２フないし２７におけるデー
タの伝達方向と並行する方向に延長形成する、場合、各
データ遅延記憶回路毎に配線３００を配置しなければな
らないので、これに比べて配線の占有パターン面積を小
さくすることができる。
なお、この発明は上記の実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば上記第３図の応用例回路において、６ビツト分のデー
タの記憶、遅延を行なうデータ遅延記憶回路を５１ない
し５６の６個用意し、これらを並列に配置する場合につ
いて説明したが、これはデータ遅延記憶回路を５１ない
し５６それぞれ） のビット数と並列に配置す
るデータ遅延記憶回路の数とが必ずしも一致する必要は
ない。例えば、６ビツト分のデータの記憶、遅延を行な
うデータ遅延記憶回路を１２１１用意し、これらを並列
に配置してもよい。この場合、各データ遅延記憶回路内
のクロッ、クドインバータを制御するクロック信号の周
期は、６個を並列に配置する場合の２倍にすることがで
きるため、動作マージンは増加する。
く種々の変形が可能であることはいうまでもない。例え
ば上記第３図の応用例回路において、６ビツト分のデー
タの記憶、遅延を行なうデータ遅延記憶回路を５１ない
し５６の６個用意し、これらを並列に配置する場合につ
いて説明したが、これはデータ遅延記憶回路を５１ない
し５６それぞれ） のビット数と並列に配置す
るデータ遅延記憶回路の数とが必ずしも一致する必要は
ない。例えば、６ビツト分のデータの記憶、遅延を行な
うデータ遅延記憶回路を１２１１用意し、これらを並列
に配置してもよい。この場合、各データ遅延記憶回路内
のクロッ、クドインバータを制御するクロック信号の周
期は、６個を並列に配置する場合の２倍にすることがで
きるため、動作マージンは増加する。
しかも、一般に集積化されている回路において、動作速
度が遅ければそれだけ占有パターン面積の小さな素子で
回路を構成できるので、チップサイズが小形化されて製
造価格の低減を図ることができる。
度が遅ければそれだけ占有パターン面積の小さな素子で
回路を構成できるので、チップサイズが小形化されて製
造価格の低減を図ることができる。
［発明の効果］
以上説明したようにこの発明によれば、それぞれクロッ
ク信号によってＩＪＩＩＩされる複数のデータラッチ回
路を多段縦続接続してデータ遅延記憶回路を構成し、上
記多段縦続接続された複数のデータラッチ回路の終段側
から初段側に向かって順次成立し、互いに位相が異なる
クロック信号を上記複数のデータラッチ回路に供給する
ことにより、Ｎビットのデータ遅延記憶回路を（Ｎ＋１
）個のデータラッチ−路で構成するようにしたので、１
ビ。
ク信号によってＩＪＩＩＩされる複数のデータラッチ回
路を多段縦続接続してデータ遅延記憶回路を構成し、上
記多段縦続接続された複数のデータラッチ回路の終段側
から初段側に向かって順次成立し、互いに位相が異なる
クロック信号を上記複数のデータラッチ回路に供給する
ことにより、Ｎビットのデータ遅延記憶回路を（Ｎ＋１
）個のデータラッチ−路で構成するようにしたので、１
ビ。
ット当りの素子数を少なくして、集積回路化に際しての
チップ面積を縮小化することによって製造価格の低減化
を図ることができるデータ遅延記憶回路が提供できる。
チップ面積を縮小化することによって製造価格の低減化
を図ることができるデータ遅延記憶回路が提供できる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図は上記実施例回路のタイミングチャート、第３図はこ
の発明の応用例の構成を示す回路図、第４図は上記応用
例回路のタイミングチャート、第５図は上記第１図の実
施例回路をいくつか並列に配置して集積化した際のクロ
ック信号の供給配線の配置を示す図、第６図は従来回路
の回路図である。 ２１〜２７・・・クロックドインバータ、５１〜５６・
・・データ遅延記憶回路、８４データ並−直麦換回路、
９４・・・データ直−並変換回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 、； ｔｒｉ ｔｚ 第３図 第４図 φｓ＋ −＋−＋＋＋−＋＋−北
１１−６ご ］訪孤℃
図は上記実施例回路のタイミングチャート、第３図はこ
の発明の応用例の構成を示す回路図、第４図は上記応用
例回路のタイミングチャート、第５図は上記第１図の実
施例回路をいくつか並列に配置して集積化した際のクロ
ック信号の供給配線の配置を示す図、第６図は従来回路
の回路図である。 ２１〜２７・・・クロックドインバータ、５１〜５６・
・・データ遅延記憶回路、８４データ並−直麦換回路、
９４・・・データ直−並変換回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 、； ｔｒｉ ｔｚ 第３図 第４図 φｓ＋ −＋−＋＋＋−＋＋−北
１１−６ご ］訪孤℃
Claims (7)
- （１）それぞれクロック信号によって制御される複数の
データラッチ回路を多段縦続接続してなるデータシフト
回路と、上記多段縦続接続された複数のデータラッチ回
路の終段側から初段側に向かって順次成立し、互いに位
相が異なるクロック信号を上記複数のデータラッチ回路
に供給する手段とを具備したことを特徴とするデータ遅
延記憶回路。 - （２）前記各データラッチ回路がダイナミック型構成に
されている特許請求の範囲第１項に記載のデータ遅延記
憶回路。 - （３）前記ダイナミック型構成の各データラッチ回路が
クロックドインバータ回路で構成されている特許請求の
範囲第２項に記載のデータ遅延記憶回路。 - （４）前記多段縦続接続される複数のデータラッチ回路
におけるデータ伝達方向と交差する方向に前記クロック
信号が伝達される配線が形成されている特許請求の範囲
第１項に記載のデータ遅延記憶回路。 - （５）それぞれクロック信号によって制御される複数の
データラッチ回路を多段縦続接続してなるデータシフト
回路および上記多段縦続接続された複数のデータラッチ
回路の終段側から初段側に向かって順次成立し、互いに
位相が異なるクロック信号を上記複数のデータラッチ回
路に供給する手段から構成される複数のデータ遅延記憶
回路と、直列データが供給され、この直列データの互い
に位相が異なるデータを上記各データ遅延記憶回路の入
力端に供給するデータ直−並列変換回路と、上記各複数
のデータ遅延記憶回路から出力されるデータを直列デー
タに変換するデータ並−直列変換回路とを具備したこと
を特徴とするデータ遅延記憶回路。 - （６）前記データ直−並列変換回路および前記データ並
−直列変換回路はそれぞれ、基本クロック信号によって
制御され、縦続接続された複数のデータ遅延回路で構成
されている特許請求の範囲第５項に記載のデータ遅延記
憶回路。 - （７）前記データ直−並列変換回路およびデータ並−直
列変換回路を含めた前記複数の各データ遅延記憶回路に
おける信号の遅延量が等しいかもしくは意図された割合
いとなるように設定されている特許請求の範囲第５項に
記載のデータ遅延記憶回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165132A JPS6143015A (ja) | 1984-08-07 | 1984-08-07 | デ−タ遅延記憶回路 |
| EP85109725A EP0171720B1 (en) | 1984-08-07 | 1985-08-02 | Data delay/memory circuit |
| DE8585109725T DE3582976D1 (de) | 1984-08-07 | 1985-08-02 | Datenverzoegerungs- und speicherschaltung. |
| US07/188,672 US4802136A (en) | 1984-08-07 | 1988-04-29 | Data delay/memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165132A JPS6143015A (ja) | 1984-08-07 | 1984-08-07 | デ−タ遅延記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143015A true JPS6143015A (ja) | 1986-03-01 |
Family
ID=15806505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165132A Pending JPS6143015A (ja) | 1984-08-07 | 1984-08-07 | デ−タ遅延記憶回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4802136A (ja) |
| EP (1) | EP0171720B1 (ja) |
| JP (1) | JPS6143015A (ja) |
| DE (1) | DE3582976D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03121616A (ja) * | 1989-10-04 | 1991-05-23 | Nec Ic Microcomput Syst Ltd | ディジタル位相比較器 |
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| US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
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| US6349399B1 (en) | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
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| US6470060B1 (en) | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| US6801989B2 (en) | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
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| US6891753B2 (en) * | 2002-09-24 | 2005-05-10 | Sandisk Corporation | Highly compact non-volatile memory and method therefor with internal serial buses |
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| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
| WO2009079014A1 (en) * | 2007-12-18 | 2009-06-25 | President And Fellows Of Harvard College | Nand implementation for high bandwidth applications |
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| US8842473B2 (en) | 2012-03-15 | 2014-09-23 | Sandisk Technologies Inc. | Techniques for accessing column selecting shift register with skipped entries in non-volatile memories |
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|---|---|---|---|---|
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| US3763480A (en) * | 1971-10-12 | 1973-10-02 | Rca Corp | Digital and analog data handling devices |
| US4092734A (en) * | 1971-12-14 | 1978-05-30 | Texas Instruments Incorporated | Analogue memory |
| US3953837A (en) * | 1974-11-27 | 1976-04-27 | Texas Instruments Incorporated | Dual serial-parallel-serial analog memory |
| US3914750A (en) * | 1974-12-05 | 1975-10-21 | Us Army | MNOS Memory matrix with shift register input and output |
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-
1984
- 1984-08-07 JP JP59165132A patent/JPS6143015A/ja active Pending
-
1985
- 1985-08-02 DE DE8585109725T patent/DE3582976D1/de not_active Expired - Lifetime
- 1985-08-02 EP EP85109725A patent/EP0171720B1/en not_active Expired
-
1988
- 1988-04-29 US US07/188,672 patent/US4802136A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03121616A (ja) * | 1989-10-04 | 1991-05-23 | Nec Ic Microcomput Syst Ltd | ディジタル位相比較器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3582976D1 (de) | 1991-07-04 |
| EP0171720A2 (en) | 1986-02-19 |
| EP0171720A3 (en) | 1988-07-27 |
| US4802136A (en) | 1989-01-31 |
| EP0171720B1 (en) | 1991-05-29 |
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