JPH01214993A - データ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的〕 （産業上の利用分野） 本発明はデータ記憶装置に関し、特に非定常時における
車両の走行に関する種々のデータの記憶を確実に保持す
るようにしたデータ記憶装置に関するものである。

（従来の技術） 近年においては、車両の走行に関するデータを記憶する
ためのデータ記憶装置を車両内に搭載し、このデータ記
憶装置に記憶されたデータを解析することにより、車両
の非定常動作等の原因を究明するようにしている。

このような従来のデータ記憶装置としては既に発行され
た刊行物、１なわち自ａＩＩ技術、ＶＯＬ４０、・Ｎｏ
、１０１３３７頁又はＳＡＥ　　ＰＡＰＥＲ８４０４３
７等に掲載されている。

第１４図はこのような従来のデータ記憶装置を示したも
のであり、８ビツトのマイクロコンピュータ１００の制
御に基づいて種々の走行に関するデータを記憶するよう
にしている。すなわち、マイクロコンピュータ１００は
システムバス１０１を介して複数のインタフェース回路
１０３，１０５．１０７及び複数のタイマモジュール１
０８゜１０９のそれぞれに接続されており、これらのイ
ンタフェース回路もしくはタイマモジュールを介して得
られる種々の情報を処理する。

インタフェース回路１０３はキースイッチ１１１からの
スイッチング情報をシステムバス１０１へ送出する。イ
ンタフェース回路１０５はステータス信号１１３をシス
テムバス１０１へ送出する。

更にタイマモジュール１０８は燃料計１１７からの計測
情報をシステムバス１０１へ送出する。また、タイマモ
ジュール１０９は車速センサ１１９からの速度情報をシ
ステムバス１０１へ送出する。

次にワークエリアであるＲＡＭ　（ランダムアクセスメ
モリー）１２１ではシステムバス１０１を介して得られ
る前述の各種の情報がマイクロコンピュータ１００の制
御指令に基づいて処理される。

次にデータエリアであるＲＡＭ１２３ではワークエリア
であるＲＡＭ１２１で処理された種々のデータがマイク
ロコンピュータ１００の指令に基づいて順次記憶される
。また、マイクロコンピュータ１００はＲＡＭ１２３に
記憶された各種のデータに基づいて例えば車両の非定常
動作の原因を診断する。この診断結果はインタフェース
回路１０３及びデイスプレィドライバ１２５を介してデ
イスプレィ装置１２７へ送出され、診断結果が表示され
る。

ところで、車両に非定常動作が生じたり、もしくは事故
を起こした場合においても、ＲＡＭ１２３に記憶された
データを確実に保護するため、このＲＡＭ１２３を二次
電池でバックアップしたり、もしくはデータを格納する
格納手段として消去可能なプログラマブルリードオンリ
メモリ（以下、ＥＰＲ・ＯＭと略す）を用いたり、また
は第１５図に示すように電気的に消去可能なプログラマ
ブルリードオンリメモリ（以下、ＥＥＦＲＯＭと略づ）
または、第１６図に示すような不揮発性のランダムアク
セスメモリ（以下、ＮＶＲＡＭと略ず）等を用いて構成
し、これらの格納手段に格納されたデータを確実に保護
するようにしている。

次に第１５図に示ずＥＥＰＲＯＭを説明すると、マイク
ロコンピュータからのアドレス指定がアドレスバッファ
１３１ａ及び１３１ｂへ入力すると、ロウテコーダ−１
３３とカラムデコーダ１３４によりメモリアレイ１３５
の中の特定のメモリセルを指定する。この指定されたメ
モリセルに対して１ｂ１３御回路１３７からの信号に基
づいて高電圧による磨込み、もしくは読出しが実行され
る。

ところが、第１５図に示したＥＥＰＲＯＭにおいては、
複数のビットで構成されるデータを１ビツト毎に記憶し
、もしくは記憶した゛データを読出１際に１ビツト毎に
実行することから、データ量が多い場合には、自込み、
または読出しのために時間を要する。このため非、定常
時におけるデータの保護が困難になる場合が生じる。

そこで、第１６図に示すようなＲＡＭと前述した電気的
に消去可能なＥＥＰＲＯＭとを単一のチップ状に集積し
た不揮発性のランダムアクセスメモリ（ＮＶＲＡＭ）が
使用されている。

第１６図に示１′ＮＶＲＡＭは、通常Ｇｔ　ＲＡ　Ｍ　
、！ｌ：して機能し、ランダムアクセス部から高速にデ
ータを読出し、もしくは書込むことができる。また、必
要に応じて例えば、非定常時又は緊急時等において論理
積回路１４１の一方の入力端子にＮＶ倍信号与えること
により、前述したランダムアクセス部から不揮発性部へ
データの書込みが一斉に且つ迅速に実行される。

（発明が解決しようとする課題） しかしながら、車両の走行に関するデータを格納するた
めの格納手段として、第１５図に示すようなＥＥＰＲＯ
Ｍを用いて構成した場合には、非定常時や緊急時におけ
るデータの格納に時間を要するという問題があった。

また、第１６図に示すようなＮＶＲＡＭを用いて構成し
た場合には、緊急時におけるデータの１込み時間を短縮
できる反面、ランダムアクセス部へデータを格納する際
に、アドレスを指定しなければならず、データを格納す
るために要する処理が繁雑であった。

また、データを書込む際にアドレスを自動的に発生させ
るようにした、いわゆるカスタムＮＶＲＡＭを用いて構
成することが考えられるが、このカスタムＮＶＲＡＭの
周辺の回路構成が複雑になり、コストが上昇するという
問題が生じる。

また、第１４図に示したＲＡＭ１２３のメモリセルとし
て第１７図に示すようないわゆる０ＭＯ８型のトランジ
スタの回路部を複数用いて形成したメモリセルにより構
成されるＬＳＩを用いて車両の走行に関するデータを格
納するようにすることが考えられる。

しかしながら、このような第１７図に示したメモリセル
により構成されるＬＳＩまたは、前述の第１５図及び第
１６図に示すような回路構成の１８１を用いた場合には
、いずれも１個当りのチップ上に格納されるデータの山
に限界があり、車両の走行に関する大量のデータを格納
するための格納手段としては改良の余地が残されていた
。

本発明は上記に鑑みてなされたもので、簡単な構成によ
り、車両の走行に関する大量のデータを容易かつ迅速に
格納し、非定常時においてもデータを確実に保持するこ
とのできるデータ記憶装置を提供することを目的とする
。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するため、本発明は車両の走行に関する
データ入力を制御する入力制御部と入１； 力制御〜より入力されるデータを記憶する記憶部とを有
するデータ記憶装置において、前記記憶部は配列された
複数の記憶素子を有して、この記憶素子に記憶され１＝
データを当該記憶素子に後続する記憶素子へ順次シフト
する記憶手段と、非定常状態で前記記憶手段に記憶され
ＩＣデータを保持する保持手段とを有して構成した。

（作用） 本発明は、複数の記憶素子を配列して成る記憶手段を有
しており、この記憶素子に記憶されたデータを当該記憶
素子に後続する記憶素子へ順次シフトする。すなわち、
データが記憶手段へ入力されると、順次後続する記憶素
子へシフトされ、このようなシフト動作をくり返すこと
にり新たなデータが順次各記憶素子に記憶される。また
、緊急時等の非定常状態では保持手段が動作し、前記記
憶手段に記憶されたデータを確実に保持する。

（実施例） 以下、本発明に係る実施例を図面を参照して詳細に説明
する。

第１図に示すように複数のデータ入力部１ａ。

１ｂ、・・・・・・１０のそれぞれには複数のレジスタ
が直列に配列されている。具体的に説明すると、データ
入力部１ａには複数のレジスタ３　＋　ａ＊　３１ｂ、
３１ｃ・・・・・・３＋ｎのそれぞれを縦方向に直列に
配列している。またデータ入力部１ｂには複数（７）Ｌ
／シスタ３２ａ　、　３２　ｂ　、　３２　Ｃ＝３２ｎ
　ｆ）それぞれを縦方向に直列に配列している。同様に
データ入力部１ｎには複数のレジスタ３ｎａ、　３ｎｂ
。

３ｎｃ・・・・・・３ｎｎのそれぞれを縦方向に直列に
配列している。

レジスタ３＋ａは入力端子Ｐ＋　ａと接続されている。

また同様にレジスタ３２ａは入力端子Ｐ１ｂと接続され
ている。またレジスタ３ｎａは入力端子Ｐ＋　ｎと接続
されている。

これらの複数の入力端子Ｐ１ａ　、Ｐ＋　ｂ　、・・・
ＰｌＮのそれぞれには車両の走行に関するデータが並列
に入力される。例えば、スイッチ信号に関するデータが
入力端子Ｐ＋　ａに与えられる。またエンジンの回転数
に関するデータが入力端子Ｐ＋ｂに与えられる。また車
速センナからの走行速度に関するデータが入力端子Ｐ＋
　Ｇに与えられる。また燃料系からの読取りにＩＩＩす
るデータが入力端子Ｐ＋ｄへ与えられる。更に各種コン
トロール信号に関するデータが入力端子Ｐ＋　ｎへ与え
られる。

これらの車両の走行に関するそれぞれのデータは複数の
ビットで構成され、このような複数のビットで構成され
たそれぞれのデータがシリアルデータとして順次対応す
る入力端子へ与えられる。

データ入力部１ａ、ｌｂ、・・・・・・１ｎのそれぞれ
は入力制御回路４と接続されており、これらの各入力部
１ａ、１ｂ、・・・・・・１ｎのそれぞれは入力制御回
路４からの指令に基づいて制御される。すなわち入力制
御回路４は図示しないマイクロコンピュータからの指令
信号を端子Ｐ２を介して入力し、この入力した制御信号
に基づいてデータの入力制御を実行覆る。また、複数の
データ入力部１ａ。

１ｂ、・・・・・・１ｎのそれぞれは対応−４る記憶ブ
ロック５ａ、５ｂ、・・・・・・５ｎのそれぞれと接続
されている。

複数の記憶ブロック５ａ　、　５ｂ　、・・・・・・５
ｎの自記憶ブロック５ａの構成を代表して説明する。

レジスタ３＋ａには複数のシフトレジスタ７を横方向に
直列に配列したレジスタ列９＋ａを接続している。また
、レジスタ３＋ｂには複数のシフトレジスタを横方向に
直列に配列したレジスタ列９＋ｂを接続している。また
、レジスタ３１ｃには複数のシフトレジスタ７を横方向
に直列に配列して構成したレジスタ列９＋Ｃを接続して
いる。

更にレジスタ３Ｉｎには複数のシフトレジスタ７を横方
向に直列に配列して構成したレジスタ列９１ｎを接続し
ている。

このような記憶ブロック５ａの構成は他の記憶ブロック
５ｂ、・・・・・・５ｎにおいても同様である。

づなわちレジスタ３２ａにはレジスタ列９２ａが接続さ
れ、レジスタ３２ｂにはレジスタ列９２ｂが接続され、
レジスタ３２Ｃにはレジスタ列９２Ｃが接続され、レジ
スタ３２ｎにはレジスタ列９２ｎが接続されている。ま
た同様に記憶ブロック５ｎでは、レジスタ３ｎａにレジ
スタ列９ｎａが接続され、レジスタ３ｎｂにはレジスタ
列９ｎｂが接続され、またレジスタ３ｎｎにはレジスタ
列９ｎｎが接続されている。

複数の記憶ブロック５ａ　、　５ｂ　、・・・・・・５
ｎのそれぞれは対応して設けられたデータ出力部１３８
゜１３ｂ、・・・・・・１３ｃへ接続されている。

複数のデータ出力部１３ａ、１３ｂ、・・・・・・１３
ｎのうちデータ出力部１３ａを代表して説明する。

データ出力部１３ａは複数のレジスタ１５＋ａ。

１５＋　ｂ　、１５＋　Ｃ、・・・・・１５１ｎのそれ
ぞれを縦方向に直列に配列して構成される。レジスタ１
５１ａはレジスタ列９＋ａと接続され、レジスタ１５１
ｂはレジスタ列９１ｂと接続され、レジスタ１５１Ｃは
レジスタ列９＋、ｃと接続され、更にレジスタ１５１ｎ
はレジスタ列９＋ｎと接続されている。

このようなデータ出力部１３ａの内部構成は他のデータ
出力部１３ｂ、・・・・・・１３ｎにおいても同様であ
る。すなわちデータ出力部１３ｂではレジスタ１５２ａ
がレジスタ列９２ａに接続され、レジスタ１５２ｂがレ
ジスタ列９２ｂへ接続され、レジスタ１５２Ｃがレジス
タ列９２（ｊへ接続され、更にレジスタ１５２ｎがレジ
スタ列９２ｎへ接続されている。また同様にデータ出力
部１３ｎではレジスタ１５ｎａがレジスタ列９ｎａへ接
続され、レジスタ１５ｎｂがレジスタ列９ｎｂへ接続さ
れ、更にレジスタ１５ｎｎがレジスタ列９ｎｎへ接続さ
れている。

複数のデータ出力部１３ａ、１３ｂ、・・・・・・１３
ｎのそれぞれは出力制御回路１７と接続されており、そ
れぞれのデータ出力部１３ａ、１３ｂ、・・・・・・１
３ｎは出力制御回路１７からの指令に基づいて制御され
る。すなわち出力端子Ｐｙａがレジスタ１５ＩＯと接続
され、出力端子Ｐｙ　ｂがレジスタ１５２ｎと接続され
、出力端子Ｐｙ　ｎがレジスタ１５ｎｎと接続されてお
り、出力制御回路１７からの指令に基づいて記憶ブロッ
ク５ａ、５ｂ、・・・・・・５ｎのそれぞれに記憶され
た複数種類のデータがデータの種類ごとに対応する出力
端子ｐ７　ａ　。

Ｐ　７　ｂ＊・・・・・・Ｐ２Ｏを介してそれぞれシリ
アルデータとして順次出力される。

また出力制御回路１７は後で説明するシフトレジスタ７
の不揮発性の記憶部ＮＶに格納されたデータを読み出す
ための信号を複数の記憶ブロック５ａ、５ｂ、・・・・
・・５ｎのそれぞれに送出する。

白き込み制御回路１８は記憶ブロック５ａ、５ｂ、・・
・・・・５ｎのそれぞれと接続されており、緊急事等の
非定常状態におけるデータの書込みを制御する。

クロックパルス発生回路１９は、例えば後述する第２図
、第５図のように２段のシフトレジスタから成る場合、
第４図に示すような所定周期Ｔ１のクロックパルスφ１
及びφ２で成るクロックパルスＣＬを複数の記憶ブロッ
ク５ａ、５ｂ、・・・・・・５ｎのそれぞれに送出する
。従って複数の記憶ブロックのそれぞれのレジスタ列の
それぞれのシフトレジスタ７に記憶されたデータは所定
周期Ｔ１のクロックパルスＣＬに同期して順次右方向ヘ
シフトされる。このように順次右方向ヘシフトされたデ
ータは対応覆るレジスタ列の後端で順次消滅する。従っ
て、所定の記録間隔時間Ｔｒ毎に車両の走行に関するデ
ータを対応する入力端子から入力し、且つ現在時刻より
Ｔｐ秒だけ過去のデータを保持するためには、（Ｔｒ　
／Ｔｐ　）に相応する個数のシフトレジスタ７、および
それに対応する多相のクロックパルスがそれぞれのレジ
スタ列毎に必要となる。

次に第２図を参照して第１図に示したシフトレジスタ７
の内部構成を説明する。

第２図では２個のシフトレジスタ７．７を示しており、
それぞれのシフトレジスタ７．７は２個のインバータ２
１ａと２１ｂ及び不揮発性の記憶部ＮＶとで構成されて
いる。すなわちインバータ２１ａと２１ｂを互いに逆方
向となるように並列に接続するとともに、データの出力
側に端子Ｐｉを介して不揮発性の記憶部ＮＶを接続して
いる。

インバータ２１ｂの電流駆動能力はインバータ２１ａの
電流駆動能力より小さく設定されている。

また、２個のレジスタ７．７との間にはゲートＧｂが設
けられるとともに、図示しない他のシフトレジスタとの
間にはゲートＧａ及びＧＯのそれぞれが接続されている
。ゲート＋３ａには所定のクロックパルスφ１が与えら
れるとともにゲートＧｂには所定のクロックパルスφ２
が与えられる。また、ゲートＧＣにはり［１ツクパルス
φ１が与えられる。従って、左方向から入力するデータ
はクロックパルスφ１．φ２．φ１のそれぞれに同期し
て順次右方向ヘシフトされる。また、インバータ２１ａ
とインバータ２１ｂとで単一の記憶素子を構成しており
、この記憶素子に記録されたデータを対応する不揮発性
の記憶部ＮＶへ格納しで保持することができる。すなわ
ち不揮発性の記憶部ＮＶは緊急時等の非定常状態におい
Ｃ対応する記憶素子に記憶されたデータを保持するだめ
の保持手段を構成する。

次に第３図を参照して第２図に示した不揮発性の記憶部
ＮＶの内部構成を詳細に説明する。

第３図に示すように４個のいわゆるＭＯＳ型のトランジ
スタが組込まれており、このＭＯＳ型のトランジスタＴ
ｚのゲート側の地点Ｊａ２の電位は、第２図に示した対
応する記憶素子の入力側の地点Ｊａ＋の電位と同一の電
位に設定される。

寸なわら、２個のインバータ２１ａと２１ｂとで構成さ
れる記憶素子の入力側の地点Ｊａ＋の電位が［］レベル
である場合には、不揮発性の記憶部ＮＶの地点Ｊａ２の
電位もＨレベルに設定される。

このＭＯＳ型のトランジスタＴｒ＋　は地点ＪＣを介し
てコンデンサＣａ及びコンデンサＣＯへ接続されている
。コンデンサＣａはコンデンサｃｂと接続されており、
このコンデンサＣａとコンデンサｃｂとの接続点から端
子Ｐｊが引出されている。

この端子Ｐｊは第１図に示した礎込み制御回路１８と接
続されており、対応する記憶素子から不揮発性の記憶部
ＮＶへデータを格納して保持する際に、書込み制御回路
１８からの高電圧パルス、例えばパルス電圧が１５Ｖか
ら２５Ｖ程度の電圧パルスが印加される。

ここで書込み制御回路１８から送出される高電圧パルス
の出力タイミングを説明すると、書込み制御回路１８は
クロックパルス発生回路１９からのクロックパルスＣＬ
の送出を監視しており、クロックパルス発生回路１９か
らクロックパルスＣＬが送出されている状態においては
、前述した高電圧パルスの送出を禁止する。すなわち書
込み制御回路１８は緊急時等の非定常状態である旨の信
号を端子Ｐ８を介して入力した場合には、クロックパル
ス発生回路１９からのタロツクパルスＣＬの送出が終了
した後に高電圧パルスを不揮発性の記憶部ＮＶの端子Ｐ
ｊへ送出する。

また端子Ｐｊは出力制御回路１７と接続されており、不
揮発性の記憶部ＮＶへ格納して保持したデータを読み出
で際に、出力制御回路１７から保持したデータを読み出
Ｊ旨の信号としＵｍ述した高電圧パルスのパルス電圧よ
り低い値の所定の基準電圧Ｖｒが与えられる。

コンデンサＣａとコンデンサｃｂとの直列回路には、コ
ンデンサＣＣと＝１ンデンサＣｄとの直列回路が並列に
接続されている。このコンデンサｃｄはいわゆる薄膜キ
ャパシタであり、例えば膜厚１００オングストローム程
度の酸化薄膜により形成される。このコンデンサＣｄは
地点Ｊｅを介してＭＯＳ型のトランジスタＴｒ２と接続
されている。　ＭＯＳ型のトランジスタＴｒ２のゲート
側の地点Ｊｂ２の電位は、第２図に示した対応する記憶
素子の出力側の地点Ｊｂ＋の電位と同一の電位に設定さ
れる。例えば、２個のインバータ２１ａと２１ｂで形成
される記憶素子の出力側の地点Ｊｂ＋　がＬレベルであ
る場合には、不揮発性の記憶部ＮＶの地点Ｊ′ｂ　２の
電位もＬレベルに設定される。

コンデンサＣＣとコンデンサＣｄとの接続地点ＪｄはＭ
ＯＳ型のトランジスタＴｒ３のゲートに接続されている
。このＭＯＳ型のトランジスタＴｒ３は電流出力用のト
ランジスタであり、ゲート側すなわち地点Ｊｄの電位が
所定のしきい値電圧Ｖｔｈ’ｌである場合には、対応す
る記憶素子の入力側の地点Ｊａ＋のデータがＨレベルで
ある場合に対応する。また逆に地点Ｊｄの電位が前述し
たしぎい値電圧Ｖｔｈｌより大きい値のしきい値電圧■
ｔｈｈである場合には、対応する記憶素子の出力側の地
点Ｊａ＋の電位がＬレベルである場合のデータに対応す
る。

ＭＯＳ型のトランジスタＴｒ３はＭＯＳ型のトランジス
タＴｒ４及び端子Ｐｉを介して対応する記憶素子へ接続
されている。ＭＯＳ型のトランジスタＴｒ＋のゲート側
の地点Ｊ「は出力制御回路１７と接続されており、この
出力制御回路１７からの信号に基づいてスイッチング動
作を行なう。

次に動作を説明する。

まず緊急時等の非定常状態におけるデータの保持動作に
ついて説明する。

第１図に示すように複数のレジスタ列のそれぞれにおい
ては、直列接続された複数のシフトレジスタ７の間にお
いてビット毎のデータが順次後続するシフトレジスタへ
シフトされており、このような直列接続された複数のシ
フトレジスタ７の中から第２図に示すような特定のシフ
トレジスタ７に名目して説明する。

第２図に示す２個のインバータ２１ａ及び２１ｂとで構
成される記憶素子の入力側の地点Ｊａ＋がＨレベルで且
つ記憶素子の出力側の地点Ｊｂ＋がＬレベルである場合
において、第１図に示す自込み制御回路１８がセンサか
らの異常信号等の非定常状態に関する信号を端子Ｐ８を
介して入力したとすると、書込み制御回路１８は所定の
高電圧パルスを第３図に示す不揮発性の記憶部ＮＶの端
子Ｐｊへ送出する。この時記憶素子側の地点Ｊａ１がＨ
レベルであることから不揮発性の記憶部ＮＶ側の地点Ｊ
ａ２もＨレベルに設定される。また同様に記憶素子側の
地点Ｊｔｌ＋がＬレベルであることから、不揮発性の記
憶部ＮＶ側の地点Ｊｂ２ｂＬレベルに設定される。

第３図に示すように地点Ｊａ２がＨレベルであることか
らＭＯＳ型のトランジスタＴｒ＋　が導通ずる。また、
地点Ｊｂ２がＬレベルであることから、ＭＯＳ型のトラ
ンジスタＴｒ２がオフ状態に設定される。このように地
点Ｊａ２がＨレベルで且つ地点Ｊｂ２がＬレベルに設定
された状態で端子Ｐｊへ所定の高電圧パルスが与えられ
ると、地点Ｊｃの電位は０ボルトに維持されるとともに
、地点Ｊｅの電位がプルアップされる。すなわち地点Ｊ
ｅ側の電位がプラス電位となるような印加電圧がコンデ
ンサＣｄの両端へ与えられる。これによりいわゆるトン
ネル効果を生じ、コンデンサｃｄの酸化膜を通じて地点
Ｊｄから電子が放出される。このようなトンネル効果を
生じるとＭＯＳ型のトランジスタＴｒ３側の地点Ｊｄの
電位が下がり、所定のしぎい値電圧Ｖ　ｔｈｌに設定さ
れる。このようにＭＯＳ型のトランジスタＴｒ３のゲー
ト側の地点Ｊｄの電位が所定のしきい値電圧Ｖ　ｔｈｌ
に設定されると、記憶素子側の地点Ｊａ＋がＨレベルの
データである場合に対応する。

記憶素子の入力側の地点Ｊａ＋がＬレベルである場合に
おいて、このようなデータを不揮発性の記憶部ＮＶへ格
納して保持する場合においては、前述した場合と逆の動
作を行なう。すなわち地点Ｊａ２がＬレベルに設定され
るとともに、地点Ｊｂ２がＨレベルに設定されており、
このような状態で端子Ｐｊへ書込み制御回路１８からの
所定の高電圧パルスが与えられると、コンデンサｃｄの
薄膜を通じて電子が地点Ｊｄ側へ注入される。これによ
りＭＯＳ型のトランジスタＴｒ３のゲート側の地点Ｊｄ
の電位が上昇し、所定のしきい値電圧ｖｔｈｈに設定さ
れる。このようにＭＯＳ型のトランジスタＴｒ３のゲー
ト側の地点Ｊｄの電位が所定のしきい値電圧ｖ　ｔｈｈ
に設定されると、記憶素子側の地点Ｊａ＋がＬレベルで
ある場合のデータに対応する。

以上のようにＭＯＳ型のトランジスタＴｒ３のゲート側
の電位を記憶素子のデータに応じて設定することにより
、記憶素子のデータを確実に保持する。

非定常時の動作に関する解析を行なう際に、前述した不
揮発性の記憶部ＮＶへ格納保持されたデータを読み出す
場合の動作について説明する。

不揮発性の記憶部ＮＶに格納保持されたデータを読み出
す場合には、出力制御回路１７から所定の基準電圧■ｒ
が端子Ｐｊへ与えられる。この基準電圧Ｖｒの値として
は、地点Ｊｄの電位がｖｔｈｌに設定されている場合に
はＭＯＳ型のトランジスタＴｒ３をオンさせるとともに
、逆に地点Ｊｄの電位が所定のしきい値電圧ｙ　ｔｈｈ
に設定されている場合にはＭＯＳ型のトランジスタＴｒ
３をオフさせるような電圧値に設定される。

従って出力制御回路１７からの所定の基準電圧■ｒが端
子Ｐｊに与えられることにより、地点Ｊｄのしきい値電
圧の値に応じてＭＯＳ型のトランジスタＴｒ３がオン又
はオフする。

次に例えば出力制御回路１７からＭＯＳ型のトランジス
タＴｒ４をオンさせるための信号がこのＭＯＳ型のトラ
ンジスタＴｒ４のゲート側の地点Ｊｆへ与えられる。こ
のように地点Ｊｆへ信号が与えられると、ＭＯＳ型のト
ランジスタＴｒ４がオンする。このようにＭＯＳ型のト
ランジスタＴｒ４がオンすると、例えば地点Ｊｄのしき
い値電圧がｖ　ｔｈｔである場合には、記憶素子側の地
点Ｊｂ１をＬレベルに設定するとともに、地点Ｊａ＋を
Ｈレベルに設定する。また、逆に地点Ｊｄのしきい値電
圧がｖ　ｔｈｈである場合には、記憶素子側の地点Ｊｂ
ｌ　をＨレベルに設定するとともに、地点Ｊａｌをしレ
ベルに設定する。

このように地点Ｊｄのしきい値電圧の値に応じて元のデ
ータが２個のインバータ２１ａ及び２１ｂで形成される
記憶素子へ読み出される。

次に出力制御回路１７からの制御指令に基づいてクロッ
クパルス発生回路１９を動作させ、所定のクロックパル
スＣＬを複数のシフトレジスタ７を直列接続したそれぞ
れのレジスタ列へ出力させる。これにより、シフトレジ
スタ７においては、不揮発性の記憶部ＮＶから読み出し
たデータを所定のりＯツクパルスＣＬに同期して後続す
るシフトレジスタへ順次シフトさせる。このように順次
シフトされたビット毎のデータは対応して設けられたデ
ータ出力部においてシリアルデータに編成され、この編
成されたシリアルデータが対応する出力端子から出力さ
れる。

以上のように非定常状態が発生する前のＴｐ秒間のデー
タを解析することができる。

なお第１図に示したクロックパルス発生回路１９を入力
制御回路４もしくは出力制御回路１７へ内蔵させるよう
にすることができる。

また、第１図に示した実施例では、車両の走行に関する
データの種類毎に１個の入力端子と、１個の出力端子を
設けるように構成したが、それぞれのデータのビット数
に対応する数の入力端子及び出力端子を設けるように構
成すると、データ入力部及びデータ出力部を不要にする
ことができ、回路構成を更に簡略化することができる。

次に第５図を参照して第２図に示したシフトレジスタ７
の他の構成例を説明する。

第５図は２個のシフトレジスタ７．７を示しており、そ
れぞれのシフトレジスタ７．７は２個のインバータ２１
と抵抗Ｒ２と不揮発性の記憶部ＮＶとで構成されている
。すなわち２個のインバータ２１が直列に接続されると
ともに、この直列に接続された２個のインバータ２１と
平行に抵抗Ｒ２が接続されている。またこの２個のイン
バータ２１の接続点から入力端子Ｐｉを介して不揮発性
の記憶部ＮＶが接続されている。第５図に示した２個の
シフトレジスタ７．７の間にはゲートＧｂが接続されて
いる。また同様に他のレジスタとこれらのレジスタ７と
の間にはゲートＱａ及びゲートＧＯが接続されている。

ゲートＧａには所定のクロックパルスφ雷が与えられる
とともに、ゲートＧｂにはクロックパルスφ２が与えら
れる。またゲートＱｃにはクロックパルスφ１が与えら
れる。従って、左方向から入力するデータは所定のクロ
ックパルスφ１．φ２．φ１に同期して右方向へシフト
される。また、緊急時等の非定常状態においては、２個
のインバータ２１及び抵抗Ｒ２で形成される記憶素子の
データが不揮発性の記憶部ＮＶへ格納され且つ保持され
る。

なお、第２図及び第５図に示した例では、各シフトレジ
スタの間にゲートを設けた場合を説明したが、本発明は
これに限定されることなく、それぞれのシフトレジスタ
ヘゲートを組込むように構成することができる。

また、第１図に示したシフトレジスタ７としては第６図
に示すような５個のトランジスタＭｌ　。

Ｍ２　、Ｍ３　、Ｍ４及びＭ５で形成される回路部を複
数個集積処理したいわゆる集積回路を用いて構成するこ
とができる。

第６図に示すような集積回路を用いてシフトレジスタ７
を構成した場合には、トランジスタの構成数を低減させ
ることができ、装置全体のコストを更に低減させること
ができる。

次に第７図を参照して本発明に係る第２の実施例を説明
する。

第７図に示した例では、記憶ブロック５として複数のシ
フトレジスタ７を直列に配列し、車両の走行に関する種
々のデータをそれぞれシリアルデータとして順次シフト
させるようにしたことを特徴とする。

シリアル変換回路２は複数の入力端子ｐａ、ｐｂ、ｐｃ
・・・・・・ｐｎのそれぞれと接続されている。

これらの複数の入力端子ｐａ　、ｐｂ　、ｐｃ・・・・
・・Ｐｎのそれぞれには車両の走行の関するデータ例え
ばスイッチ信号に関するデータ、エンジンの回転数に関
するデータ、車速センサからの走行速度に関するデータ
、燃料計からの読み取り信号に係るデータ、各種のコン
トロール信号等の各種のデータがデータの種類毎に割当
てられたそれぞれの入力端子へ与えられる。これらのそ
れぞれのデータは複数のビットで構成されており、この
ような複数のビットで構成されるシリアルデータとして
車両の走行に関する各種のデータがそれぞれ対応する入
力端子からシリアル変換回路２へ送出される。

シリアル変換回路２は複数の入力端子Ｐａ　、　Ｐｂ　
。

ＰＣｌ・・・・・・ｐｎを介して複数種類のデータを入
力すると、これらの複数種類のデータを予め設定した順
序のシリアルデータに変換し、この変換したシリアルデ
ータを順次記憶ブロック５へ送出する。

このシリアル変換回路２は入力制御回路３からの指令に
基づいて制御される。またシリアル変換回路２は所定周
期のクロックパルスＣＬを送出するためのクロックパル
ス送出回路を内蔵しており、この所定周期のクロックパ
ルスＣＬを記憶ブロック５及びカウンタ１１ａへ送出す
る。シリアル変換回路２から出力されたシリアルデータ
は所定周期のクロックパルスＣＬに同期して複数のシフ
トレジスタ７により順次右方向ヘシフトされる。このよ
うに順次シフトされたシリアルデータは記憶ブロック５
の最終段のシフトレジスタ７において順次消滅する。従
って、車両に関するデータを記憶するための間隔時間を
Ｔｒとし且つシリアル変換回路２から送出されるシリア
ルデータのビット数がＫである場合に、非定常状態が発
生した時刻よりＴ−ｐ秒だけ過去のデータを保持するた
めには、以下に示すような個数Ｎ個のシフトレジスタ７
が必要となる。

Ｎ＝ＫＸＴｒ　／”ｒｐ また記憶ブロック５に存在するデータの位置を示すため
の複数のカウンタ１１ａが設けられている。この複数の
カウンタ１１ａのそれぞれには不揮発性の記憶部１１ｂ
ｔｆｉ設けられている。これらの複数のカウンタ１１ａ
はシリアル変換回路２から送出される所定周期のクロッ
クパルスＣＬをカウントすることにより、複数種類のデ
ータの位置を記録する。このように記録されたデータの
位置は対応して設けられた不揮発性の記憶部１１ｂへ格
納され且つ保持される。この複数のカウンタ１１ａの個
数Ｍは以下に示すような個数に設定される。

Ｍ＝ｌＯ（１２Ｎ また不揮発性の記憶部１１ｂに記憶されたデータの位置
に関する情報はバッファ回路８及び端子Ｐ６を介して出
力される。

また記憶ブロック５の出力側に設けられたバッファ回路
８は例えば占込み制御回路１８からのａ、ＩＪ御指令に
基づいて制御されており、車両の走行に関するデータを
入力する所定の時間内においては、このバッファ回路８
は出力禁止状態に設定される。

なお複数のシフトレジスタ７としては第２図もしくは第
５図または第６図に示した適宜のシフトレジスタが用い
られる。

また不揮発性の記憶部１１ｂとしては第３図に示した不
揮発性の記憶部等を用いて構成することができる。

また第７図に示した例では複数の入力端子を車両の走行
に関するデータの種類毎に設けるように構成したが、こ
れらの複数′種類の各データのそれぞれのビット毎に複
数の入力端子を設けるように構成してもよい。

まｌζ、複数の入力端子の代わりに１個の入力端子を設
けるとともに、シリアル変換回路２を外部の装置に設け
てこの１個の入力端子を介してシリアル変換回路からの
データを入力するように構成するとデータ記憶装置の回
路構成を簡略化することができる。

次に本発明による第３の実施例を第８図〜第１２図を参
照して詳細に説明する。

第８図に示すように、データ入力部１は複数のレジスタ
３ａ、３ｂ、３ｃ、・・・・・・、３ｎのそれぞれを縦
方向に直列に配列している。レジスタ３ａは入力端子Ｐ
１と接続されている。車両の走行に関する種々のデータ
はこの入力端子Ｐ１を介して入力する。すなわち、車両
の走行に関するそれぞれのデータは複数のビットで構成
され、このような複数のビットで構成された種々のデー
タがシリアルデータとして順次入力端子Ｐ１を介して入
力される。データ入力部１は入力制御回路４と接続され
ており、データ入力部１は入力制御回路４からの指令に
基づい−Ｕ　Ｉ！１１　ｔＩＩＩされる。また、データ
入力部１は記憶ブロック５と接続されている。

次に記憶ブロック５の構成を詳細に説明すると、レジス
タ３ａには複数のシフトレジスタ７を横方向に直列に配
列したレジスタ列９ａを接続している。また、レジスタ
３ｂには複数のシフトレジスタ７を横方向に直列に配列
したレジスタ列９ｂを接続している。また、レジスタ３
Ｃには複数のシフトレジスタ７を横方向に直列に配列し
て構成したレジスタ列９Ｃを接続している。更にレジス
タ３ｎには複数のシフトレジスタ７を横方向に直列に配
列して構成したレジスタ列９ｎを接続している。

記憶ブロック５はデータ出力部１３に接続されている。

このデータ出力部１３は複数のレジスタ１５ａ　、　１
５ｂ’、　１５ｃ　、−−−・−、１５ｎのそれぞれを
縦方向に直列に配列して構成される。レジスタ１５ａは
レジスタ列９ａと接続され、レジスタ１５ｂはレジスタ
列９ｂと接続され、レジスタ１５Ｃはレジスタ列９Ｃと
接続され、更にレジスタ１５ｎはレジスタ列９ｎと接続
されている。また、データ出力部１３は出力制御回路１
７と接続されており、データ出力部１３は出力制御回路
１７からの指令に基づいて制ｔｉｌｌされる。すなわち
、出力端子Ｐ７がレジスタ１５ｎと接続されており、出
力制御回路１７からの指令に基づいて記憶ブロック５に
記憶された複数種類のデータがデータの種類毎に端子Ｐ
１を介して順次出力される。

クロックパルス発生回路１９は第１図に示した例と同一
であり、第４図に示すような所定周期のクロックパルス
ＣＬを送出する。

次に第９図を参照して、第８図に示した記憶装置３３の
バックアップについて説明する。

第９図に示すように記憶装置３３はダイオードＤ１を介
して所定の直流電源Ｅに接続されており、通常時におい
ては、この所定の直流電源Ｅからの電源電圧が順方向に
接続されたダイオードＤ１を介して記憶装置３３へ供給
される。また、記憶装置３３はダイオードＤ２及び抵抗
Ｒ＋を介してバッテリーＢに接続されており、非定常時
等において直流電源Ｅからの電源供給が断たれた場合に
は、バッテリーＢからの電源が抵抗Ｒ＋及びダイオード
Ｄ２を介して記憶装置３３へ供給される。

また、バッテリーＢの代わりに所定の容量のコンデンサ
Ｇｏを接続し、通常時においては所定の直流電源Ｅから
の電源をコンデンサＣｏに充電するとともに、直流電源
Ｅからの電源供給が断たれた非定常時においては、コン
デンサＣｏからの充電電圧を記憶装置３３へ供給するよ
うに構成してもよい。

このバッテリーＢ又はコンデンサＧｏを内蔵する予備電
源回路３１は、電源供給が断たれた非定常状態において
記憶装置３３に記憶されたデータを保持するための保持
手段を構成する。

次に第１０図を参照して第８図に示したシフトレジスタ
７を説明する。

第１０図には２個のシフトレジスタ７．７を示しており
、それぞれ２個のインバータ２１ａ及び２１ｂが互いに
逆方向となるように並列に接続されている。インバータ
２１ｂの電流駆動能力はインバータ２１ａの電流駆動能
力よりも小さく設定されており、例えばゲートＧｂが開
いてシフトレジスタ７ａのデータがシフトレジスタ７ｂ
へ入力すると、インバータ２１ｂのＮ流駆動能力が小さ
いため、シフトレジスタ７ａから入力したデータがシフ
トレジスタ７ｂでラッチされる。また、シフトレジスタ
７ａのインバータ２１ａとシフトレジスタ７ｂのインバ
ータ２１ａとの間に接続されるゲートＧｂには所定のク
ロックパルスφ２が与えられるとともに、両サイドのゲ
ートＧａ及びＧＣのそれぞれにはり０ツクパルスφ１が
与えられる。したがって、ゲートＱａを介して入力する
データは、前述のクロックパルスφ１に同期して順次右
方向へシフトされる。

次に第１１図を参照して第８図に示したシフトレジスタ
７の他の構成例を説明覆る。

第１１図に示す例では、２個のシフトレジスタ７．７を
例にとって示している。シフトレジスタ７．７のそれぞ
れは、２個のインバータ２１が直列に接続されるととも
に、この２個のインバータ２１と並列に抵抗Ｒ２が接続
されている。また、シフトレジスタ７と７の間にはゲー
トＧｂが接続されている。また、図示しない他のシフト
レジスタとの間にもゲートＧａ、＋゛Ｇｃが設けられる
。これらのゲートＧａ　、　Ｇｂ　、　Ｇｃにはそれぞ
れ所定のクロックパルスφ１．φ２．φ１が与えられる
。

したがって、第１１図に示した例では左方向からデータ
が入力すると、クロックパルスφ１．φ２゜φ１に同期
して順次右方向へデータがシフトされる。

次に第１２図を参照して第８図の他の例を説明する。

第１２図に示した例では、記憶ブロック５を形成する複
数のシフトレジスタ７を直列に配列している。したがっ
て、複数種類のデータがシリアルデータとして入力端子
Ｐ＋を介して順次入力すると、記憶ブロック５ではクロ
ックパルスＣＬに同期してデータが順次シフトされる。

また、第１２図に示した例では記憶ブロック５内の各種
のデータの位置を示ずためのカウンタ１１が設けられる
。

第１２図に示した実施例では、記憶ブロック５を構成す
る複数のシフトレジスタ７をそれぞれ直列に配列して端
子Ｐ１から入力する複数種類のデータをシリアルデータ
として順次シフトさせるようにし・たことから、データ
入力部１及びデータ出力部１３の回路構成を簡略化する
ことができる。

また、第８図及び第１２因に示したシフトレジスタ７と
して第２図又は第５図の不揮発性の記憶部ＮＶを有する
シフトレジスタを用いて構成した場合には、中肉の走行
に関する情報を更に確実に記憶し且つ保持することがで
きる。

次に第１３図を参照して本発明に係る第４の実施例を説
明する。

第１３図に示す例では、複数の記憶装置３３を直列に接
続したことを特徴とする。

記憶装置３３としては、第８図又は第１２図に示した記
憶装置が用いられる。また、この記憶部［３３に組み込
まれるシフトレジスタ７としては、第２図又は第５図に
示した不揮発性の記憶部ＮＶを有するシフトレジスタに
より構成される。また、シフトレジスタ７として第６図
のシフトレジスタを用いて構成してもよい。

以上のように構成すると、記憶容量の増加等の変更の場
合に、従来のものではアドレス追加等の手続が必要とな
るが、この実施例では、ただ単に直接接続するのみで良
いため、変更を非常に容易に行なうことができる。

［発明の効果］ 以上説明してきたように、従来のものは、データの消去
と書込みを繰り返し行なわなくてはならないのに対し本
発明によれば、書込みを行なうだけで順次自動的に記憶
が行なわれ、非定常状態において記憶手段に記憶された
データを保持手段により保持するようにしたことから、
データの消去と占込みの制御を常に行なう場合に比べ、
低コストの装置で高速の処理が可能であり、緊急時等の
非定常時にあってもデータを確実に確保することができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示したブロック図、第２図
は第１図の要部を示した回路図、第３図は第２図の要部
を示した回路図、第４図は第１図のクロックパルス発生
回路から送出されるクロックパルスを示した説明図、第
５図は第２図の他の例を示した回路図、第６図は第２図
のその他の例を示した回路図、第７図は本発明の第２の
実施例を示したブロック図、第８図〜第１２図は本発明
の第３の実施例を示した図であり、第８図は本発明の第
３の実施例を示したブロック図、第９図は第８図の要部
を示した回路図、第１０図は第８図に示したシフトレジ
スタの内部構成図、第１１図は第８図に示したシフトレ
ジスタの他の構成例を示した回路図、第１２図は第８図
の他の構成例を示したブロック図、第１３図は本発明の
第４の実施例を示したブロック図、第１４図は従来例を
示したブロック図、第１５図は第１４図に示した記憶部
の内部構成図、第１６図は第１４図に示した記憶部の他
の構成例を示した回路図、第１７図は第１４図に示した
記憶部のその他の構成例を示した回路図である。 ５・・・記憶ブロック ７・・・シフトレジスタ ＮＶ・・・不揮発性の記憶部 ３１・・・予備電源回路 代理人　弁理士　　三　好　保　男 第２図 第３図 第４図 第６図 第９図 字１０図 第１１図

Claims (1)

1. 【特許請求の範囲】 車両の走行に関するデータ入力を制御する入力制御部と
   、入力制御部より入力されるデータを記憶する記憶部と
   を有するデータ記憶装置において、前記記憶部は配列さ
   れた複数の記憶素子を有して、この記憶素子に記憶され
   たデータを当該記憶素子に後続する記憶素子へ順次シフ
   トする記憶手段と、非定常状態で前記記憶手段に記憶さ
   れたデータを保持する保持手段と から成ることを特徴とするデータ記憶装置。