JPS60117657A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は浮遊ゲート構造を有する不揮発性半導体装置に
係り、特に眠気的に書き候え可能な不揮発注記１意装置
に関する。

〔従来技術とその問題点〕

浮遊ゲート構造を有する半導体不揮発注記１意素子とし
て第１図に示すセルか提案されている。（例えば特′開
昭５７−１４１９６９） 即ち、浮遊ゲートと容量結合する２つの制（至）ゲート
を有し、浮遊ゲートが薄い絶縁膜を介してソースと容量
結合しており、この薄い絶縁膜を１ｍしてのトンネル電
流により浮遊ゲートへの電荷の注入あるいは浮遊ゲート
からの放出を行い電気的ｌこ記憶内容の変更を行なう。

また、この記憶素子を用いてマｌ−ＩＪタックス成され
た大容量の記憶装置においては、２つの制御ゲートの一
方が行方向に共通接続されており、他方が列方向に共通
接続されている。選択的な書き替えを行うには書き込み
モードでは行デコーダ及び列デコーダにより選択された
素子のみ両方の制御ゲートに高電位が印加され、ソース
電極は接地される。その結果、薄い絶縁膜に高電界が印
加され、トンネル電流がｖＩＦ、れ電荷の注入が行なわ
れる。

逆に消去モードでは両方の制御ゲートが接地されソース
に高電位が印加されて電荷の放出が行なわれる。ところ
で、選択されていない素子のうち２つの制御ゲートの一
方が選択されている素子と共通接続されている素子では
どちらかの制御ゲートに高電位が印加される（以下半選
択モードと呼ぶ）ため、薄い絶縁膜には、電界か印加さ
れる。この様な状態がくり返しおこった場合、ついには
記憶内容が反転するという問題があった。

〔発明の目的〕

本発明は上記の点に鑑みなされたもので、半選択に対す
るマージンを拡大し信頼性の高い眠気的に消去可能な不
揮発性半導体記憶装置を提供する事を目的としている。

〔発明の概要〕

本発明は、第２図に示す如（、マトリックス構成された
記憶素子においてロウデコーダ出力に制御ゲートか共通
接続された素子のソースが共通接続されソースデコーダ
によって各列のソース電位がコントロールされる事を特
徴としている。第２図を用いて４＝ビツトセルマトリツ
クスの場合について考えてみると、消去、即ち浮遊ゲー
トから電荷を放出するには１例えば、カラムデコーダ出
力Ｘ、、Ｘ、及びロウデコーダ出力Ｙ、、Ｙ、を３妾堆
亀位、ソースデコーダ出カｓ２を接地ｌｕ位、ｓＩを高
電位に設定する。その結果、Ｍ、、Ｍ、が消去され、Ｍ
ｓ、Ｍ４の内容は変化しない。（Ｉき込み、即ち、浮遊
ゲートに電荷を注入する場合１例えば、Ｍ、を書き込む
には、カラムデコーダ出方Ｘ１／２高亀位、Ｘ！そ要地
電位、ロウデコーダ出カＹ。

を高電位、Ｙｔを接地は位、ソースデコーダ出方Ｓ、、
Ｓ、は接地電位より高く、制御ゲートに印加される高電
位よりも低い電位に設定する。その結果Ｍ、のみｆき込
みが行なわれる０Ｍ８及びＭ。

は半選択となるが、ソース１位がもち上げられているた
め、薄い絶縁膜に印加される電界は弱められ、半選択の
くり返しに対して光分なマージンをもっている。

〔発明の効果〕

本発明により、信頼の高い電気的に消去可能な不揮発性
半導体記憶装置が笑現される。

〔発明の実施例〕

以下１本発明を実施例を用いて説明する。第３図に記憶
素子の平面図を示しているように記憶素子形成プロセス
においてｐ型シリコン基板上に素子領域（１）と素子分
離領域（２）が形成された後、ゲート酸化膜か形成され
薄い酸化膜形成領域（３）の酸化膜が除去された後、ト
ンネル酸化膜（〜１００Ａ）が形成され、浮遊ゲート（
４）が形成され、る。次に。

浮遊ゲート上に酸化膜−が形成され制御ゲート（５）が
浮遊ゲート（４）と重なる部分で容量結合する如く形成
され、同じ（他のｆ［ｉ制御ゲート（６）が浮遊ゲート
（４）と容量結合する如く形成される。これらの制御ゲ
ートは直交している。次にドレイン（７）、ソース（８
）か形成され、第１の配線材料（９）でドレイン（６）
が共通接続され、第２の配線材料（１のでソース（８）
が共通接続される。また、制御ゲート（６）はチャネル
領域上で浮遊ゲート（４）よりもチャネルを被う領域が
大となっており、いわゆるオフセットトランジスタ構造
になっている。

この様な記憶素子をマトリックス構成し不揮発性記憶装
置を構成した場合のブロック図を第４図に示す。第３図
に示す記憶素子がメモリセルマトリックス（１１）を形
成しており、列方向に共通接続された制御ゲートはロウ
デコーダ（１２）の出力Ｙ１゜Ｙ、−・・・・・Ｙｎに
よりて電位か制御される。また行方向に共通接続された
制御ゲートはデータラッチ回路（１３）を介してカラム
デコーダ（１４）の出力Ｘ、　、　Ｘ、　。

・・−・・・Ｘｍに接続されている。一方１列方向に共
通接続されたソースはソースデコーダ（１５）の出力ｓ
Ｉ。

Ｓａｍ・・・・・・Ｓｌに接続されている。本装置にお
いて書き換えを行うには、まず、ソースデコーダ（１５
）の出力は全て接地電位となり、ロウデコーダ（１２）
の出力は選択された行のみよみ出し電位が印加され列方
向に共通接続されたドレイン共通椋鳥、Ｒ３゜・・・・
・・Ｒｍ　にそれまで記憶されていた情報が読み出され
、データラッチ回路（１３）にデータがラッチされる。

次に、変更すべきデータがアドレス信号と共に外部より
与えられ、工１０回路（１６）に与えられたデータはカ
ラムデコーダ（１４）を経て、データラッチ回路（１３
）の内容と置き換えられる。この動作は複数回行なわれ
る事が可能である。即ち１選択された行の複数の番地の
内容を置き換える事ができる。その後１選択されている
行の消去を行うためロウデコーダ（１２）の全ての出力
Ｙ、、Ｙ、・・・・・・Ｙｎ及びカラムデコーダ（１４
）の全ての出力Ｘ、、Ｘ、、・・・・・・Ｘｍが接地電
位に設定され、ソースデコーダ（１５）の出力Ｓ、　、
　Ｓ、・・・・・・８７のうち、選択された行のみ高電
位（２０Ｖ）が、他は接地電位が出力される。

この場合、選択された行以外のセルは全て２つの制御ゲ
ート及びソースが接地電位となり半選択のモードにはな
らない。

次に選択された行に接続されたロウデコーダ（１２）の
出力のみが高電位（２５Ｖ）となり、カラムデコーダ（
１４〕の出力はデータラッチ回路（１３）に記１意され
ている情報に従ってｉ％　を位（２５Ｖ）、あるいは接
地電位に設定され、ソースデコーダ（１５〕の出力は全
て接地電位より高く、制御ゲートに印加される高電位よ
り低い電位１例えば５■に設定される。その結果１選択
された行の２つの制御ゲートに高電位（２５Ｖ）が印加
されたセルでは、セルへの書き込みが行なわれるが、他
のセルは、２つの制御ゲートの片方あるいは両方が接地
電位のため、書き込みは起こらず、半選択モードに対し
ても、ソース電位が接地電位に比べて高く設定されてい
るため薄い酸化膜に印加される電界は緩和されており、
信頼性が著しく向上している。以上の様に１本発明によ
れば、同一行に含まれる記憶データを任意の数だけ一度
の書き換え動作で書き換える事が可能であり、また、半
選択のモードに対しても信頼性が秀れた不揮発性半導体
記憶装置が笑現される。

【図面の簡単な説明】

第１図は不揮発性半導体メモリの従来例を説明Ｔる等価
回路図、第２図は本発明を説明するための回路図、第３
図は本発明の一実施例の記憶素子を説明するための平面
図、第４図は本発明の一実施例の回路構成を説明するｔ
めの回路図である。 代理人弁理士　則　近　憲　佑（他１名）第１１！１ 第　２　図 ／４

Claims (1)

【特許請求の範囲】
1. 電気的に絶縁された浮遊ゲートとこの浮遊、ゲートに容
   量結合する２つのル１」御ゲートを有する電気的に書き
   換え可能な不揮°発性半導ｔ＄素子をマトリックス構成
   してなる記憶装置において、前記制御ゲートの一方が行
   方向に共通接続されてロウデコーダ出力に接続されてお
   り、他の制御ゲートが列方向に共通接続されてデータラ
   ッチ回路の出力に接続されており、データラッチ回路−
   はカラムデコーダを介して入出力回路に接続されており
   薄い絶縁膜を介して、前記浮遊ゲートと容量結合するソ
   ースが行方向に共通接続されてソースデコーダの出力に
   接続されており、情報の書き替えを行う際に！８択され
   た行のそれまでに書かれていたデータを前記データラッ
   チ回路に読み出した後、データラッチ回路内で外部より
   瞥き換えを行ない、更に息根した行のソースデコーダ出
   力に高電位を印加し、記憶内容を消去し、前記ロウデコ
   ーダ出力とデータラッチ回路出力を高電位あるいは接地
   電位としソースデコーダ出力を１妾地亀立より關く、高
   電位より低い電位として省き換えを行なう事を特徴とす
   る不揮発性半導体記憶装置。