JPH0567758A

JPH0567758A - 不揮発性半導体記憶装置

Info

Publication number: JPH0567758A
Application number: JP23021291A
Authority: JP
Inventors: Makoto Yamamoto; 山本　　誠; Kazuo Kobayashi; 和男小林
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-09-10
Filing date: 1991-09-10
Publication date: 1993-03-19

Abstract

(57)【要約】【構成】４つのブロック１１０〜１１３に分割された
メモリセルアレイ１１を有するフラッシュＥＥＰＲＯＭ
において、ソース線ＳＬが各ブロックに別々に設けられ
てブロック単位のデータ消去が可能にされ、かつ、これ
らのブロックにそれぞれ対応して、対応するブロックに
データがすでに書込まれているか、対応するブロックか
らデータが消去されているかを示す１ビットのデータを
記憶する状態記憶回路２００，２１０，２２０，２３０
が設けられる。【効果】任意のブロックに対するデータ書換えおよ
び、データ消去に先立って、このブロックにすでにデー
タが書込まれているか、このブロックからすでにデータ
が消去されているかを短時間で確認して、誤ったデータ
書込みやデータ消去を防止することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、特に、電気的にデータを書込みかつ消去する
ことができる不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置には、ＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）やＳＲＡＭ（スタティ
ックランダムアクセスメモリ）等の揮発性メモリと、不
揮発性メモリとがある。

【０００３】揮発性メモリの記憶データは、電源が切ら
れると消滅するが、不揮発性メモリの記憶データは、電
源が切られた後も消滅しない。このような不揮発性半導
体記憶装置として代表的なものにＰＲＯＭ（Ｐｒｏｇｒ
ａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）が
ある。ＰＲＯＭは、ユーザ側で情報を書込める半導体記
憶装置である。

【０００４】このＰＲＯＭには、書込んだ情報を電気的
に消去して情報を書換えることができるＥＥＰＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙｅｒａｓａｂｌｅａｎ
ｄＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）がある。半導
体チップ上のメモリセルの記憶データを、すべて、また
は、ブロック単位で一括して消去することができるＥＥ
ＰＲＯＭは、フラッシュＥＥＰＲＯＭと呼ばれる。

【０００５】図３は、複数のブロックに分割されたメモ
リセルアレイを有する従来のフラッシュＥＥＰＲＯＭの
全体構成を示す概略ブロック図である。図３には、メモ
リセルアレイが４つのブロックに分割される場合が例示
される。各ブロックは１ビットに対応する。

【０００６】以下、図３を参照しながら従来のフラッシ
ュＥＥＰＲＯＭの構成および動作について説明する。

【０００７】メモリセルアレイ１１を構成する４つのブ
ロック１１０〜１１３の各々は、行方向および列方向に
マトリックス状に配列された複数のメモリセルＭＣを含
む。

【０００８】ワード線ＷＬは、各メモリセル行に対応し
て１本ずつ設けられ、ビット線ＢＬは各メモリセル列に
対応して１本ずつ設けられる。各メモリセルＭＣには対
応するワード線ＷＬおよびビット線ＢＬが接続される。

【０００９】各メモリセルＭＣには、フローティングゲ
ートに電荷を蓄えることができるＦＡＭＯＳ（Ｆｌｏａ
ｔｉｎｇｇａｔｅＡｖａｌａｎｃｈｅｉｎｊｅｃ
ｔｉｏｎＭＯＳ）トランジスタが用いられる。

【００１０】図５は、ＦＡＭＯＳトランジスタの構造を
示す断面図である。図５を参照して、ＦＡＭＯＳトラン
ジスタは、コントロールゲート３００と、フローティン
グゲート３１０と、Ｐ型基板３４０表面に形成されたＮ
型領域３２０および３３０と、絶縁層３５０とを含む。

【００１１】フローティングゲート３１０は、Ｐ型基板
３４０表面に、Ｎ型領域３２０および３３０間に跨がる
ように、絶縁層３５０を介して形成される。コントロー
ルゲート３００は、フローティングゲート３１０上に絶
縁層３５０を介して形成される。

【００１２】コントロールゲート２００およびフローテ
ィングゲート２１０は、いずれもポリシリコン等の導電
体によって形成される。絶縁層２５０は、ＳｉＯ₂など
の酸化膜によって形成される。

【００１３】Ｐ型基板３４０とフローティングゲート３
１０との間の酸化膜（いわゆるトンネル酸化膜）３５０
の厚さは通常１００Å程度であり非常に薄い。

【００１４】コントロールゲート３００は、図３におい
て対応するワード線ＷＬに接続される。２つのＮ型領域
３２０および３３０のうちの一方３２０は、このＭＯＳ
トランジスタのドレインとして図３における対応するビ
ット線ＢＬに接続される。もう一方のＮ型領域３３０
は、このＭＯＳトランジスタのソースとして、図３の対
応するソース線ＳＬに接続される。Ｐ型基板３４０は接
地される。フローティングゲート３１０およびコントロ
ールゲート３００間の絶縁膜３７０の厚さは、２００Å
程度であり、トンネル酸化膜３６０の厚さよりも十分に
厚い。

【００１５】データ書込時には、コントロールゲート３
００およびドレイン３２０にそれぞれワード線ＷＬおよ
びビット線ＢＬを介して１２Ｖ程度の高圧パルスが印加
され、ソース３３０がソース線ＳＬを介して接地され
る。

【００１６】ドレイン３２０に高電位が付与され、かつ
ソース３３０が接地されることによって、ドレイン３２
０とＰ型基板３４０との界面付近でアバランシェ崩壊が
生じる。これによって、ドレイン３２０近傍の空乏層に
おいて、高いエネルギを持つ自由電子（ホットエレクト
ロン）および、この電子と対をなすホールが発生する。
ホールは、接地されたＰ型基板３４０へ流れる。一方、
コントロールゲート３００にも高電位が付与されている
ため、発生したホットエレクトロンは、コントロールゲ
ート３００からの電界によって、フローティングゲート
３１０とＰ型基板３４０との間のトンネル酸化膜３６０
を透過してフローティングゲート３１０に注入される。

【００１７】フローティングゲート３１０は、周囲の絶
縁膜３５０によって、コントロールゲート３００，ドレ
イン３２０，およびソース３３０から電気的に絶縁され
ている。したがって、フローティングゲート３１０に注
入された電荷は、外部に流出しない。このため、フロー
ティングゲート３１０にいったん注入された電子は、電
源が切られた後もフローティングゲート３１０から長期
間流出せず蓄積される。

【００１８】フローティングゲート３１０に電子が蓄積
されている状態がデータ“０”に対応し、フローティン
グゲート３１０に電子が蓄積されていない状態がデータ
“１”に対応する。したがって、メモリセルＭＣの記憶
データは、電源が切られた後も保持される。

【００１９】さて、フローティングゲート３１０に電子
が注入されると、蓄積された電子からの電界によってソ
ース３３０およびドレイン３２０間（すなわちチャネル
領域）の極性が正方向にシフトする。このため、チャネ
ル領域に負極性の反転層は生じにくくなる。

【００２０】したがって、フローティングゲート３１０
に電子が蓄積されると、このＭＯＳトランジスタにチャ
ネルを生じさせるのに必要なゲート電圧、すなわちしき
い値電圧が高くなる。つまり、コントロールゲート３０
０にフローティングゲート３１０に電子が蓄積されてい
ない場合よりも高い電圧を与えないとチャネル領域に反
転層は生じない。

【００２１】記憶データの消去のためには、ソース３３
０にソース線ＳＬを介して高電位が付与され、一方コン
トロールゲート３００がワード線ＷＬを介して接地され
る。これによって、フローティングゲート３１０とソー
ス３３０との間に、ソース３３０を高電位側として高電
界が印加される。この結果、フローティングゲート３１
０とソース３３０との間にトンネル現象が生じ、フロー
ティングゲート３１０とソース３３０との間のトンネル
酸化膜３６０にトンネル電流が流れる。すなわち、フロ
ーティングゲート３１０からソース３３０にトンネル酸
化膜３６０を介して電子が流出する。これによって、フ
ローティングゲート３１０に蓄積された電子が除去さ
れ、このＭＯＳトランジスタのしきい値電圧は低下す
る。

【００２２】図６は、フラッシュＥＥＰＲＯＭにおいて
メモリセルとして用いられるＦＡＭＯＳトランジスタ
（以下、メモリトランジスタと称す）の、データ書込お
よびデータ消去による電気的特性の変化を示すグラフで
ある。図６において、横軸はゲート電圧Ｖ_Gを示し、縦
軸はドレイン電流Ｉ_Dを示す。

【００２３】図６を参照して、フローティングゲートに
電子を注入されていない状態のメモリトランジスタは曲
線で示されるようにエンハンスメントタイプの特性を
示す。フローティングゲートに電子が注入されると、メ
モリトランジスタの特性を示す曲線は、曲線で示され
るように図における右側にシフトする。すなわち、デー
タ書込によってメモリトランジスタのしきい値電圧は、
低い値Ｖ_{T H E}から高い値Ｖ_{T H p}に変化し、データ消
去によって、メモリトランジスタのしきい値電圧は、こ
の高い値Ｖ_{T H p}からもとの低い値Ｖ_{T H E}に戻る。

【００２４】メモリトランジスタは、記憶データが
“１”であるときのしきい値電圧Ｖ_{T H} _Eが半導体装置
の駆動電圧Ｖ_{C C}（通常５Ｖ）よりも低く、かつ、記憶
データが“０”であるときのしきい値電圧Ｖ_{T H p}がこ
の駆動電圧Ｖ_{C C}よりも高くなるように、設計される。

【００２５】再度図５を参照して、データ読出時には、
コントロールゲート３００およびドレイン３２０にそれ
ぞれ、対応するワード線ＷＬおよびビット線ＢＬを介し
て駆動電圧Ｖ_{C C}および、これに比較的近い電圧か印加
され、ソース３３０がソース線ＳＬを介して接地され
る。

【００２６】フローティングゲート３１０に電子が蓄積
されていなければ、このメモリトランジスタのしきい値
電圧は駆動電圧Ｖ_{C C}よりも十分に低いので、ソース３
３０およびドレイン３２０間にチャネルが生じる。しか
し、フローティングゲート３１０に電子が蓄積されてい
なければ、このメモリトランジスタのしきい値電圧は駆
動電圧Ｖ_{C C}よりも高いので、ソース３３０およびドレ
イン３２０間にチャネルは生じない。

【００２７】したがって、記憶データが“１”であるメ
モリトランジスタは、データ読出時にＯＮ状態となり対
応するビット線ＢＬからソース線ＳＬに電流を流す。し
かし、記憶データが“０”であるメモリトランジスタ
は、データ読出時においてＯＦＦ状態であるので、対応
するビット線ＢＬからソース線ＳＬに電流を流さない。
そこで、データ読出時には、データを読出されるべきメ
モリトランジスタに接続されたビット線に電流が流れる
か否かがセンスアンプによって検出される。この検出結
果に基づいて、記憶データが“１”および“０”のうち
のいずれであるかが判定される。

【００２８】再度図３を参照して、ワード線ＷＬは４つ
のブロック１１０〜１１３に共通に設けられ、ビット線
ＢＬは、これら４つのブロック１１０〜１１３のそれぞ
れに独立に設けられる。

【００２９】ソース線ＳＬも、これら４つのブロック１
１０〜１１３にそれぞれ独立に設けられる。各ブロック
１１０〜１１３内のすべてのメモリトランジスタＭＣの
ソース３３０は、そのブロックに設けられたソース線Ｓ
Ｌに共通に接続される。

【００３０】アドレスバッファ１３は、メモリセルアレ
イ１１に対するデータ読出時およびデータ読出時に、外
部アドレス信号Ａ０〜ＡｎをバッファリングしてＸデコ
ーダ１４に与える。

【００３１】Ｘデコーダ１４は、データ書込時におい
て、アドレスバッファ１３からのアドレス信号をデコー
ドして、メモリセルアレイ１１内のワード線ＷＬのうち
の１本を選択し、選択したワード線にのみ１２Ｖ程度の
高電位を付与する。さらに、Ｘデコーダ１４は、データ
消去時において、メモリセルアレイ１１内のすべてのワ
ード線ＷＬの電位を０Ｖにする。

【００３２】さらに、Ｘデコーダ１４は、データ読出時
において、アドレスバッファ１３からのアドレス信号を
デコードして、メモリセルアレイ１１内のワード線ＷＬ
のうちの１本を選択し、選択したワード線にのみこの半
導体記憶装置１０の駆動電圧Ｖ_{C C}を与え、他のすべて
のワード線の電位を接地電位０Ｖ程度にする。

【００３３】アドレスバッファ１５は、データ書込時，
データ消去時，およびデータ読出時に、前述の外部アド
レス信号Ａ０〜Ａｎとは別の外部アドレス信号Ｂ０〜Ｂ
ｎをバッファリングしてＹデコーダ１６に与える。

【００３４】Ｙデコーダ１６は、データ書込時およびデ
ータ読出時において、メモリセルアレイ１１内のビット
線ＢＬのうち、列アドレス信号Ｂ０〜Ｂｎが指示する１
つの列に対応して設けられた１本のみが対応するＹゲー
トを介してセンスアンプおよび書込／消去回路１８に接
続されるように、Ｙゲート１２０〜１２３を制御する。
さらに、Ｙデコーダ１６は、データ消去時において、メ
モリセルアレイ１１内のいずれのビット線ＢＬもセンス
アンプおよび書込／消去回路１８に電気的に接続されな
いように、Ｙゲート１２０〜１２３を制御する。

【００３５】外部アドレス信号Ａ０〜Ａｎは、メモリセ
ルアレイ１１においてどの行に配列されたメモリセルに
対してデータ書込またはデータ読出を行なうかを指示す
る行アドレス信号である。一方、外部アドレス信号Ｂ０
〜Ｂｎは、メモリセルアレイ１１においてどの列に配列
されたメモリセルに対してデータ書込またはデータ読出
を行なうかを指示する列アドレス信号である。

【００３６】Ｙゲートと１２０〜１２３はそれぞれ、メ
モリセルブロック１１０〜１１３に対応して設けられ
る。

【００３７】入出力バッファ１７は、データ書込時にお
いて、外部からの入力データ信号を増幅してセンスアン
プおよび書込／消去回路１８に与え、データ読出時にお
いて、センスアンプおよび書込／消去回路１８の出力信
号を増幅し、読出データとして外部に出力する。

【００３８】Ｙゲート１２０〜１２３およびセンスアン
プおよび書込／消去回路１８の構成および動作について
は図４を参照しながら以下に具体的に説明する。

【００３９】図４は、Ｙゲート１２０〜１２３およびメ
モリセルブロック１１０〜１１３の具体的な構成を示す
回路図である。図４には、メモリセルブロック１１０〜
１１３のうちの任意の１つおよびこれに対応して設けら
れた１つのＹゲートの構成が代表的に示され、Ｙデコー
ダ１６の出力信号線や、センスアンプおよび書込／消去
回路１８の出力信号線等も、この１つのメモリセルブロ
ックおよびＹゲートの動作に関与するもののみが、各メ
モリセルブロック１１０〜１１３が３行×３列に配列さ
れたメモリセルを含む場合を例にとって示される。ま
た、各メモリトランジスタはＭＣはＦＡＭＯＳトランジ
スタの記号で示される。

【００４０】センスアンプ１８１，書込回路１８２，お
よび消去回路１８３は、図３におけるセンスアンプおよ
び書込／消去回路１８に含まれる。

【００４１】各Ｙゲート１２０〜１２３は、対応するメ
モリセルブロック１１０〜１１３内のすべてのビット線
ＢＬ１〜ＢＬ３のそれぞれと、センスアンプ１８１およ
び書込回路１８２が接続されたＩ／Ｏ線１２４との間に
設けられるＮチャネルＭＯＳトランジスタＴＲ１〜ＴＲ
３を含む。これらのトランジスタＴＲ１〜ＴＲ３のゲー
トはそれぞれ、別々の接続線Ｙ１〜Ｙ３を介してＹデコ
ーダ１６に接続される。

【００４２】消去回路１８３には、各メモリセルブロッ
ク１１０〜１１３のソース線ＳＬが接続される。

【００４３】データ書込時またはデータ読出時におい
て、図３の列アドレス信号Ｂ０〜Ｂｎがたとえば、図４
における左端のメモリセル列を指示するものであれば、
Ｙデコーダ１６は、Ｙゲート１２０〜１２３とＹデコー
ダ１６とを接続する接続線のうちの１本Ｙ１にのみハイ
レベルの電位を与え、他のすべての電位をローレベルに
する。これによって、Ｉ／Ｏ線１２４が、列アドレス信
号Ｂ０〜Ｂｎが指示するメモリセル列に対応して設けら
れたビット線ＢＬ１にのみ電気的に接続される。

【００４４】データ書込時には、書込回路１８２が、外
部からの入力データ信号に応じてく／Ｏ線１２４の電位
を設定する。

【００４５】具体的には、外部からの入力データ信号が
データ“０”を示すものであれば、書込回路１８２は、
Ｉ／Ｏ線１２４に１２Ｖ程度の高電圧を印加する。逆
に、外部からの入力データ信号がデータ“１”を示すも
のであれば、書込回路１８２は、Ｉ／Ｏ線１２４を低電
位にする。

【００４６】一方、データ書込時において図３の行アド
レス信号Ａ０〜Ａｎがたとえば、図４における１番上の
メモリセル行を指示するものであれば、Ｘデコーダ１４
は、ワード線ＷＬ１にのみ１２Ｖ程度の高電圧を印加
し、他のすべてのワード線ＷＬ２，ＷＬ３を低電位にす
る。消去回路１８３は、データ書込時において、各メモ
リセルブロック１１０〜１１３のソース線ＳＬに接地電
位を与える。

【００４７】したがって、行アドレス信号Ａ０〜Ａｎが
示す行と列アドレス信号Ｂ０〜Ｂｎが示す列との交点に
配列された１つのメモリトランジスタ（以下、選択され
たメモリトランジスタと称す）ＭＣにおいてのみ、コン
トロールゲート３００およびドレイン３２０の両方に高
電圧が印加される。これによって、この１つのメモリト
ランジスタＭＣにおいてのみ、アバランシェ崩壊によっ
て生じた電子がフローティングゲート３１０に注入され
る。

【００４８】逆に、入力データ信号がデータ“１”を示
すものであれば、選択されたメモリセルＭＣにおいて、
ドレイン３２０は高電位とされないため、アバランシェ
崩壊が生じないので、電子がフローティングゲート３１
０に注入されない。

【００４９】このようにして、データ書込時には、選択
された１つのメモリセルにのみ、外部からの入力データ
が書込まれる。

【００５０】一方、データ読出時には、行アドレス信号
Ａ０〜Ａｎがたとえば図４の一番上のメモリセル行を指
示するものであれば、Ｘデコーダ１４はワード線ＷＬ１
にのみ前述の駆動電圧Ｖ_{c c}を与え、他のすべてのワー
ド線ＷＬ２，ＷＬ３に接地電位を与える。

【００５１】データ読出時には、消去回路１８３は、デ
ータ書込時と同様に、各メモリセルブロック１１０〜１
１３のソース線ＳＬに接地電位を与える。

【００５２】したがって、選択されたメモリトランジス
タＭＣの記憶データが“１”であれば、このメモリセル
ＭＣはＸデコーダ１４から与えられるゲート電圧によっ
てＯＮ状態となるので、Ｉ／Ｏ線１２４からトランジス
タＴＲ１，ビット線ＢＬ１，およびこのメモリトランジ
スタＭＣを介してソース線ＳＬに電流が流れる。

【００５３】しかし、選択されたメモリトランジスタの
記憶データが“０”であれば、このメモリトランジスタ
は５Ｖ程度のゲート電圧によってＯＮ状態とならないた
め、Ｉ／Ｏ線１２４からソース線ＳＬに流れる電流は生
じない。

【００５４】データ書込時には、書込回路１８２は動作
せずセンスアンプ１８１が動作する。センスアンプ１８
１は、Ｉ／Ｏ線１２４の電位変化を検知して、その検知
結果に応じたデータ信号を出力する。

【００５５】具体的には、Ｉ／Ｏ線１２４からソース線
ＳＬに電流が流れることによって、Ｉ／Ｏ線１２４の電
位が低下すると、センスアンプ１８１は、この電位低下
を検知して、データ“１”に対応する電位を出力する。
Ｙ／Ｏ線１２４からソース線ＳＬに流れる電流が生じ
ず、Ｉ／Ｏ線１２４の電位が低下しなければ、センスア
ンプ１８１は、データ“０”に対応する電位を出力す
る。

【００５６】このように、データ書込時には、選択され
たメモリセルの記憶データがセンスアンプ１８１によっ
て読出される。

【００５７】データ消去時には、Ｙデコーダ１６は、各
Ｙゲート１２０〜１２３とＹデコーダ１６とを接続する
接続線Ｙ１〜Ｙ３のすべてにローレベルの電位を与え
る。これによって、各Ｙゲート１２０〜１２３におい
て、トランジスタＴＲ１〜ＴＲ３がすべてＯＦＦ状態と
なるので、各メモリセルブロック１１０〜１１３におい
て、ビット線ＢＬ１〜ＢＬ３はすべてフローティング状
態となる。

【００５８】一方、Ｘデコーダ１４は、データ消去時に
おいて、すべてのワード線ＷＬ１〜ＷＬ３に接地電位を
与え、消去回路１８３は、メモリセルブロック１１０〜
１１３のうちのいずれかのソース線ＳＬに１２Ｖ程度の
高電位を与え、他のすべてのソース線ＳＬを低電位にす
る。

【００５９】したがって、消去回路１８３により高電位
を付与されたソース線ＳＬに接続されるメモリセルブロ
ックにおいてのみ、すべてのメモリトランジスタのフロ
ーティングゲート３１０およびソース３３０間にソース
３３０を高電位側とする高電圧が印加されて、すべての
メモリトランジスタのフローティングゲート３１０から
電子が引き抜かれる。

【００６０】このように、データ消去時には、メモリセ
ルアレイ１１内のメモリセルの記憶データがブロック単
位で一括して消去される。

【００６１】なお、ソース線ＳＬがすべてのメモリセル
ブロック１１０〜１１３に共通に設けられていれば、デ
ータ消去時にこのソース線ＳＬに高電圧が印加されるこ
とによって、メモリセルアレイ１１内のすべてのメモリ
セルのフローティングゲート３１０からソース３３０に
電子が引き抜かれる。つまり、メモリセルアレイ１１内
のすべてのメモリセルのデータが一括して消去される。

【００６２】なお、実際には、フラッシュＥＥＰＲＯＭ
１０は、外部から与えられる種々の制御信号によって制
御されて、上記のような一連の回路動作を実現するよう
に構成される。

【００６３】

【発明が解決しようとする課題】以上のように、従来の
フラッシュＥＥＰＲＯＭによれば、すべてのメモリセル
のデータを一括して、または、１つのメモリセルブロッ
ク内のメモリセルの記憶データを一括して消去すること
が可能である。

【００６４】１つのメモリセルブロック内のすべてのメ
モリセルの記憶データを一括して消去することができる
構成のフラッシュＥＥＰＲＯＭにおいては、データ書込
が、１つのメモリセルブロック内のすべてのメモリセル
に対して順に行なわれた後、他の１つのメモリセルブロ
ック内のすべてのメモリセルに対して順に行なわれると
いう工程が繰返されて、すべてのメモリセルブロックに
データが書込まれる。

【００６５】一方、１つのメモリセルブロックの記憶デ
ータのみを書換える場合、このメモリセルブロックの記
憶データのみを消去した後、このメモリセルブロック内
のすべてのメモリセルに順に新たなデータを書込む必要
がある。このため、記憶データをブロック単位で一括消
去可能なフラッシュＥＰＲＯＭによれば、すべてのメモ
リセルブロックにデータが書込まれた後、任意の１つの
ブロックの記憶データのみを書換えたり消去したりする
ことができる。

【００６６】一方、１つのメモリセルブロック内のすべ
てのビットのデータを変更する必要が生じることは実際
には少なく、いくつかのビットのデータは変更する必要
がないことが多い。しかし、データ書換え時には１つの
メモリセルブロック内のすべてのメモリセルの記憶デー
タが消去されるので、データを変更される必要のないメ
モリセルに対しても外部から再び書込データを入力しな
ければならない。このような書込データの再入力の際に
は、人為的な原因によって書込データに誤りが生じやす
いため、データ書換え後のメモリセルブロックの記憶デ
ータが誤ったものとなる可能性がある。そのため、すで
にデータが書込まれているメモリセルブロックに対して
データ書換えの要求が生じた場合には、理想的には、デ
ータを変更する必要のあるビットのメモリセルに対して
のみ外部から書換え用のデータが入力されるべきであ
る。そのためには、まず、データ書換えの対象となった
メモリセルブロックが、すでにデータが消去された状態
であるか、すでに書込まれた状態であるかを確認する必
要がある。

【００６７】また、データ書換えおよび消去が繰返され
ると、すでにデータが消去されているメモリセルブロッ
クに対してデータの書換えや消去の要求が生じる場合が
ある。しかしながら、各メモリセルのデータ書換え可能
回数は有限であるので、すでにデータが消去されたメモ
リセルブロックに対してデータ消去のための高圧印加と
いう電気的なストレスが加えられることは好ましくな
い。そこで、すでにデータが消去されているメモリセル
ブロックに対してはそれを確認し、むだなデータ消去
（データ書換えのための予備的なデータ消去を含む）が
行なわれないようにする必要がある。

【００６８】具体的には、このような確認のために、デ
ータ書換えあるいはデータ消去の前に、データ書換えあ
るいはデータ消去が行なわれるべきメモリセルブロック
内のすべてのメモリセルの記憶データを順次読出し、読
出した記憶データがすべてデータ“１”であるか否かを
調べる必要がある。このメモリセルブロックから読出さ
れたデータがすべて“１”であれば、このメモリセルブ
ロックの記憶データはすでに消去されていると考えら
れ、このメモリセルブロックから読出された少なくとも
いずれか１つの記憶データが“０”であれば、このメモ
リセルブロックにはすでにデータが書込まれていると考
えられる。

【００６９】したがって、ブロック単位でのデータ書換
えおよびデータ消去が可能なフラッシュＥＥＰＲＯＭに
おいては、データ書換えあるいはデータ消去の前の、こ
のような確認のためのデータ読出が必要となるので、デ
ータ書換えおよびデータ消去に要する時間がいずれもこ
の読出に要する時間の分だけ長くなる。各メモリセルブ
ロック内のメモリセルの数が多いほど、データ書換えあ
るいはデータ消去の前のデータ読出によって費やされる
時間は長くなり、このような問題が顕著となる。

【００７０】それゆえに、本発明の目的は、上記のよう
な問題点を解決し、ブロック単位でのデータ書換えおよ
びデータ消去をより高速に行なうことができる不揮発性
半導体記憶装置を提供することである。

【００７１】

【課題を解決するための手段】上記のような目的を達成
するために、本発明にかかる不揮発性半導体記憶装置
は、複数のブロックに分割されたメモリセルアレイと、
これら複数のブロックの各々ごとに、そのブロックに含
まれるすべてのメモリセルのデータを一括して消去する
ため、これらすべてのメモリセルに一括して高電圧を印
加するデータ消去手段と、これら複数のブロックの各々
ごとに、そのブロックに含まれるすべてのメモリセルに
データを書込むデータ書込手段と、これら複数のブロッ
クにそれぞれ対応して設けられる複数の記憶手段と、こ
の複数の記憶手段からデータを読出すデータ読出手段と
を備える。各ブロックは、複数の不揮発性メモリセルを
有する。

【００７２】複数の記憶手段の各々は、対応するブロッ
クにすでにデータが書込まれているか否かを示すデータ
を記憶するように構成される。データ読出手段は、これ
ら複数の記憶手段からデータを読出す。

【００７３】

【作用】本発明にかかる不揮発性半導体記憶装置は、上
記のように構成されるので、メモリセルアレイを構成す
る各ブロックの状態（データがすでに書込まれている
か、データが消去されているか）が、そのブロックに対
するデータ消去またはデータ書込みに先立って、このブ
ロックに対応して設けられた記憶手段から読出され得
る。このため、各ブロックへのデータ書込および、各ブ
ロックのデータ消去は、そのブロックの状態を確認した
上で行なうことができるようになる。

【００７４】

【実施例】図１は、本発明の一実施例のフラッシュＥＥ
ＰＲＯＭの全体構成を示す概略ブロック図である。

【００７５】図１を参照して、このフラッシュＥＥＰＲ
ＯＭは、図３に示される従来のフラッシュＥＥＰＲＯＭ
に含まれる機能ブロックに加えて、制御回路１９，ブロ
ックデコーダ２１，および状態記憶部２０を含む。この
フラッシュＥＥＰＲＯＭの他の部分の構成および動作
は、図３に示される従来のフラッシュＥＥＰＲＯＭにお
けるそれと同様であるので説明は省略する。

【００７６】状態記憶部２０は、メモリセルブロック１
１０〜１１３にそれぞれ対応して設けられる状態記憶回
路２００，２１０，２２０，２３０を含む。

【００７７】ブロックデコーダ２１は、外部からの列ア
ドレス信号Ｂ０〜Ｂｎのうち、データが書込まれるべ
き、または、データを読出されるべきメモリセルが配列
されたメモリセル列がメモリセルブロック１１０〜１１
３のうちのいずれに属するか、すなわちブロックアドレ
スを示す信号を、アドレスバッファ１５を介して受け
る。

【００７８】一般に、ブロック分割されたメモリセルア
レイを有する半導体記憶装置において、列アドレス信号
の上位ビットの信号が、ブロックアドレスを示す信号と
される。本実施例では、メモリセルアレイ１１が４つの
ブロック１１０〜１１３に分割されるので、ブロックア
ドレスは２ビットの信号で示すことができる。そこで、
本実施例では、列アドレス信号Ｂ０〜Ｂｎのうち、上位
２ビットの信号Ｂ（ｎ−１）およびＢｎがブロックアド
レス信号であるものとする。

【００７９】ブロックデコーダ２１は、アドレスバッフ
ァ１５によりバッファリングされたブロックアドレス信
号をデコードして、状態記憶回路２００〜２３０のうち
の１つを活性化する。

【００８０】状態記憶回路２００，２１０，２２０，２
３０の各々は、対応するメモリセルブロック１１０〜１
１３がどのような状態にあるのか（すでにデータが書込
まれた状態にあるのか、すでにデータが消去された状態
にあるのか）を記憶する。

【００８１】図２は、Ｙゲート１２０〜１２３およびメ
モリセルブロック１１０〜１１３の具体構成とともに状
態記憶回路２００，２１０，２２０，２３０の構成の一
例を示す回路図である。図２には、メモリセルブロック
１１０〜１１３のうちの任意の１つに対応して設けられ
るＹゲート１２０〜１２３および状態記憶回路２００，
２１０，２２０，２３０が代表的に示される。なお、接
続線等も、１つのメモリセルブロックに関与するものの
みが示され、他のメモリセルブロックに関与するものは
省略される。

【００８２】図２には、各メモリセルブロック１１０〜
１１３が３行×３列に配列されたメモリセルＭＣによっ
て構成される場合が例示される。以下、図２を参照しな
がら、状態記憶回路２００，２１０，２２０，２３０の
構成および動作について説明する。

【００８３】状態記憶回路２００，２１０，２２０，２
３０の各々は、メモリセルＭＣＣと、インバータＩＮＶ
と、インバータＩＮＶの出力端およびＩ／Ｏ線１２４間
に設けられるＮチャネルＭＯＳトランジスタＴＲＲと、
書込／消去回路３００とを含む。メモリセルＭＣＣは、
ダイオード接続されたＮチャネルＭＯＳトランジスタ４
００を介して駆動電圧源に接続される。

【００８４】状態記憶回路２００，２１０，２２０，２
３０のそれぞれに設けられたトランジスタＴＲＲのゲー
トは、別々の信号線ＹＹを介してブロックデコーダ２１
に接続される。

【００８５】メモリセルＭＣＣは、ＦＡＭＯＳトランジ
スタによって構成される。各状態記憶回路２００，２１
０，２２０，２３０において、メモリセルＭＣＣを構成
するトランジスタのコントロールゲート，ドレイン，お
よびソースはいずれも書込／消去回路３００に接続され
る。

【００８６】ブロックデコーダ２１は、ブロックアドレ
ス信号Ｂ（ｎ−１），Ｂｎをデコードして、選択される
メモリセルが配列されたメモリセルブロック（１１０〜
１１３のうちのいずれか１つ）に対応して設けられた状
態記憶回路（２００，２１０，２２０，２３０のうちの
いずれか１つ）内の書込／消去回路３００およびトラン
ジスタＴＲＲのゲートにのみハイレベルの電位を与え、
他の状態記憶回路内の書込／消去回路３００およびトラ
ンジスタＴＲＲのゲートにはすべてローレベルの電位を
与える。これによって、状態記憶回路２００，２１０，
２２０，２３０のうちの１つにおいてのみ、トランジス
タＴＲＲがＩ／Ｏ線１２４に電極に接続され、かつ、書
込／消去回路３００が活性化される。

【００８７】活性化された書込／消去回路３００は、対
応するメモリセルブロック１１０〜１１３へのデータ書
込期間中に、メモリトランジスタＭＣＣのコントロール
ゲート，ドレイン，およびソースにそれぞれ、１２Ｖ，
７Ｖ，および０Ｖの電位を供給する。このため、メモリ
トランジスタＭＣＣのフローティングゲートにはアバラ
ンシェ崩壊によって生じた電子が注入される。その後、
書込／消去回路３００は、メモリトランジスタＭＣＣの
ドレインへの高電位の付与を停止し、メモリトランジス
タＭＣＣのゲート電位を５Ｖにする。このときメモリト
ランジスタＭＣＣのしきい値電圧は高いため、メモリト
ランジスタＭＣＣはこのゲート電位５ＶによってＯＦＦ
状態となる。したがって、メモリトランジスタＭＣＣの
ドレイン電位は、常時ＯＮ状態のトランジスタ４００が
ノードＮＤに供給する電荷によってハイレベルとなる。

【００８８】逆に、対応するメモリセルブロック１１０
〜１１３のデータ消去期間中には、活性化された書込／
消去回路３００は、メモリトランジスタＭＣＣのコント
ロールゲートおよびソースの電位をそれぞれ０Ｖおよび
１０Ｖにし、かつ、メモリトランジスタＭＣＣのドレイ
ンをフローティング状態にする。これによって、メモリ
トランジスタＭＣＣにおいてフローティングゲートおよ
びソース間にトンネル現象が生じ、フローティングゲー
トに注入されていた電子がソースに引き抜かれる。この
ため、メモリトランジスタＭＣＣのしきい値電圧は低く
なる。その後、書込／消去回路３００は、メモリトラン
ジスタＭＣＣのコントロールゲートおよびソースの電位
をそれぞれ５Ｖおよび０Ｖにする。このときメモリトラ
ンジスタＭＣＣのしきい値電圧は低いため、メモリトラ
ンジスタＭＣＣは、このゲート電位５ＶによってＯＮ状
態となる。したがって、駆動電圧源からトランジスタ４
００およびメモリトランジスタＭＣＣに電流が流れるの
で、メモリトランジスタＭＣＣのドレイン電位は、トラ
ンジスタ４００のＯＮ抵抗値とメモリトランジスタＭＣ
ＣのＯＮ抵抗値との比によって決定される。トランジス
タ４００のＯＮ抵抗値は、メモリトランジスタＭＣＣの
ＯＮ抵抗値よりも十分に高く設定される。このため、メ
モリトランジスタＭＣＣのドレイン電位は、ソース電位
０Ｖに近くなりローレベルとなる。

【００８９】このように、各状態記憶回路２００，２１
０，２２０，２３０内のメモリセルＭＣＣには、この状
態記憶回路に対応するメモリセルブロック１１０〜１１
３へのデータ書込時にデータ“０”が書込まれ、このメ
モリセルブロックのデータ消去時には、データ“１”が
書込まれる。これによって、各メモリセルブロック１１
０〜１１３に対するデータ書込終了時およびデータ消去
終了時にはそれぞれ、対応する状態記憶回路２００，２
１０，２２０，２３０内のインバータＩＮＶの入力端Ｎ
Ｄ１には、ハイレベルの電位およびローレベルの電位が
保持される。したがって、各状態記憶回路２００，２１
０，２２０，２３０のインバータＩＮＶの出力電位は、
対応するメモリセルブロック１１０〜１１３に対するデ
ータ書込終了時およびデータ消去終了時にそれぞれ、デ
ータ“０”に対応するローレベルおよび、データ“１”
に対応するハイレベルとなる。

【００９０】メモリセルＭＣＣは、一旦データ“０”を
書込まれると、このメモリセルＭＣＣが設けられた状態
記憶回路（２００，２１０，２２０，２３０のうちのい
ずれか）に対応するメモリセルブロック（１１０〜１１
３のうちのいずれか）のデータが消去されるまでこのデ
ータ“０”を保持する。したがって、各状態記憶回路２
００，２１０，２２０，２３０の記憶データは、対応す
るメモリセルブロック１１０〜１１３がデータが書込ま
れた状態にある期間“０”であり、対応するメモリセル
ブロック１１０〜１１３がデータが消去された状態にあ
る期間“１”である。

【００９１】メモリセルアレイ１１へのデータ書込時お
よびメモリセルブロック１１０〜１１３のデータ消去時
には、状態記憶回路２００，２１０，２２０，２３０に
記憶されたデータが読出される。

【００９２】具体的には、制御回路１９が、外部制御信
号によってメモリセルアレイ１１へのデータ書込みまた
は、メモリセルアレイ１１のデータ消去が指示されたこ
とに応答して、Ｙデコーダ１６を不活性化しブロックデ
コーダ２１を活性化する。

【００９３】Ｙデコーダ１６が不活性化されることによ
って、Ｙデコーダ１６の出力電位はすべてローレベルと
なるので、各Ｙゲート１２０〜１２３内のすべてのトラ
ンジスタＴＲ１〜ＴＲ３がＯＦＦ状態となって、対応す
るメモリセルブロック１１０〜１１３内のすべてのビッ
ト線ＢＬをセンスアンプおよび書込／消去回路１８から
電気的に切り離す。

【００９４】一方、ブロックデコーダ２１は活性化され
ることによって、アドレスバッファ１５を介して与えら
れる外部ブロックアドレス信号をデコードするので、デ
ータが書込まれるべき、または、データを消去されるべ
きメモリセルブロック（１１０〜１１３のうちのいずれ
か）に対応して設けられた状態記憶回路（２００，２１
０，２２０，２３０のうちのいずれか）内のトランジス
タＴＲＲがＯＮ状態となり、書込／消去回路３００が活
性化される。活性化された書込／消去回路３００は、メ
モリトランジスタＭＣＣのコントロールゲートに５Ｖを
付与する。このため、センスアンプ１８１は、ビット線
ＢＬ１〜ＢＬ３に流れる電流の有無ではなく、この状態
記憶回路内のメモリセルＭＣＣに流れる電流の有無をイ
ンバータＩＮＶの出力に基づいて検知する。つまり、こ
の状態記憶回路内のメモリセルＭＣＣの記憶データが読
出される。

【００９５】具体的には、メモリトランジスタＭＣＣの
フローティングゲートに電子が注入されていれば、この
メモリトランジスタＭＣＣのしきい値電圧は高いので、
このメモリトランジスタＭＣＣは５Ｖのゲート電位によ
ってＯＮ状態とはならない。このため、このメモリトラ
ンジスタＭＣＣに電流が流れず、インバータＩＮＶの出
力電位はローレベルとなる。逆に、このメモリトランジ
スタＭＣＣのフローティングゲートに電子が注入されて
いなければ、このメモリトランジスタＭＣＣは５Ｖのゲ
ート電位によってＯＮ状態となる。このため、このメモ
リトランジスタＭＣＣに電流が流れ、インバータＩＮＶ
の出力電位はハイレベルとなる。センスアンプ１８１
は、トランジスタＴＲＲを介してこのインバータＩＮＶ
の出力電位を受け、これを感知・増幅する。

【００９６】任意の状態記憶回路２００，１２０，２２
０，２３０から読出されたデータが“０”であれば、こ
の状態記憶回路に対応して設けられたメモリセルブロッ
ク１１０〜１１３にはすでにデータが書込まれていると
考えられる。逆に、任意の状態記憶回路２００，２１
０，２２０，２３０から読出されたデータが“１”であ
れば、この状態記憶回路に対応して設けられたメモリセ
ルブロックからデータは消去されていると考えられる。

【００９７】そこで、図１の制御回路１９は、外部から
データ書込要求およびデータ消去要求に応答して状態記
憶部２０から読出されたデータに基づいて、メモリセル
アレイ１１へのデータ書込みまたは、メモリセルアレイ
１１のデータ消去のための回路動作を実行または禁止す
る。

【００９８】たとえば、図１において、メモリセルブロ
ック１１０へのデータ書込が外部から指示された場合、
状態記憶回路２００から読出されたデータが“１”であ
れば、このメモリセルブロック１１０のデータはすでに
消去されていると考えられるので、制御回路１９は、デ
ータ消去のための回路動作を実行させず、メモリセルブ
ロック１１０に外部からの入力データを書込むための前
述のような回路動作のみを実行させる。しかし、状態記
憶回路２００から読出されたデータが“０”であれば、
メモリセルブロック１１０にはすでにデータが書込まれ
ていると考えられるので、そのような回路動作を禁止し
たり、あるいは、メモリセルブロック１１０のデータを
消去するための前述のような回路動作を実行させた後、
データ書込みのための回路動作を実行させる。同様に、
メモリセルブロック１１０のデータ消去が外部から指示
された場合に、状態記憶回路２００から読出されたデー
タが“０”であれば、メモリセルブロック１１０にデー
タが書込まれているので、制御回路１９は、このデータ
を消去するための回路動作を実行させる。しかし、状態
記憶回路２００から読出されたデータが“１”であれ
ば、メモリセルブロック１１０のデータはすでに消去さ
れているので、制御回路１９は、そのような回路動作を
禁止する。

【００９９】それゆえ、データ書換え時や消去時に、既
にデータが消去されたメモリセルブロックにデータ消去
のための高圧がむだに印加されたりすることはない。

【０１００】このように、本実施例では、４つのメモリ
セルブロック１１０〜１１３のそれぞれに関し、すでに
データが書込まれているか、すでにデータが消去されて
いるかが、１ビットのデータとして対応する状態記憶回
路２００，２１０，２２０，２３０に記憶されるので、
任意の１つのメモリセルブロックに関し、すでにデータ
が書込まれているか、すでにデータが消去されているか
は、このメモリセルブロックに対応して設けられた状態
記憶回路内の１つのメモリセルＭＣＣからデータを読出
すことによって知ることができる。したがって、各メモ
リセルブロックの状態を、１つのメモリセルからのデー
タ読出時間という非常に短い時間で確認することができ
る。この結果、各メモリセルブロックのデータの書換え
および、データ消去が、アクセスタイムの増大を伴うこ
となく実行可能となる。

【０１０１】なお、上記実施例では、メモリセルアレイ
へのデータ書込みおよび、メモリセルアレイからのデー
タ読出が１ビット単位で行なわれる場合が説明された
が、メモリセルアレイから同時に読出されるデータおよ
び、メモリセルアレイに同時に書込まれるデータが複数
ビット（たとえば８ビット、８ビット，１６ビット，３
２ビットなど）であるような構成の不揮発性半導体記憶
装置にも、本発明は適用可能である。

【０１０２】図１において、外部からの制御信号は制御
回路１９にのみ入力されるように示されているが、実際
には、外部からの制御信号は、制御回路１９以外の回路
部にも、これらが前述のような動作を実現するようにこ
れらを制御するために与えられる。

【０１０３】また、状態記憶回路２００，２１０，２２
０，２３０の構成は図２に図示されたものに限定され
ず、対応するメモリセルブロックの状態を記憶すること
ができる構成であればよい。本実施例では、この記憶の
ための用いられるメモリセルがＥＥＰＲＯＭのメモリセ
ルと同一構成のものが用いられるので、電源切断後も各
メモリセルブロックの状態が記憶され続けるという利点
がある。

【０１０４】

【発明の効果】以上のように、本発明によれば、外部か
らのデータ消去要求や、データ書込要求が生じたとき
に、この要求に該当するメモリセルブロックにすでにデ
ータが書込まれているか、このメモリセルブロックから
すでにデータが消去されているかを短時間で確認するこ
とができるので、誤ったデータ書込やむだなデータ消去
を、アクセスタイムの劣化を伴うことなく回避すること
が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例のフラッシュＥＥＰＲＯＭの
全体構成を示す概略ブロック図である。

【図２】図１におけるＹゲート，状態記憶回路，および
メモリセルブロックの構成の一例を示す回路図である。

【図３】従来のフラッシュＥＥＰＲＯＭの全体構成を示
す概略ブロック図である。

【図４】図３におけるＹゲートおよびメモリセルブロッ
クの構成の一例を示す回路図である。

【図５】フラッシュＥＥＰＲＯＭのメモリセルの構造を
示す断面図である。

【図６】フラッシュＥＥＰＲＯＭにおけるデータ書込お
よびデータ消去によるメモリセルの電気的特性の変化を
示すグラフである。

【符号の説明】

１０フラッシュＥＥＰＲＯＭチップ１１メモリセルアレイ１３，１５アドレスバッファ１４Ｘデコーダ１６Ｙデコーダ１７入出力バッファ１８センスアンプおよび書込／消去回路１９制御回路２０状態記憶部２１ブロックデコーダ１１０〜１１３メモリセルブロック１２０〜１２３Ｙゲート２００，２１０，２２０，２３０状態記憶回路ＢＬビット線ＷＬワード線ＭＣメモリセルなお、図中、同一符号は同一または相当部分を示す。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年６月２６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００９

【補正方法】変更

【補正内容】

【０００９】各メモリセルＭＣには、フローティングゲ
ートに電荷を蓄えることができるスタックドゲートトラ
ンジスタが用いられる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】図５は、スタックドゲートトランジスタの
構造を示す断面図である。図５を参照して、スタックド
ゲートトランジスタは、コントロールゲート３００と、
フローティングゲート３１０と、Ｐ型基板３４０表面に
形成されたＮ型領域３２０および３３０と絶縁層３５０
とを含む。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】コントロールゲート３００およびフローテ
ィングゲート３１０は、いずれもポリシリコン等の導電
体によって形成される。絶縁層２５０は、ＳｉＯ₂など
の酸化膜によって形成される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２２

【補正方法】変更

【補正内容】

【００２２】図６は、フラッシュＥＥＰＲＯＭにおいて
メモリセルとして用いられるスタックドゲートトランジ
スタ（以下、メモリトランジスタと称す）の、データ書
込およびデータ消去による電気的特性の変化を示すグラ
フである。図６において、横軸はゲート電圧Ｖ_Gを示
し、縦軸はドレイン電流Ｉ_Dを示す。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００３９

【補正方法】変更

【補正内容】

【００３９】図４は、Ｙゲート１２０〜１２３およびメ
モリセルブロック１１０〜１１３の具体的な構成を示す
回路図である。図４には、メモリセルブロック１１０〜
１１うちの任意の１つおよびこれに対応して設けられた
１つのＹゲートの構成が代表的に示され、Ｙデコーダ６
６の出力信号線や、センスアンプおよび書込／消去回路
１８の出力信号線等も、この１つのメモリセルブロック
およびＹゲートの動作に関与するもののみが、各メモリ
セルブロック１１０〜１１３が３行×３列に配列された
メモリセルを含む場合を例にとって示される。また、各
メモリトランジスタＭＣはスタックドゲートトランジス
タの記号で示される。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００５５

【補正方法】変更

【補正内容】

【００５５】具体的には、Ｉ／Ｏ線１２４からソース線
ＳＬに電流が流れることによって、Ｉ／Ｏ線１２４の電
位が低下すると、センスアンプ１８１は、この電位低下
を検知して、データ“１”に対応する電位を出力する。
Ｉ／Ｏ線１２４からソース線ＳＬに流れる電流が生じ
ず、Ｉ／Ｏ線１２４の電位が低下しなければ、センスア
ンプ１８１は、データ“０”Ｉ対応する電位を出力す
る。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００８９

【補正方法】変更

【補正内容】

【００８９】このように、各状態記憶回路２００，２１
０，２２０，２３０内のメモリセルＭＣＣには、この状
態記憶回路に対応するメモリセルブロック１１０〜１１
３へのデータ書込時にデータ“０”を書き込まれ、この
メモリセルブロックのデータ消去時には、データ“１”
が書き込まれる。これによって、各メモリセルブロック
１１０〜１１３に対するデータ書込終了時およびデータ
消去終了時にはそれぞれ対応する状態記憶回路２００，
２１０，２２０，２３０内のインバータＩＮＶの入力端
ＮＤには、ハイレベルの電位およびローレベルの電位が
保持される。したがって、各状態記憶回路２００，２１
０，２２０，２３０のインバータＩＮＶの出力電位は対
応するメモリセルブロック１１０〜１１３に対するデー
タ書込終了時およびデータ消去終了時にそれぞれ、デー
タ“０”に対応するローレベルおよび、データ“１”に
対応するハイレベルとなる。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】０１０１

【補正方法】変更

【補正内容】

【０１０１】なお、上記実施例では、メモリセルアレイ
のデータ書込、およびメモリセルアレイからのデータ読
出しが１ビット単位で行われる場合が説明されたが、メ
モリセルアレイから同時に読み出されるデータおよび、
メモリセルアレイに同時に書き込まれるデータが複数ビ
ット（たとえば４ビット，８ビット，１６ビット，３２
ビットなど）であるような構成の不揮発性半導体記憶装
置にも、本発明は適用可能である。

【手続補正９】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792 8225−4ＭＨ０１Ｌ 29/78 ３７１

Claims

【特許請求の範囲】

【請求項１】複数の不揮発性メモリセルを有する複数
メモリセルアレイブロックと、前記複数のメモリセルアレイブロックの各々ごとに、そ
のメモリセルアレイブロックに含まれるすべてのメモリ
セルの記憶データを一括して消去するために、前記すべ
てのメモリセルに一括して高電圧を印加するデータ消去
手段と、前記複数のメモリセルアレイブロックの各々ごとに、そ
のメモリセルアレイブロックに含まれるメモリセルにデ
ータを書込むデータ書込み手段と、前記複数のメモリセルアレイブロックにそれぞれ対応し
て設けられ、各々が、対応するメモリセルアレイブロッ
クにすでにデータが書込まれているか否かを示すデータ
を記憶する複数の記憶手段と、前記複数の記憶手段からデータを読出すデータ読出手段
とを備えた、不揮発性半導体記憶装置。