JPS6239519B2 - - Google Patents

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JPS6239519B2
JPS6239519B2 JP12791379A JP12791379A JPS6239519B2 JP S6239519 B2 JPS6239519 B2 JP S6239519B2 JP 12791379 A JP12791379 A JP 12791379A JP 12791379 A JP12791379 A JP 12791379A JP S6239519 B2 JPS6239519 B2 JP S6239519B2
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JP
Japan
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misfet
memory
misfets
circuit
line
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Toshimasa Kihara
Toshibumi Inoe
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Hitachi Ltd
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Hitachi Ltd
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Publication of JPS6239519B2 publication Critical patent/JPS6239519B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

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  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 この発明は、プログラマブルROM（Read
Only Memory）、特に半導体揮発性記憶素子を用
いたプログラマブルROMに関する。
半導体不揮発生記憶素子としてフローテイング
ゲート上に制御（コントロール）ゲートを積層し
たフローテイングゲートアバランシエ注入MOS
トランジスタ（以下メモリMISFETと称する）
が公知である。
プログラマブルROMにおいて、複数個の上記
メモリMISFETのドレインがデータ書き込み及
び読み出しのためのビツト線に接続され、コント
ロールゲートのそれぞれが対応するワード線に接
続される。
データの書き込みのために、上記ビツト線に高
電圧を加え、また特定の選択すべきワードに高電
圧を加える。その結果、上記の特定のワード線に
対応した上記メモリMISFETのフローテイング
ゲートに電荷の注入が行なわれる。すなわち、デ
ータの書き込みが行なわれる。
この場合、非選択のメモリMISFETにおい
て、そのドレインとフローテイングゲートとの間
に寄生容量が存在することにより、ビツト線電位
が高電圧に上昇するとこれに応じてそのフローテ
イングゲート電位が上昇する。その結果、非選択
のメモリMISFETはそのコントロールゲート電
位が低レベルであるにもかかわらずに若干導通状
態になる。すなわち、非選択のメモリMISFET
にリーク電流が流れてしまう。
他方、ビツト線に加わる高電圧が上昇しすぎた
場合、この高電圧によつて非選択のメモリ
MISFETは負性抵抗領域で動作するようにな
り、破壊してしまう恐れが生ずる。
従つて、この発明は、非選択のメモリ
MISFETのリーク電流の発生を防止し、しかも
破壊の危険性を除去するプログラマブルROMを
提供することを目的とする。
この発明は、メモリMISFETの共通ソースと
接地電位端子との間に抵抗手段を設けて、書き込
み時のメモリMISFETのソース電位を書き込み
電流により発生する電位差で上昇させて、非選択
メモリMISFETを完全にオフするようにするも
のである。
以下、この発明を実施例とともに詳細に説明す
る。
第１図は、メモリMISFETの断面を示してい
る。同図において、１はＰ型シリコン半導体であ
り、２，３はそれぞれ上記半導体基板１の表面に
形成されたｎ型ソース領域、ドレイン領域であ
る。
５は、上記ソース領域２とドレイン領域３との
間の半導体基体１の表面に二酸化シリコンからな
る薄いゲート酸化膜６′を介して形成された多結
晶シリコンからなるフローテイングゲートであ
り、４は上記フローテイングゲート５上に薄い酸
化膜６″を介して形成されたコントロールゲート
である。７は、上記半導体基体１の表面に形成さ
れた厚いフイールド酸化膜である。
上記メモリMISFETは、フローテイングゲー
ト５に電子注入がされていない場合、第５図の曲
線ａのように比較的小さいスレツシヨールド電圧
を持つている。これに対し、フローテイングゲー
ト５に電子注入がされていると第５図曲線ｂのよ
うに大きいスレツシヨールド電圧を持つようにな
る。なお、第５図において、ＶGSはコントロール
ゲート電圧であり、ＩDはドレイン電流である。
第２図は、この発明の一実施例のプログラマブ
ルROMの回路図である。同図の回路は、公知の
半導体集積回路技術によつて１つの半導体基体上
に形成される。
第２図において、Q10ないしQ17は、マトリス
ス状に配置されたメモリMISFETである。
同一行、例えば第１行に配置されたメモリ
MISFET Q10ないしQ13のコントロールゲート
は、ワード線W1に共通接続されている。
同様に、メモリMISFET Q14〜Q17のコントロ
ールゲートはワード線Ｗnに共通に接続されてい
る。
また、同一列、例えば第１列に配置されたメモ
リMISFET Q10，Q14のドレインはビツト線B1に
接続され、同様に図示のように他の列に配置され
たメモリMISFET Q11，Q15〜Q13，Q17のドレイ
ンはそれぞれ対応するビツト線B1〜Ｂoに接続さ
れている。
特に制限されないが、上記ビツト列の互いに隣
接するMISFET Q10，Q11，Q14，Q15のソース領
域は、集積度の向上を図るため共通に構成されて
いる。
上記各ワード線W1〜Ｗnと書き込み用高電圧端
子Ｖppとの間には、高抵抗としてのデイプレシヨ
ン型MISFET Q18，Q19が接続されている。
なお、第２図及び他の図面において、上記
Q18，Q19のようなデイプレツシヨン型MISFET
は、ソース・ドレイン間に線が付加されているこ
とによつて、Q29のようなエンハンスメント型
MISFETと異なつた記号で表示されている。
１０は、Ｘアドレスデコーダ回路である。この
Ｘアドレスデコーダ回路１０は、電源端子ＶDDに
供給される＋５ボルトのような電源電圧のもとで
動作させられ、アドレス入力端子Ａx1ないしＡxi
に供給される複数ビツトのアドレス入力信号の組
合せに応じて出力線W1′ないしＷn′の１本を選択
する。選択の上記出力線は、ほぼ上記電源電圧の
高レベルにされる。これに対し、非選択の出力線
はほぼ回路の接地電位の低レベルにされる。
第４図は、上記Ｘアドレスデコーダ回路１０の
うち、出力線W1′を選択するための詳細な回路を
示している。この回路は、上記アドレス入力端子
Ａx1ないしＡxiのアドレス入力信号を受ける複数
のアドレスバツフア回路（図示しない）からの出
力信号を選択的に端子a1ないしa3に受けるエンハ
ンスメント型MISFET Q45ないしQ47と、ゲート
ソース間が接続されたデイプレツシヨン型負荷
MISFET Q44から構成されている。図示の接続
により、出力線W1′には、端子a1ないしa3に加わ
る信号のNOR論理信号が出力する。従つて、出
力線W1′は、上記端子a1ないしa3の信号がすべて
低レベルになつたとき選択される。
この実施例において、選択されるワード線は、
メモリMISFETへのデータの書き込みのために
25ボルトのような高電圧にされることが必要とさ
れ、メモリMISFETからのデータの読み出しの
ために５ボルトのような低電圧にされることが必
要とされる。これに対し、Ｘアドレスデコーダ回
路１０は、上記のように端子ＶDDの電源電圧に応
じてほぼ５ボルトのような高レベル電圧しか出力
しない構成とされている。
この実施例においては、上記Ｘアドレスデコー
ダ回路１０の出力によつて書き込み動作時に選択
するワード線が上記のような高電圧になるように
するために、出力線W1′とワード線との相互、出
力線Ｗn′とワード線Ｗnとの相互をそれぞれ図示
のようにデイプレツシヨン型MISFET Q20，Q21
を介して結合し、これらのMISFET Q20，Q21を
制御線に供給される書き込み制御信号によつ
て制御する。
上記制御線における書き込み制御信号は、
後述する第３図の制御回路から供給される。
この書き込み制御信号は、メモリMISFETへ
のデータの書き込み時において、ほぼＯボルトの
ようにＸアドレスデコーダ回路１０の高レベル出
力信号に対し上記デイプレツシヨン型MISFET
Q20，Q21のしきい値電圧よりも大きく低下した
低レベル、にされ、読み出し時において５ボルト
のようにＸアドレスデコーダ回路１０の高レベル
信号とほぼ同じレベルにされる。
従つて、書き込み時において、例えばワード線
W1を選択するものとすれば上記MISFET Q20は
Ｘアドレスデコーダ回路１０の出力線W1′におけ
るほぼ５ボルトの高レベル信号と制御線にお
けるほぼ０ボルトの低レベル信号とによりオフ状
態となる。この書き込み時において端子Ｖppには
25ボルトのような高電圧の書き込み電圧が供給さ
れている。上記ワード線W1は、これに高抵抗手
段としてのデイプレツシヨン型MISFET Q18が
接続されているので、上記端子Ｖppの電圧に応じ
てほぼ25ボルトの高電圧になる。このとき非選択
のワード線Ｗnに結合したMISFET Q21は、その
ソース電位、すなわちＸアドレスデコーダ回路１
０の出力線Ｗn′における電位がほぼ０ボルトの低
レベルであるのでオン状態になつている。従つ
て、この非選択のワード線Ｗnは、Ｘアドレスデ
コーダ回路１０の出力に応じてほぼ０ボルトの低
レベルになる。
読み出し時においては、制御線WEの電位が上
記のように高レベルとされるので、上記
MISFET Q20，Q21はＸアドレスデコーダ回路１
０の出力の高レベル、低レベルにかかわらずにオ
ン状態となる。そのため、ワード線の電位はＸア
ドレスデコーダ回路１０の出力レベルとほぼ一致
するようになる。
第１図において各ビツト線B1〜Ｂoは、Ｙアド
レスデコーダ回路１１の出力で制御されるスイツ
チングMISFET Q22〜Q25を介してデータ線CD
に共通接続されている。
このビツト線選択用のスイツチングMISFET
Q22〜Q25のゲート（同図では、MISFET Q22に
ついてのみ示す）は、それぞれ上記ワード線W1
〜Ｗnと同様の高抵抗手段としてのデイプレツシ
ヨン型MISFET Q26を介して書き込み用の高電
圧端子Ｖppに接続されている。そして、これら
MISFET Q22〜Q25のゲートは上記制御線WEに
おける制御信号で制御されるデイプレツシヨン
MISFET Q27〜Q28を介して対応するＹアドレス
デコーダ回路１１の出力線に結合されている。
これにより、高電圧Ｖppが印加された状態での
スイツチングMISFET Q22〜Q24のゲート電圧
は、上記ワード線選択動作と同様に、書き込み時
に、25ボルトのような高電圧の選択レベルとさ
れ、読み出し時に、５ボルトのような低電圧の選
択レベルとされるようになる。
上記ビツト線B1〜ＢoのスイツチングMISFET
Q22〜Q24を介したデータ線CDには、書き込み回
路１２の出力が接続され、また線Ｒに供給される
読み出し信号で制御される伝送ゲートMISFET
Q29を介して読み出し回路１３の入力に接続され
ている。そして、上記書き込み回路１２の入力と
読み出し回路の出力とはデータの入出力端子Ｉ／
Ｏに共通接続されている。
上記書き込み回路１２は、端子Ｖppに供給され
る書き込み電圧によつて動作し、線PROGを介し
て第３図の制御回路から供給される制御信号によ
つてその動作が制御される。この書き込み回路１
２は、高レベル、低レベルもしくはフローテイン
グ出力を生ずる３値回路であり、上記線PROGに
おける制御信号が高レベルなら入出力端子に供給
されるデータ信号に応じたほぼ25ボルトの高レル
信号もしくはほぼ０ボルトの低レベル信号を出力
し、上記線PROGにおける制御信号が低レベルな
らその出力をフローテイングにする。
上記読み出し回路１３は、端子ＶDDに供給され
る電源電圧によつて動作し、線Ｒを介して第３図
の制御回路から供給される制御信号によつてその
動作が制御される。この読み出し回路１３は、上
記書き込み回路と同様な３値回路であり、上記線
Ｒに供給される制御信号が高レベルのとき入力信
号レベルに応じたほぼ５ボルトの高レベル信号も
しくはほぼ０ボルトの低レベル信号を出力し、上
記線Ｒに供給される制御信号が低レベルのとき、
その出力をフローテイングにする。
この実施例においては、図示のようにメモリ
MISFET Q10ないしQ17のソースと回路の接地点
との間には、抵抗手段としてのデイプレツシヨン
型MISFET Q30を設ける。
上記MISFET Q30のゲートには、を介し
て第３図の制御回路からほぼ５ボルトの高レベル
もしくはほぼ０ボルトの低レベルとなる信号が供
給される。
第３図の制御回路は、書き込み電圧検出回路
DET、インバータ回路IV1ないしIV7およびノア
回路NR1およびNR2から構成されている。
同図の端子Ｖppには、書き込み時に前記のよう
なほぼ25ボルトの高電源電圧が供給され、読み出
し時にほぼ０ボルトの電圧が供給される。端子Ｐ
には、０ボルトの低レベルとほぼ５ボルトの高レ
ベルとされる制御信号が供給される。
上記検出回路DETは、MISFET Q40とQ41の相
互の大きさの適当な設定により、端子Ｖppに上記
の高電圧が加わつたときだけ出力線N1に高レベ
ル信号を出力するように構成される。
書き込み動作においては、上記制御端子Ｐはほ
ぼ０ボルトの低レベルに維持される。アドレス入
力端子Ａx1ないしＡxi、及びＡYjないしＡYjに供
給されるアドレス信号によりメモリMISFET、
例えばQ10が選択される。次に上記端子Ｖppにほ
ぼ25ボルトの高電圧が加えられると、上記
MISFET Q10を接続したワード線W1の電位は、
第６図Ａのようにほぼ25ボルトまで上昇する。上
記端子Ｖppの高電圧と、この高電圧に応ずる線
PROGにおける信号の高レベルによつて書き込み
回路１２が動作する。Ｙアドレスデコーダ回路１
１の出力によつてスイツチングMISFET Q22が
オン状態となつているので、上記書き込み回路１
２の出力データ信号に応じてビツト線B1の電位
は第６図Ｂのように上昇する。ワード線W1の高
電圧によりオン状態とされたメモリMISFET
Q10には、上記ビツト線B1から電流が流される。
その結果、このメモリMISFET Q10のフローテ
イングゲートには、電子注入がされる。この
MISFET Q10の特性は、第５図の曲線ａからｂ
に変化する。所定時間後に上記端子Ｖppの電圧が
ほぼ０ボルトの低電圧にもどされると、これに応
じてビツト線B1の電位、ワード線W1の電位は第
６図Ｂ，Ａのように低下する。
読み出し動作においては、上記端子Ｖppの電位
はほぼ０ボルトの低レベルに維持される。アドレ
ス入力端子Ａx1ないしＡxi、ＡY1ないしＡYjに供
給されるアドレス信号によりメモリMISFET、
例えばQ14が選択される。制御端子Ｐは特に制限
されないが予め高レベルにされており、読み出し
タイミングにおいて低レベルにされる。制御線Ｒ
は、上記端子Ｐの信号の低レベルに応じて高レベ
ルになる。制御線Ｒの高レベルによつてビツト線
B1に接続した負荷用MISFET Q31がオン状態と
なる。メモリMISFET Q14を選択するためのワ
ード線Ｗnの電位は、ほぼ5Vの高レベルとされ
る。この高レベル第５図のＶGS（Ｒ）のようにメ
モリMISFETの低しきい値電圧Ｖthpと高しきい
値電圧Ｖth1の中間になる値とされる。従つて、
上記ワード線Ｗnの高レベル信号に対し、
MISFET Q14は、そのフローテイングゲートに
電荷注入されていないならすなわち低しきい値電
圧ならオン状態となり、電荷注入がされていたな
らオフ状態のままとなる。これに応じてビツト線
B1の電位は、ほぼ５ボルトの高レベルもしくは
ほぼ０ボルトの低レベルになる。Ｙアドレスデコ
ーダ回路１１の出力によつてスイツチMISFET
Q22がオン状態にされ、また制御線Ｒの信号によ
つてMISFET Q29がオン状態にされているの
で、上記メモリMISFET Q14の記憶データによ
つて決められたビツト線B1におけるデータ信号
は読み出し回路１３に入力される。読み出し回路
１３は、上記制御線Ｒの信号によつて動作させら
れ、入力データ信号に応じた信号を入出力端子
Ｉ／ｏに出力する。
前記書き込み動作において、メモリMISFET
Q14のコントロールゲートは、非選択のワード線
Ｗnによつてほぼ０ボルトの低レベル電位とされ
ている。しかしながら、このメモリMISFET
Q14のフローテイングゲートは、ビツト線B1と容
量結合していることによつて、このビツト線B1
の電位が上記のように高電位にされることに応じ
てその電位が上昇する。
上記のフローテイングゲート電位の上昇量は、
実質的にこのフローテイングゲートとドレイン領
域との間の容量と、このフローテイングゲートと
その上のコントロールゲートとの間の容量との容
量比に応じた値となる。
通常、メモリを大規模化するために、例えばメ
モリMISFETのチヤンネル長を短かくすること
によつてこのメモリMISFETを小型化すること
が行なわれる。このような場合、上記フローテイ
ングゲートとコントロールゲートとの間の容量が
減少するので、上記フローテイングゲートの電位
上昇量が大きくなる。
ちなみに、記憶回路を32キロビツトのような値
に大規模化した場合、非選択メモリMISFETの
フローテイングゲートにおける上記のような電位
上昇は、例えば２ボルト程度に達する。
この実施例のような抵抗手段としての
MISFET Q30を設けない場合、上記の非選択の
メモリMISFET Q14は、そのフローテイングゲ
ートの電位が上昇することによつてオン状態とな
り、ビツト線B1に対するリーク電流経路を形成
する。
しかしながら、実施例のように、共通ソースに
上記MISFET Q30を設けることによつて上記の
ような経路におけるリーク電流の発生を防ぐこと
ができる。
すなわち、上記MISFET Q30には、選択の
MISFET Q10を介して書き込み回路１２からの
書き込み電流が流れ、電圧降下が生ずる。この
MISFET Q30の電圧降下は、メモリMISFET
Q14のソース電位を上昇させる。その結果、上記
フローテイングゲートの電位上昇のもとでも非選
択メモリMISFET Q4等を良好にオフ状態にする
ことができるようになる。
この実施例に従うと、上記のように非選択メモ
リFETのリーク電流を防止できるため、書き込
み回路１２で設定した書き込み電流を選択したメ
モリMISFETにのみ流すことができ、確実な書
き込み動作を行なうことができる。
なお、上記の共通ソース電位の上昇に応じて選
択されたメモリMISFETのしきい値電圧も実質
的に大きくなるが、そのコントロールゲートには
25Vの高電圧が印加されるものであるため、その
オン動作、すなわちフローテイングゲートへの電
子の注入動作にはほとんど悪影響を及ぼすことは
ない。
また、この実施例においては、メモリ
MISFETの共通ソースに抵抗手段を設けるもの
であるため、メモリMISFETの破壊防止のため
にも有役である。
すなわち、書き込み時において、書き込み用の
高電圧の設定を誤つてメモリMISFETの耐圧以
上にした場合、ドレイン、基板間のブレークダウ
ンにより基板の電位が上昇して、基板、ソース間
が順バイアスされ、寄生トランジスタが生じてド
レイン、ソース間に大電流が流れることにより素
子が破壊するものとなるが、上記抵抗手段
（Q30）の挿入により、ソース電位が上昇して、基
板、ソース間の順バイアスを阻止することができ
るため上記寄生トランジスタ現象を防止すること
ができるのである。
この実施例の共通ソースに設ける抵抗手段とし
てのMISFET Q30は、抵抗に変更することがで
きる。このようにした場合であつても、書き込み
のためにメモリMISFETに流す電流に対し、読
み出しのためにメモリMISFETに流す電流を著
るしく小さくしておけば、読み出し時に選択する
メモリMISFETを介して流れる電流によつて上
記抵抗に生ずる電圧降下を実質的に無視し得る程
度の値にすることが可能である。
しかしながら、上記実施例のように抵抗手段と
してMISFET Q30を使用し、このMISFET Q30
のゲート電位を制御する場合は、読み出し動作を
上記書き込み動作のために挿入した抵抗手段に実
質的に影響されないようにすることができる。
この発明は、前記実施例に限定されず、ワード
線Ｗ、ビツト線Ｂの書き込み及び読み出し時の選
択信号レベルの切り換えを行なう回路Ｘ、Ｙアド
レスデコーダ回路及び書き込み、読み出しアンプ
の具体的回路は他に変更することができる。
【図面の簡単な説明】
第１図は、メモリMISFETの一例を示す構造
断面図、第２図は、この発明の一実施例を示す回
路図、第３図は、第１図の回路に使用する制御回
路の回路図、第４図は、デコーダ回路の回路図、
第５図はメモリMISFETの動作特性曲線図、第
６図は、第１図の回路の波形図である。 １……基板、２……ソース、３……ドレイン、
４……コントロールゲート、５……フローテイン
グゲート、６……ゲート絶縁膜、７……フイール
ド絶縁膜、１０……Ｘアドレスデコーダ回路、１
１……Ｙアドレスデコーダ回路、１２……書き込
み回路、１３……読み出し回路。

Claims (1)

  1. 【特許請求の範囲】 １ コントロールゲートとフローテイングゲート
    とを有する複数のメモリ用MISFETを備えて、
    該メモリ用MISFETにデータを書き込む際に実
    質的に基板電位が上昇しないプログラマブル
    ROMであつて、上記メモリ用MISFETのコント
    ロールゲートが制御信号によつて制御される
    MISFETを介してデコーダ回路に接続され、上
    記メモリ用MISFETのソースが抵抗素子を介し
    て回路の基準電位点に結合されてなることを特徴
    とするプログラマブルROM。 ２ 上記複数のメモリ用MISFETがマトリクス
    配置され、上記マトリクス配置の複数のメモリ用
    MISFETのうちの同一列に配置されたメモリ用
    MISFETのドレインが共通のビツト線に共通結
    合され、上記マトリクス配置の複数のメモリ用
    MISFETのうちの同一行に配置されたメモリ用
    MISFETのコントロールゲートが共通のワード
    線に共通結合され、上記抵抗素子が上記マトリク
    ス配置された複数のメモリ用素子の全てに共通に
    されてなることを特徴とする特許請求の範囲第１
    項記載のプログラマブルROM。
JP12791379A 1979-10-05 1979-10-05 Programable rom Granted JPS5654693A (en)

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