JP2002150783A - 半導体記憶装置およびそのメモリセルトランジスタのしきい値の変化を判別する方法 - Google Patents

Abstract

(57)【要約】 【課題】短時間で的確なデータの再書込みを可能にし、
信頼性を向上できる半導体記憶装置を提供することを目
的とする。 【解決手段】データ制御線ドライバ２の出力をメモリセ
ルアレイ１と共有するように、リードディスターブ評価
用セルアレイおよびスイッチ４が設けられている。読み
出し時には、リードディスターブ評価用セルアレイの制
御ゲート電圧として、メモリセルアレイ１の制御ゲート
電圧と等しい電圧が印加され、ゲートディスターブスト
レスが与えられる。そして、読み出しによるデータ破壊
に対して、上記リードディスターブ評価用セルアレイお
よびスイッチ４により、あらかじめデータ破壊が生じつ
つあるブロックを検知し、そのブロックの位置情報を知
らしめることを特徴としている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、読み出しによるデ
ータ破壊に対する信頼性を向上した半導体記憶装置およ
びそのメモリセルトランジスタのしきい値の変化を判別
する方法に関する。

【０００２】

【従来の技術】浮遊ゲート電極にチャネルから絶縁膜を
介してトンネル電流によって注入した電荷をディジタル
ビットの情報格納として用い、その電荷量に応じたＭＯ
ＳＦＥＴのコンダクタンス変化を測定し、情報を読み出
す不揮発性半導体メモリ（ＥＥＰＲＯＭ）が開発されて
いる。中でも、メモリセルを複数個直列または並列接続
しメモリセルブロックを形成したＮＡＮＤ型またはＡＮ
Ｄ型ＥＥＰＲＯＭは、選択トランジスタの数をメモリセ
ルより大幅に減らすことができ、より高密度化すること
ができる。

【０００３】しかしながら、上記不揮発性半導体メモリ
では、読み出し操作によって、非選択のメモリセルの制
御ゲートに電圧が印加され、読み出し操作を繰り返すこ
とにより、記憶データが破壊するリードディスターブ
（read disturb）が生じ、読み出し時の電流を大きく確
保できないという問題があった。

【０００４】図２５（ａ），（ｂ）を用いてこの問題点
を説明する。図２５（ａ），（ｂ）はそれぞれ、従来の
ＥＥＰＲＯＭのメモリセルエレメントにおけるゲートス
トレス印加時間に対するしきい値の変化を示している。
ストレス印加前には、図２５（ａ）に示すように電荷蓄
積層に正の電荷が蓄積している状態、いわゆる消去状態
となっているか、あるいは図２５（ｂ）に示すように電
荷蓄積層に負の電荷が蓄積している状態、いわゆる書込
み状態となっている。なお、Ｖｔｈｉは、電荷蓄積層に
電荷が蓄積していない場合のしきい値を示している。

【０００５】ここで、図２５（ａ）の挿入図のように、
ソース・ドレイン電極に対して制御ゲートに正の電圧を
印加すると、ソース・ドレイン領域と電気的に接続され
たチャネル領域から電荷蓄積層に電子が注入され、しき
い値が上昇する。この際、制御ゲートへの印加電圧ＶＧ
が高いほど、電荷蓄積層とチャネル領域との電界が強く
なり、注入される電流が増加するため、同じストレス印
加時間でもしきい値の上昇量が大きくなる。また、電荷
蓄積層とチャネル領域との間の絶縁膜が薄膜化するほ
ど、同じ印加電圧ＶＧでも電界が上昇するためこの電流
注入が顕著になり、例えばＳｉＮを電荷蓄積層として用
いたメモリセルエレメントでは、特開平１１−３３０２
７７号公報の図４に記載されているように、２．５Ｖ以
下の低い制御ゲート電圧でもしきい値の上昇が生じてし
まうことが知られている。

【０００６】同様に、図２５（ｂ）の挿入図に示すよう
に、ソース・ドレイン電極に対して制御ゲートに負の電
圧を印加すると、チャネル領域へ、電荷蓄積層から電子
が放出され、または電荷蓄積層に正孔が注入されてしき
い値が低下する。ここで、ゲート電圧が高いほど、電荷
蓄積層とチャネル領域との電界が強くなり、放出される
電流が増加するため、しきい値の下降量が大きくなる。

【０００７】このようなしきい値変化は、メモリセルが
直列および並列に接続され、それぞれが独立にデータ読
み出しをされるメモリセルブロックで特に問題となる。
以下に例を挙げてこれを説明する。

【０００８】図２６（ａ），（ｂ）において、４９は例
えば、それぞれＮＡＮＤ型メモリセルブロック、および
ＡＮＤ型メモリセルブロックで形成される１つのブロッ
クを示している。図の各記号の後の括弧内は読み出し時
に印加する電圧に対する符号を示している。図２６
（ａ）では、電荷蓄積層を有するＭＯＳトランジスタか
らなる不揮発性メモリセル（メモリセルエレメント）Ｍ
０〜Ｍ１５が直列に接続され、一端が選択トランジスタ
Ｓ１を介してＢＬ１またはＢＬ２と記してあるデータ転
送線に接続されている。また他の一端は選択トランジス
タＳ２を介してＳＬと記してある共通ソース線に接続さ
れている。上記メモリセルエレメントＭ０〜Ｍ１５は、
電荷蓄積層に貯えられた電荷量によってしきい値が変化
するトランジスタである。さらに、それぞれのメモリセ
ルエレメントＭ０〜Ｍ１５の制御電極は、ＷＬ０ａ〜Ｗ
Ｌ１５ａと記したデータ選択線に接続されている。ま
た、データ転送線に沿った複数のメモリセルブロックか
ら１つのメモリセルブロックを選択してデータ転送線に
接続するため、選択トランジスタＳ１の制御電極はブロ
ック選択線ＳＳＬａに接続されている。さらに、選択ト
ランジスタＳ２の制御電極はブロック選択線ＧＳＬａに
接続されており、いわゆるＮＡＮＤ型メモリセルブロッ
ク４９（破線の領域）を形成している。上記ブロック選
択線ＧＳＬａおよびＳＳＬａは、データ選択線（ＷＬ０
ａ〜ＷＬ１５ａ）と同一方向に形成されている。また、
ＢＬ１およびＢＬ２はデータ転送線を示し、データ選択
線と互いに直交する方向に配置されている。メモリセル
ブロック４９内のそれぞれのメモリセルエレメントＭ０
〜Ｍ１５は、データ転送線とデータ選択線の交点に形成
され、それぞれ独立にデータの保持および呼び出しが可
能となっている。

【０００９】このようなＮＡＮＤ配置のメモリセルエレ
メントからデータを読み出す場合を、データ選択線ＷＬ
１４ａに接続されたメモリセルエレメントＭ１４のデー
タを読み出す場合を例に挙げて説明する。この場合、例
えばデータ転送線ＢＬ１に正の電圧ＶＢＬを加え、共通
ソース線ＳＬを０Ｖとし、共通ソース線ＳＬとの電圧差
を与えた状態で、データ選択線ＷＬ１４ａには、その書
込みデータしきい値と消去データしきい値の中間の電圧
Ｖｒｅｆを印加する。この時、共通ソース線ＳＬとデー
タ転送線ＢＬ１との間に接続されたＭ１４以外のメモリ
セルエレメント、すなわちメモリセルエレメントＭ０〜
Ｍ１３およびＭ１５、さらに選択トランジスタＳ２とＳ
１を導通状態に保つことにより、ＢＬ１とＳＬの間の導
通および非導通状態によってＭ１４の情報を読み出すこ
とができる。この時、メモリセルエレメントＭ０〜Ｍ１
３およびＭ１５は、その書込み消去状態によらず導通状
態を保つため、書込みデータしきい値よりも高い電圧Ｖ
ｒｅａｄが印加されることが必要となり、図２５（ａ）
で示した電圧ストレスが印加されることになる。

【００１０】よって、図２５（ａ）のように読み出し操
作を繰り返すことにより、メモリセルエレメント（メモ
リセルトランジスタ）Ｍ０〜Ｍ１３およびＭ１５の消去
しきい値が上昇し、書込みしきい値に近づくためにデー
タが破壊するリードディスターブ（read disturb）が生
じる。ここで、ＶｒｅａｄはＶｒｅｆよりも高い電圧と
なるため、ＮＡＮＤ型配置でのリードディスターブは、
データを読み出したメモリセルトランジスタよりも、そ
のメモリセルトランジスタに直列に接続されている非選
択のメモリセルトランジスタの方が大きく影響を受け
る。

【００１１】このリードディスターブを抑制するため
に、読み出し電圧Ｖｒｅａｄを低く抑えると、この読み
出し電圧Ｖｒｅａｄと書込みしきい値の分布広がり上限
との差が縮小し、トランジスタＭ０〜Ｍ１３およびＭ１
５の駆動電流が低下してしまい、Ｍ１４に対する直列抵
抗成分が大きくなる。このように直列抵抗成分Ｒが上昇
すると、消去しきい値のセルを読み出す場合のセル電流
をＩｃｅｌｌとして、例えばトランジスタＭ０を読み出
す場合にはＭ１５を読み出す場合に比較して、Ｒ×Ｉｃ
ｅｌｌ以上に読み出すメモリセルソース端の電位が上昇
する。このため、Ｍ１５を読み出す場合にはＶｒｅｆ以
上のしきい値で非導通状態となるが、Ｍ０を読み出す場
合には、（Ｖｒｅｆ−Ｒ×Ｉｃｅｌｌ）以上のしきい値
では非導通状態となり、消去データが書き込みデータと
誤読み出しされてしまう問題が生じる。さらに、上記直
列抵抗成分Ｒによって、データ転送線と共通ソース線を
流れる電流が小さく制限されるので、消去しきい値のメ
モリセルを読み出した場合と書き込みしきい値のメモリ
セルを読み出した場合のデータ転送線の電位差が小さく
なり、読み出し電圧マージンが低下し、読み出し時間が
増大してしまう問題があった。

【００１２】また、図２６（ｂ）は、電荷蓄積層を有す
るＭＯＳトランジスタからなる不揮発性メモリセル（メ
モリセルエレメント）Ｍ０〜Ｍ１５が並列に接続され、
一端が選択トランジスタＳ１を介してＢＬ１と記してあ
るデータ転送線に接続されているＡＮＤ型メモリセルブ
ロックを示している。図２６（ａ）と同一の部分には、
同一符号を付してその詳細な説明は省略する。

【００１３】このようなＡＮＤ配置のメモリセルエレメ
ントからデータを読み出す場合を、データ選択線ＷＬ１
４ａに接続されたメモリセルエレメントＭ１４のデータ
を読み出す場合を例に挙げて説明する。この場合、例え
ばデータ転送線ＢＬ１に正の電圧ＶＢＬを加え、共通ソ
ース線ＳＬを０Ｖとし、共通ソース線ＳＬとの電圧差を
与えた状態で、データ選択線ＷＬ１４ａには、その書込
みデータしきい値と消去データしきい値の中間の電圧Ｖ
ｒｅｆを印加する。この時、共通ソース線ＳＬとデータ
転送線ＢＬ１の間に接続されたＭ１４以外のメモリセル
トランジスタ、すなわちＭ０〜Ｍ１３およびＭ１５は非
導通状態にし、さらに選択トランジスタＳ２とＳ１を導
通状態に保つことにより、データ転送線ＢＬ１と共通ソ
ース線ＳＬとの間の導通および非導通状態によってＭ１
４の情報を読み出すことができる。この時、メモリセル
トランジスタＭ０〜Ｍ１３およびＭ１５は、その書込み
消去状態によらず非導通状態を保つため、消去データし
きい値よりも低い電圧Ｖｒｅａｄ２が印加されることが
必要となり、図２５（ｂ）で示したような電圧ストレス
が印加されることになる。

【００１４】よって、図２５（ｂ）のように読み出し操
作を繰り返すことにより、メモリセルトランジスタＭ０
〜Ｍ１３およびＭ１５の書込みしきい値が低下し、消去
しきい値に近づくためにデータが破壊するリードディス
ターブ（read disturb）が生じる。ここで、Ｖｒｅａｄ
２はＶｒｅｆよりも低い電圧となるため、ＡＮＤ型配置
でのリードディスターブは、データを読み出したメモリ
セルトランジスタよりも、そのメモリセルトランジスタ
に並列に接続された非選択のメモリセルトランジスタの
方が大きく影響を受ける。

【００１５】上記リードディスターブを抑制するため
に、読み出し電圧Ｖｒｅａｄ２を高く設定すると、Ｖｒ
ｅａｄ２と消去しきい値の分布広がり下限との差が縮小
し、メモリセルトランジスタＭ０〜Ｍ１３およびＭ１５
が遮断できなくなり、ソース・ドレイン領域間にリーク
電流が流れ、Ｍ１４に流れる電流に前記リーク電流が加
わって、データ転送線ＢＬ１と共通ソース線ＳＬの間を
流れることとなる。このリーク電流は、メモリセルトラ
ンジスタＭ０〜Ｍ１３およびＭ１５のデータパターンに
依存するため一定ではなく、消去データのセル数が多い
ほど大きくなる。よって、このリーク電流分が増大する
と、消去しきい値のメモリセルトランジスタを読み出し
た場合と書き込みしきい値のメモリセルトランジスタを
読み出した場合のデータ転送線の電位差が小さくなり、
読み出し電圧マージンが低下し、誤読み出しが生じてし
まう問題があった。

【００１６】

【発明が解決しようとする課題】上述したように、メモ
リセルエレメントを複数個直列または並列接続したメモ
リセルブロックをマトリックスに配置した従来の半導体
記憶装置では、読み出し操作によって、非選択のメモリ
セルエレメントの制御ゲートに電圧が印加され、読み出
し操作を繰り返すことにより、データが破壊するリード
ディスターブ（read disturb）が生じる。さらに、この
リードディスターブを防ごうとすると、読み出し時の電
流を大きく確保できず、読み出し電圧マージンが低下す
るという問題があった。

【００１７】本発明は、上記の問題を解決すべくなされ
たもので、その目的とするところは、読み出しによるデ
ータ破壊に対して、あらかじめデータ破壊が生じつつあ
るブロックを検知し、そのブロックの位置情報を知らし
めることにより、短時間で的確なデータの再書込みを可
能にし、信頼性を向上できる半導体記憶装置およびその
メモリセルトランジスタのしきい値の変化を判別する方
法を提供することにある。

【００１８】

【課題を解決するための手段】本発明に係る第１の半導
体記憶装置は、保持すべきデータに対応して電荷が注入
もしくは放出される電荷蓄積層を有するメモリセルエレ
メントを複数備える再書込み可能な半導体記憶装置であ
って、少なくとも２個のデータ破壊評価用メモリセル
と、メモリセルアレイ中のメモリセルエレメントが選択
されたときに、前記データ破壊評価用メモリセルを選択
する選択トランジスタと、前記各々のデータ破壊評価用
メモリセルの制御端子と前記メモリセルアレイ中のデー
タ選択線間にそれぞれ接続され、前記メモリセルアレイ
から読み出しを行う場合に導通状態となり、前記データ
破壊評価用メモリセルから読み出しを行う場合に遮断状
態となる第一のスイッチと、前記各々のデータ破壊評価
用メモリセルの制御端子と所定の電圧が印加される電圧
ノード間にそれぞれ接続され、前記メモリセルアレイか
ら読み出しを行う場合に遮断状態となり、前記データ破
壊評価用メモリセルから読み出しを行う場合に導通状態
となる第二のスイッチとを具備することを特徴としてい
る。

【００１９】そして、上記構成において、下記（ａ）〜
（ｅ）のような特徴を備えている。

【００２０】（ａ）前記第一および第二のスイッチはＭ
ＩＳＦＥＴからなり、それぞれ前記選択トランジスタよ
りも長いゲート長を有する。

【００２１】（ｂ）前記第一および第二のスイッチ、お
よび前記メモリセルアレイ中のメモリセルエレメントは
ＭＩＳＦＥＴからなり、前記第一および第二のスイッチ
のゲート絶縁膜厚は、前記メモリセルエレメントのゲー
ト絶縁膜厚よりも厚い。

【００２２】（ｃ）前記データ破壊評価用メモリセル、
前記第一および第二のスイッチはそれぞれ、２個以上で
且つ前記メモリセルアレイ中のメモリセルブロックに含
まれるメモリセルエレメントの個数よりも少ない。

【００２３】（ｄ）データ転送線の電圧と基準電圧とを
比較して前記メモリセルアレイ中のメモリセルブロック
のリードディスターブ状態を検出する比較手段と、この
比較手段の出力をトリガ信号として前記メモリセルブロ
ックのアドレスを記憶するアドレス記憶手段とを更に具
備し、前記比較手段により、電源投入後、始めてデータ
破壊が生じつつあるメモリセルブロックを検出した場合
に、前記アドレス記憶手段に記憶したアドレスのメモリ
セルブロックに再書き込みする。

【００２４】（ｅ）前記メモリセルアレイからの読み出
しと前記データ破壊評価用メモリセルからの読み出し
が、前記メモリセルアレイのデータを検出する毎にそれ
ぞれ１回ずつ行われる。

【００２５】また、本発明に係る第２の半導体記憶装置
は、電流端子を直列または並列に接続された複数の第一
のメモリセルエレメントと、これら第一のメモリセルエ
レメントを選択する第一のスイッチング素子とを有し、
データの再書き込み可能な第一のメモリセルブロック
と、電流端子を直列または並列に接続された複数の第二
のメモリセルエレメントと、これら第二のメモリセルエ
レメントを選択する第二のスイッチング素子とを有し、
データの再書込み可能な第二のメモリセルブロックと、
第一の電圧を与える第一の電圧ノードと、前記第一のメ
モリセルブロックの第一のデータ選択線に第一の電流端
子を接続され、前記第二のメモリセルブロックの第二の
データ選択線に第二の電流端子を接続された第三のスイ
ッチング素子と、前記第二のメモリセルブロックの第二
のデータ選択線に第一の電流端子を接続され、前記第一
の電圧ノードに第二の電流端子を接続された第四のスイ
ッチング素子と、前記第二のメモリセルブロックに含ま
れる前記第二のスイッチング素子の第一の電流端子に接
続された第一のデータ転送線と、前記第一のデータ転送
線に接続され、前記第一のデータ選択線の電圧と基準電
圧を比較する第一の電圧比較手段と、前記第一の電圧比
較手段の出力をトリガ信号として前記第一のメモリセル
ブロックのアドレスを記憶するアドレス記憶手段とを具
備し、前記第一のメモリセルブロックの読み出し期間内
に、前記第三のスイッチング素子が導通状態、前記第四
のスイッチング素子が遮断状態となり、前記第二のメモ
リセルブロックの読み出し期間内に、前記第四のスイッ
チング素子が導通状態、前記第三のスイッチング素子が
遮断状態となることを特徴としている。

【００２６】そして、上記構成において、下記（ｆ）〜
（ｓ）のような特徴を備えている。

【００２７】（ｆ）前記第一および第二のメモリセルブ
ロック中の前記第一および第二のメモリセルエレメント
はそれぞれ、少なくとも１つの電荷蓄積層と制御ゲート
とを有する電界効果トランジスタを含む。

【００２８】（ｇ）前記第一および第二のメモリセルブ
ロック中の前記第一および第二のメモリセルエレメント
はそれぞれ、同じ導電型のウェル領域上に形成された電
界効果トランジスタである。

【００２９】（ｈ）前記第一および第二のメモリセルブ
ロック中の前記第一および第二のメモリセルエレメント
はそれぞれ、ＳｉＮを電荷蓄積層として用いる電界効果
トランジスタである。

【００３０】（ｉ）前記第二のメモリセルブロック中の
前記第二のメモリセルエレメントは、前記第一のメモリ
セルブロック中の前記第一のメモリセルエレメントと実
質的に等しい構造である。

【００３１】（ｊ）前記第一のメモリセルブロックは、
前記第一のデータ転送線と直交する方向に複数並列に形
成され、前記第一のデータ転送線と前記第一のデータ選
択線が直交して配置されることによりメモリセルアレイ
を形成し、前記第一のメモリセルブロックの前記第一の
データ選択線とブロック選択線は平行に配置される。

【００３２】（ｋ）前記第一および第二のメモリセルブ
ロック内の前記第一および第二のデータ選択線を駆動す
るドライバ回路を更に具備し、前記ドライバ回路は、前
記第一のメモリセルブロックの一端に接続され、前記第
二のメモリセルブロックは前記第一のメモリセルブロッ
クの他端に接続される。

【００３３】（ｌ）前記第二のメモリセルブロックに含
まれる前記第二のメモリセルエレメントは、２個以上で
且つ前記第一のメモリセルブロックに含まれる前記第一
のメモリセルエレメントの個数よりも少ない。

【００３４】（ｍ）前記第一のメモリセルブロックに設
けられた第一のスイッチング素子の第一の電流端子に接
続された第二のデータ転送線と、前記第二のデータ転送
線に接続され、前記第二のデータ選択線の電圧と基準電
圧を比較する第二の電圧比較手段とを更に具備し、前記
第一の電圧比較手段は、前記第二の電圧比較手段と実質
的に等しい回路構成部を有する。

【００３５】（ｎ）前記第一の電圧比較手段の出力をト
リガ信号として前記第一のメモリセルブロックのアドレ
スを記憶する前記アドレス記憶手段は、複数のアドレス
を記憶する。

【００３６】（ｏ）前記第一の電圧ノードの電圧は、前
記第一のメモリセルブロックの消去直後のしきい値の最
大値よりも高く、且つ書込み直後のしきい値の最小値よ
りも低い。

【００３７】（ｐ）前記第一のメモリセルブロック中の
前記第一のメモリセルエレメントは、外部から入力され
るコマンドによって、書込みおよび読み出しが行われ
る。

【００３８】（ｑ）前記第二のメモリセルブロックは、
前記第一のデータ転送線と直交する方向には１つだけ形
成される。

【００３９】（ｒ）前記第一および第二のメモリセルブ
ロックにおける前記複数の第一および第二のメモリセル
エレメントの第一および第二のスイッチング素子が接続
された端と対となる電流端子にそれぞれ第一の電流端子
が接続され、第二の電流端子には一定電圧を与える第二
の電圧ノードが接続される第五および第六のスイッチン
グ素子を更に具備する。

【００４０】（ｓ）前記第五のスイッチング素子の第一
の電流端子に接続された第一のメモリセルエレメントの
制御ゲートは、前記第二のメモリセルブロックに含まれ
る前記第二のメモリセルエレメントの制御ゲートと前記
第三のスイッチング素子を介して接続されている。

【００４１】また、本発明に係る第３の半導体記憶装置
におけるメモリセルトランジスタのしきい値の変化を判
別する方法は、保持すべきデータに対応して電荷が注入
もしくは放出される電荷蓄積層を有するメモリセルトラ
ンジスタを備える再書込み可能な半導体記憶装置におけ
るメモリセルトランジスタのしきい値の変化を判別する
方法であって、データ転送線に前記メモリセルトランジ
スタの電流端子の一端が電気的に接続され、データ選択
線に前記メモリセルトランジスタの制御端子が接続され
た状態で、データ選択線を共通とした第一および第二の
メモリセルトランジスタに、それぞれのメモリセルトラ
ンジスタに接続されたデータ転送線の電位に電位差を与
えることにより、読み出し時に異なる電圧ストレスを与
え、第一のメモリセルトランジスタのデータ読み出し時
に第二のメモリセルトランジスタのしきい値を判定し、
その判定結果に基づいて前記第一のメモリセルトランジ
スタのブロックアドレスを記憶することを特徴としてい
る。

【００４２】そして、上記方法において、下記（ｔ）〜
（ｖ）のような特徴を備えている。

【００４３】（ｔ）前記判定結果を読み出し、判定結果
に依存して、前記ブロックアドレスで指定されたデータ
ブロックのデータを読み出し、前記ブロックを消去し、
前記データを前記データブロックに再書込みする。

【００４４】（ｕ）前記複数のメモリセルエレメント
は、電流端子が直列に接続されてＮＡＮＤ型メモリセル
ブロックを構成し、前記読み出し時に前記第一のメモリ
セルトランジスタに接続されたデータ転送線に与える電
位は、前記第二のメモリセルトランジスタに接続された
データ転送線に与える電位よりも高い。

【００４５】（ｖ）前記複数のメモリセルエレメント
は、電流端子が直列に接続されてＡＮＤ型メモリセルブ
ロックを構成し、前記読み出し時に前記第一のメモリセ
ルトランジスタに接続されたデータ転送線に与える電位
は、前記第二のメモリセルトランジスタに接続されたデ
ータ転送線に与える電位よりも低い。

【００４６】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００４７】［第一の実施の形態］図１は、本発明の第
一の実施の形態に係る半導体記憶装置について説明する
ためのもので、ＮＡＮＤ型またはＡＮＤ型ＥＥＰＲＯＭ
の概略的なブロック構成を示している。

【００４８】メモリセルアレイ（メモリセルマトリック
ス）１は、後述するように、不揮発性メモリセル（メモ
リセルエレメント）と選択トランジスタを直列または並
列接続したメモリセルブロックがマトリックス状に配列
されて構成される。このメモリセルアレイ１のデータ転
送線のデータをセンスし、あるいは書き込みデータを保
持するためにセンスアンプ回路（センスアンプ／データ
ラッチ）４６が設けられている。このセンスアンプ回路
４６はデータラッチを兼ねており、例えばフリップフロ
ップ回路を主体として構成される。このセンスアンプ回
路４６は、データ入出力バッファ４５に接続されてい
る。これらの接続は、アドレスバッファ４７からアドレ
ス信号を受けるカラムデコーダ４８の出力によって制御
され、データ入出力Ｉ／Ｏに加えられたデータをメモリ
セルアレイ１に書き込み、およびメモリセルアレイ１に
記憶されたデータをＩ／Ｏへ読み出し可能となってい
る。上記メモリセルアレイ１中には、メモリセルエレメ
ントの選択を行うため、具体的にはデータ選択線および
ブロック選択線の制御をするために、ロウデコーダ（ア
ドレス選択回路）３が設けられている。

【００４９】基板電位制御回路４２は、メモリセルアレ
イ１が形成されるｐ型半導体基板２１（またはｐ型ウェ
ル領域２３）の電位を制御するために設けられており、
特に消去時に１０Ｖ以上の消去電圧に昇圧されるように
構成されることが望ましい。さらに、メモリセルアレイ
１中の選択されたメモリセルエレメントにデータ書き込
みを行う際に、電源電圧よりも昇圧された書き込み電圧
Ｖｐｇｍを発生するための回路４１ａが形成されてい
る。このＶｐｇｍ発生回路４１ａとは別に、データ書き
込み時に非選択のメモリセルに与えられる書き込み用中
間電圧Ｖｐａｓｓを発生するための回路４１ｂ、および
データ読み出し時に非選択のメモリセルに与えられる読
み出し用中間電圧Ｖｒｅａｄ発生回路４１ｃが設けられ
ている。これらは、書き込み、消去、および読み出しの
各状態で、必要な電圧出力がデータ制御線ドライバ２に
加えられるように、制御回路４０によって制御されてい
る。

【００５０】Ｖｐｇｍは６Ｖ以上３０Ｖ以下の電圧であ
り、Ｖｐａｓｓは３Ｖ以上１５Ｖ以下の電圧である。ま
た、Ｖｒｅａｄは１Ｖ以上９Ｖ以下の電圧で、ＮＡＮＤ
型アレイの場合、読み出し電流を十分確保しリードディ
スターブを低下させるのには、書き込みしきい値上限よ
りも１Ｖ程度高い電圧が望ましい。上記データ制御線ド
ライバ２は、ロウデコーダ３の出力に従って、前記電圧
出力を、書き込みまたは読み出しが必要なメモリセルエ
レメントの制御ゲート電極や選択トランジスタのゲート
電極に印加するスイッチ回路である。

【００５１】本発明の特長的なことは、データ制御線ド
ライバ２の出力をメモリセルアレイ１と共有するように
リードディスターブ評価用セルアレイおよびスイッチ４
を設けたことにある。これによって、読み出し時には、
リードディスターブ評価用セルアレイ４のゲート電圧と
して、メモリセルアレイ１のゲート電圧と等しい電圧を
印加することができる。この電圧印加のタイミングは、
制御信号を与える制御回路４０によって決定されてい
る。上記リードディスターブ評価用セルアレイ４は、メ
モリセルアレイ１のデータ転送線方向に配置された各メ
モリセルブロックに対して１つ設けられ、それぞれがデ
ータ転送線に並列に接続されている。このデータ転送線
は、リードディスターブ評価用のセンスアンプ／データ
ラッチ５に接続され、リードディスターブ評価用セルア
レイ４の書込み、消去および読み出しの電圧や信号の入
出力を行っている。上記センスアンプ／データラッチ５
の出力は、リードディスターブが生じた時にトリガ信号
を発生する制御ロジック回路６に供給される。このトリ
ガ信号によって、読み出しを行ったメモリセルブロック
のブロックアドレスを記憶するラッチ７にブロックアド
レスが記憶され、データ入出力バッファ４５に与えられ
るコマンド入力によって、このブロックアドレスラッチ
７に記憶したアドレスをデータ入出力バッファ４５を通
じて外部Ｉ／Ｏから読み出すことが可能となっている。

【００５２】図２（ａ），（ｂ）は、それぞれ上記メモ
リセルアレイ１中に配列されるＮＡＮＤ型メモリセルブ
ロックの等価回路およびパターン平面図である。図２
（ｂ）では、図２（ａ）のセルブロックを３つ並列配置
したパターン構造を示しており、セル構造をわかりやす
くするために、制御ゲート電極２７よりも下の構造のみ
を示している。

【００５３】図２（ａ）に示すように、電荷蓄積層２６
を有するＭＯＳトランジスタからなる不揮発性メモリセ
ル（メモリセルエレメント）Ｍ０〜Ｍ１５が直列に接続
され、一端が選択トランジスタＳ１を介してＢＬと記し
てあるデータ転送線に接続されている。また他の一端は
選択トランジスタＳ２を介してＳＬと記してある共通ソ
ース線に接続されている。これらのトランジスタは、同
一のｐ型シリコン領域（ｐ型ウェル領域）２３上に形成
されている。また、それぞれのメモリセルエレメントＭ
０〜Ｍ１５の制御電極は、ＷＬ０〜ＷＬ１５と記したデ
ータ選択線に接続されている。データ転送線ＢＬに沿っ
た複数のメモリセルブロックから１つのメモリセルブロ
ックを選択してデータ転送線ＢＬに接続するため、選択
トランジスタＳ１の制御電極はブロック選択線ＳＳＬに
接続されている。さらに、選択トランジスタＳ２の制御
電極はブロック選択線ＧＳＬに接続されており、いわゆ
るＮＡＮＤ型メモリセルブロック４９（破線の領域）を
形成している。

【００５４】本実施の形態では、選択トランジスタＳ
１，Ｓ２の制御配線であるブロック選択線ＳＳＬ，ＧＳ
Ｌは、メモリセルエレメントの制御配線であるデータ選
択線ＷＬ０〜ＷＬ１５の電荷蓄積層２６と同じ層の導電
体によって、紙面左右方向に隣接するメモリセルブロッ
クで共通接続されている。ここで、メモリセルブロック
には、ブロック選択線ＳＳＬおよびＧＳＬは少なくとも
１本あればよく、高密度化するためにはデータ選択線Ｗ
Ｌ０〜ＷＬ１５と同一方向に形成されることが望まし
い。また、メモリセルブロック４９に１６＝２^４個のメ
モリセルエレメントが接続されている例を示したが、デ
ータ転送線およびデータ選択線に接続するメモリセルエ
レメントの数は複数であればよく、アドレスデコードを
する上で２^ｎ個（ｎは正の整数）であることが望まし
い。

【００５５】図３（ａ），（ｂ）は、上記図２（ｂ）に
示したパターン平面図の矢視Ｂ−Ｂ′およびＡ−Ａ′方
向断面図である。Ｂ−Ｂ′方向断面図は、メモリセルエ
レメント部の断面図に相当する。図２（ｂ）、図３
（ａ）および図３（ｂ）において、例えばボロン不純物
濃度が１０^１４ｃｍ^−３から１０^１９ｃｍ^−３の間のｐ
型シリコン領域２３に、例えば３ｎｍから１５ｎｍの厚
さのシリコン酸化膜またはオキシナイトライド膜２５，
２５ＳＳＬ，２５ＧＳＬからなるゲート絶縁膜を介し
て、例えばリンまたは砒素を１０^１８ｃｍ^−３から１０
^２１ｃｍ^−３添加したポリシリコンからなる電荷蓄積層
２６，２６ＳＳＬ，２６ＧＳＬが１０ｎｍから５００ｎ
ｍの厚さで形成されている。これらは、例えばシリコン
酸化膜からなる素子分離絶縁膜２４が形成されていない
領域上に、ｐ型シリコン領域２３と自己整合的に形成さ
れている。すなわち、例えばｐ型シリコン領域２３にト
ンネルゲート絶縁膜２５、電荷蓄積層２６を全面堆積し
た後、ｐ型シリコン領域２３に達するまでパターニング
して、ｐ型シリコン領域２３を例えば０．０５〜０．５
μｍの深さエッチングし、絶縁膜２４を埋め込むことで
形成することができる。このようにトンネルゲート絶縁
膜２５および電荷蓄積層２６を段差のない平面に全面形
成できるので、より均一性の向上した特性の揃った成膜
を行うことができる。

【００５６】この上に、例えば厚さ５ｎｍから３０ｎｍ
の間のシリコン酸化膜またはオキシナイトライド膜、ま
たはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜
からなるブロック絶縁膜５０，５０ＳＳＬ，５０ＧＳＬ
を介して、例えばリン、砒素、またはボオンを１０^１７
〜１０^２１ｃｍ^−３を不純物添加したポリシリコン、ま
たはＷＳｉ（タングステンシリサイド）とポリシリコン
とのスタック構造、またはＮｉＳｉ、ＭｏＳｉ、ＴｉＳ
ｉ、ＣｏＳｉとポリシリコンのスタック構造からなる制
御ゲート電極２７が１０ｎｍから５００ｎｍの厚さで形
成されている。この制御ゲート電極２７は、図２（ｂ）
において隣接するメモリセルブロックで接続されるよう
に、図２（ｂ）における紙面左右方向にブロック境界ま
で形成されており、データ選択線ＷＬ０〜ＷＬ１５を形
成している。なお、ｐ型シリコン領域２３は、ｎ型シリ
コン領域２２によってｐ型半導体基板２１と独立に電圧
印加できるようになっていることが、消去時の昇圧回路
負荷を減らし消費電力を抑えるためには望ましい。

【００５７】本実施の形態のゲート形状では、ｐ型シリ
コン領域２３の側壁が絶縁膜２４で覆われているので、
浮遊ゲート電極２６を形成する前のエッチングで露出す
ることがなく、浮遊ゲート電極２６がｐ型シリコン領域
２３よりも下に来ることを防ぐことができる。よって、
ｐ型シリコン領域２３と絶縁膜２４との境界での、ゲー
ト電界集中やしきい値の低下した寄生トランジスタが生
じにくい。さらに、電界集中に起因する書込しきい値の
低下現象、いわゆるサイドウォーク（sidewalk）現象が
生じにくくなるため、より信頼性の高いトランジスタを
形成することができる。

【００５８】図３（ｂ）に示すように、これらゲート電
極の両側には、例えば５ｎｍから２００ｎｍの厚さのシ
リコン窒化膜、またはシリコン酸化膜からなる側壁絶縁
膜４３を挟んでソースまたはドレイン領域となるｎ型拡
散層２８が形成されている。これら拡散層２８、電荷蓄
積層２６および制御ゲート電極２７により、電荷蓄積層
２６に蓄積された電荷量を情報量とする浮遊ゲート型Ｅ
ＥＰＲＯＭセルが形成されており、そのゲート長として
は、０．５μｍ以下０．０１μｍ以上とする。これらソ
ース・ドレイン領域として働くｎ型拡散層２８として
は、例えばリンや砒素、アンチモンを表面濃度が１０
^１７ｃｍ^−３から１０^２１ｃｍ^−３となるように、深さ
１０ｎｍから５００ｎｍの間で形成されている。さら
に、これらｎ型拡散層２８は隣接するメモリセル同士共
有され、ＮＡＮＤ接続が実現されている。

【００５９】また、図３（ｂ）において、２６ＳＳＬ，
２６ＧＳＬは、それぞれＳＳＬおよびＧＳＬに相当する
ブロック選択線に接続されたゲート電極であり、前記浮
遊ゲート型ＥＥＰＲＯＭの浮遊ゲート電極と同層で形成
されている。ゲート電極２６ＳＳＬおよび２６ＧＳＬの
ゲート長は、メモリセルエレメントにおける制御ゲート
電極のゲート長よりも長く、例えば１μｍ以下で且つ
０．０２μｍ以上に形成することにより、ブロック選択
時と非選択時のオン／オフ比を大きく確保でき、誤書き
込みや誤読み出しを防止できる。

【００６０】また、２７ＳＳＬの片側に形成され、ソー
スまたはドレイン領域として働くｎ型拡散層２８ｄは、
例えばタングステンやタングステンシリサイド、チタ
ン、チタンナイトライド、またはアルミニウムからなる
データ転送線３６（ＢＬ）とコンタクト３１ｄを介して
接続されている。ここで、データ転送線３６（ＢＬ）
は、隣接するメモリセルブロックで接続されるように、
図２（ｂ）において紙面上下方向にブロック境界まで形
成されている。一方、２７（ＧＳＬ）の片側に形成され
たソースまたはドレイン領域として働くｎ型拡散層２８
Ｓは、コンタクト３１Ｓを介して共通ソース線３３（Ｓ
Ｌ）に接続されている。この共通ソース線３３（ＳＬ）
は、隣接するメモリセルブロックで接続されるように、
図２（ｂ）において紙面左右方向にブロック境界まで形
成されている。勿論、ｎ型拡散層２８Ｓを紙面左右方向
にブロック境界まで形成することにより、ソース線とし
てもよい。これらＢＬコンタクトおよびＳＬコンタクト
としては、例えばｎ型またはｐ型の不純物がドープされ
たポリシリコン、タングステンやタングステンシリサイ
ド、Ａｌ、ＴｉＮ、Ｔｉなどが充填されて、導電体領域
となっている。さらに、これら共通ソース線３３（Ｓ
Ｌ）およびデータ転送線３６（ＢＬ）と、前記トランジ
スタとの間は、例えばＳｉＯ２やＳｉＮからなる層間絶
縁膜２９によって充填されている。このデータ転送線３
６（ＢＬ）上部には、例えばＳｉＯ２やＳｉＮ、または
ポリイミドからなる絶縁膜保護層３７や、図には示して
いないが、例えばＷ、ＡｌやＣｕからなる上部配線が形
成されている。

【００６１】図４に、本実施の形態に係る半導体記憶装
置のブロックレイアウト、特に図１におけるメモリセル
アレイ１、データ制御線ドライバ２、ロウデコーダ３、
およびリードディスターブ評価用セルアレイおよびスイ
ッチ４のレイアウトを示す。ここで、４９は例えばＮＡ
ＮＤ型メモリセルブロックや後述するＡＮＤ型メモリセ
ルブロックで形成される１つのメモリセルブロックを示
し、１つのメモリセルブロック４９には、複数本のデー
タ選択線ＷＬ０ｘ〜ＷＬ１５ｘ（ｘはａ，ｂというブロ
ックインデックスを示す添え字）が接続されている。こ
のメモリセルブロック４９には、複数のメモリセルブロ
ックから１つのメモリセルブロックを選択してデータ転
送線ＢＬ１，ＢＬ２に接続するために、ブロック選択線
ＳＳＬｘ，ＧＳＬｘが設けられている。これらデータ転
送線ＢＬ１，ＢＬ２は、データ選択線ＷＬ０ｘ〜ＷＬ１
５ｘと互いに直交する方向に配置されている。

【００６２】上記メモリセルブロック４９内のそれぞれ
のメモリセルエレメントは、データ転送線ＢＬ１，ＢＬ
２とデータ選択線ＷＬ０ｘ〜ＷＬ１５ｘの交点に形成さ
れ、それぞれ独立にデータの保持および呼び出しが可能
となっている。これらメモリセルブロック４９はデータ
転送線方向、およびデータ選択線方向に複数個形成さ
れ、メモリセルアレイを形成している。

【００６３】なお、図４では、メモリセルブロック４９
がデータ転送線方向およびデータ選択線方向に２つずつ
配置された構造を示したが、複数であればよく、アドレ
スデコードをする上で２^ｉ個（ｉは正の整数）であるこ
とが望ましい。また、複数のメモリセルブロック４９が
接続されたデータ選択線ＷＬ０ｘ〜ＷＬ１５ｘおよびブ
ロック選択線ＳＳＬｘ，ＧＳＬｘの一端には、データ選
択線ＷＬ０ｘ〜ＷＬ１５ｘを駆動するデータ制御線ドラ
イバ（ＤＲＶａ，ＤＲＶｂ）２が形成されている。ここ
では、データ転送線方向に隣接するメモリセルブロック
４９において、データ制御線ドライバ２の配置を容易に
し、１つのメモリセルブロックのデータ選択線ＷＬ０ｘ
〜ＷＬ１５ｘ間の駆動タイミング、すなわちスキューを
揃えるために、データ制御線ドライバ２をメモリセルア
レイ１の両端に別々に振り分けている。

【００６４】上記メモリセルアレイ１に対して、データ
制御線ドライバ２が形成されていない側のデータ選択線
ＷＬ０ｘ〜ＷＬ１５ｘおよびＳＬ，ＧＳＬｘ，ＳＳＬｘ
の端には、リードディスターブ評価用セルアレイおよび
スイッチ４がそれぞれ形成されている。さらに、リード
ディスターブ評価用セルアレイおよびスイッチ４の制御
線ＯＷＬ，ＳＷＬ，ＶＲおよびデータ転送線ＢＬＴ１，
ＢＬＴ２は、データ記憶用メモリセルアレイ１のデータ
転送線ＢＬ１，ＢＬ２と同方向に形成されている。

【００６５】図４に示した構造は、紙面上下方向に繰り
返し形成し、それぞれのＢＬ１，ＢＬ２，ＢＬＴ１，Ｂ
ＬＴ２，ＯＷＬ，ＳＷＬおよびＶＲを紙面上下で接続す
ることによって、複数のメモリセルマトリックスのレイ
アウトが実現できることは明らかであろう。つまり、本
発明では、リードディスターブ評価用セルアレイおよび
スイッチ（回路ブロック）４を形成しない従来例に比較
して、図４の回路部分では、データ転送線方向は増大せ
ず、回路面積を小さく保つことができる。さらに、図４
において、ブロックより外部まで形成され従来例よりも
増える配線は、ＶＲ，ＳＷＬ，ＢＬＴ１，ＢＬＴ２，Ｏ
ＷＬの高々１０本以内であり、すべて紙面上下方向に平
行に伸びているので、従来例のデータ転送線と同じ配線
量をＶＲ，ＳＷＬ，ＢＬＴ１，ＢＬＴ２、ＯＷＬの配線
に用いれば、従来例に比較して配線層の増加なく容易に
レイアウトできる。

【００６６】さらに、回路ブロック４は隣接するブロッ
クのデータ選択線上には形成されず、ＶＲ，ＳＷＬ，Ｂ
ＬＴ１，ＢＬＴ２，ＯＷＬは全データ選択線の半数に対
して直交して交わる。よって、全データ制御線上にＶ
Ｒ，ＳＷＬ，ＢＬＴ１，ＢＬＴ２，ＯＷＬが形成された
場合に比べて、ＶＲ，ＳＷＬ，ＢＬＴ１，ＢＬＴ２，Ｏ
ＷＬの電圧変動によるデータ選択線への容量結合アレイ
ノイズは半分にすることができる。さらに、データ転送
線の本数がＶＲ，ＳＷＬ，ＢＬＴ１，ＢＬＴ２，ＯＷＬ
の総本数より大きく、データ転送線とデータ選択線との
結合容量が大きい場合には、ＶＲ，ＳＷＬ，ＢＬＴ１，
ＢＬＴ２，ＯＷＬの電圧変動によるデータ選択線への容
量結合アレイノイズは、データ転送線とデータ選択線と
の容量結合ノイズよりも低く保つことができる。

【００６７】さらに、２つのデータ制御線ドライバ（Ｄ
ＲＶａ，ＤＲＶｂ）２は、２つのロウデコーダ（ＲＤＥ
Ｃａ，ＲＤＥＣｂ）３のそれぞれと接続されており、デ
ータ選択線ＷＬ０ａ〜ＷＬ１５ａに接続されたメモリセ
ルエレメントと、データ選択線ＷＬ０ｂ〜ＷＬ１５ｂに
接続されたメモリセルエレメントが、それぞれ独立にブ
ロック選択されるよう形成されている。データ制御線ド
ライバ２は、ロウデコーダ３の出力に従って、書込み電
圧や消去電圧を、書き込みまたは読み出しが必要なメモ
リセルエレメントの制御ゲートや選択ゲートの制御線に
印加するようにするスイッチ回路である。

【００６８】次に、リードディスターブ評価用セルアレ
イおよびスイッチ４の回路例を図５に示す。図５におい
て、破線で囲まれた領域４９は、上述したメモリセルブ
ロック４９でメモリセルアレイ１の端部に相当するブロ
ックを、破線で囲まれた領域４は、リードディスターブ
評価用セルアレイおよびスイッチ４の回路ブロックをそ
れぞれ示しており、図４の右上方のメモリセルアレイ部
分に対応している。ここで、データ選択線ＷＬ１４ａ
は、ＯＷＬと記した制御線に接続されたＭＯＳＦＥＴ
Ｑ１４からなるスイッチを介してダミーデータ選択線Ｄ
ＷＬ１４ａに接続されている。さらに、データ選択線Ｗ
Ｌ１５ａは、ＯＷＬと記した制御線に接続されたＭＯＳ
ＦＥＴ Ｑ１５からなるスイッチを介してダミーデータ
選択線ＤＷＬ１５ａに接続されている。これらダミーデ
ータ選択線ＤＷＬ１４ａ，ＤＷＬ１５ａは、それぞれＱ
１２，Ｑ１３と記したリードディスターブ評価用メモリ
セルの制御線と接続されている。ここで、Ｑ１２および
Ｑ１３は、電荷蓄積層２６を有するＭＯＳトランジスタ
からなる不揮発性メモリセルであり、構造の違いによる
書き込み、消去、および読み出し特性のばらつきを防ぐ
ためには、メモリセルエレメントＭ０〜Ｍ１５と同一構
造を持つメモリセルであることが望ましい。これらのト
ランジスタＱ１４，Ｑ１５，Ｑ１６，Ｑ１７は、高耐圧
トランジスタで形成されている。

【００６９】ダミーデータ選択線ＤＷＬ１４ａは、ＳＷ
Ｌと記した制御線に接続されたＭＯＳＦＥＴ Ｑ１６か
らなるスイッチを介して電圧ノードＶＲに接続されてい
る。同様に、ダミーデータ選択線ＤＷＬ１５ａは、ＳＷ
Ｌと記した制御線に接続されたＭＯＳＦＥＴ Ｑ１７か
らなるスイッチを介して電圧ノードＶＲに接続されてい
る。ここでは、リードディスターブ評価用メモリセルと
してＱ１２，Ｑ１３の２つを例として示したが、ブロッ
ク内の非選択セルのリードディスターブ評価には少なく
とも２つあればよく、データ選択線ＷＬ１４ａに対する
配線と同様にＱ１４，Ｑ１２，Ｑ１６に対応するトラン
ジスタを配置して配線を行えば良い。但し、メモリセル
ブロック４９のデータ制御線の総本数よりも少ない方
が、図５の回路素子数を減少させることができ、より回
路面積を小さくできる。また、メモリセルブロック４９
の中で、共通ソース線ＳＬに近いメモリセルの方が読み
出し時によりソース・ドレイン電圧が０Ｖに近くなり、
リードディスターブがより大きくなるので、共通ソース
線ＳＬに近いメモリセルの方に対してダミーデータ選択
線ＤＷＬを形成した方が、よりリードディスターブを強
く受けるセルのリードディスターブを正しく検知でき
る。特に、Ｑ１４〜Ｑ１７は高耐圧トランジスタで形成
されており、書込み時に必要とされる高耐圧を確保する
ため、例えば２μｍ以上の選択トランジスタよりも長い
ゲート長を必要とする。さらに、プログラムおよび消去
時のＷＬに印加される高電圧で、ゲートの耐圧劣化が生
じないようにするため、Ｑ１４〜Ｑ１７のゲート絶縁膜
厚も１５ｎｍ以上とメモリセルエレメントのゲート絶縁
膜厚よりも大きくしている。よって、トランジスタ寸法
がメモリセルエレメントよりも大きい。ここで、図５の
レイアウトのように２つのリードディスターブ評価用メ
モリセルを設ける場合には、ＷＬ０ａからＷＬ１５ａま
での領域幅において、Ｑ１４，Ｑ１５、Ｑ１６，Ｑ１７
それぞれを形成する領域でのデータ選択線方向の通過配
線を最低１本にすることができる。よって、データ転送
線方向のブロック長さからデータ選択線の配線一本分の
通過配線を配置する領域を確保すれば、残りの領域はト
ランジスタＱ１４〜Ｑ１７を形成するのに使うことがで
き、トランジスタＱ１４〜Ｑ１７のサイズが大きくても
容易にレイアウトできる。

【００７０】上記メモリセルＱ１２の電流端子はＱ１３
の電流端子と直列に接続され、もう一端が選択トランジ
スタＱ１０を介してＢＬＴ２と記してあるリードディス
ターブ評価用データ転送線に接続されている。またメモ
リセルＱ１３の他の一端は選択トランジスタＱ１１を介
してＳＬと記してある共通ソース線に接続されている。
さらに、選択トランジスタＱ１１の制御電極はブロック
選択線ＧＳＬａに接続され、選択トランジスタＱ１０の
制御電極はブロック選択線ＳＳＬａに接続されている。
上記トランジスタＱ１０〜Ｑ１３は、消去および書込み
電圧をメモリセルブロック４９に含まれるメモリセルと
リードディスターブ評価用セルアレイおよびスイッチ４
に含まれるメモリセルで一致させるのに、データ記憶用
メモリセルブロック４９と同一のｐ型シリコン領域２３
上に形成されることが望ましい。すなわち、トランジス
タＱ１０，Ｑ１２，Ｑ１３，Ｑ１１はリードディスター
ブ評価用のＮＡＮＤ型メモリセルブロックを形成してお
り、データ転送線ＢＬＴ２、ダミーデータ選択線ＤＷＬ
１ａ，ＤＷＬ１４ａに与えた電位関係によって、従来の
ＮＡＮＤ型メモリと同様に書き込み、消去、および読み
出しができる。

【００７１】また、トランジスタＱ１４，Ｑ１５は、後
述するように、メモリセルブロック４９から読み出しを
行っている間の一定期間に導通状態となり、メモリセル
Ｑ１２およびＱ１３にリードディスターブストレスを印
加し、Ｑ１２およびＱ１３を読み出す場合には遮断状態
となる。一方、トランジスタＱ１６およびＱ１７は、メ
モリセルＱ１２およびＱ１３を読み出す場合には導通状
態となり、その制御ゲート電極にノードＶＲの電位を与
え、前記リードディスターブストレスを印加している期
間には遮断状態となっている。

【００７２】なお、図５では、説明を簡単化するため
に、メモリセルブロック４９は１つだけ示したが、勿
論、複数形成され紙面左手方向に並列に接続されて構わ
ない。複数にメモリセルブロック４９が増加した場合で
あっても、リードディスターブ評価用セルアレイおよび
スイッチ４の回路は図５で示す回路１つでよく、小さい
回路面積を維持することができる。

【００７３】次に、リードディスターブ評価用のセンス
アンプとデータラッチ５の具体的な回路構成を図６に示
す。この回路で示した破線で囲んだ領域４６は、従来の
１つのデータ転送線に対するＮＡＮＤ型メモリのセンス
アンプ回路を示しており、例えば特開平７−１８２８８
６号公報によって公知の回路であり、センスアンプ４６
と同じ回路である。

【００７４】本発明では、この回路の読み出ししきい値
判定用トランジスタＱ５の入力端子が、スイッチング素
子としてのトランジスタＱ７を介してリードディスター
ブ電圧を与える電圧ノードＶ２と接続されている。この
Ｖ２は、リードディスターブ電圧をデータ転送線ＢＬＴ
２に供給するための電圧ノードで、０Ｖ以上Ｖ１１′以
下に設定されている。これらトランジスタＱ１〜Ｑ８は
Ｑ１４〜Ｑ１７ほど高電圧が印加されないため、より耐
圧の低いトランジスタで形成することができる。

【００７５】図６で与えられるように、本発明のリード
ディスターブ評価用のセンスアンプとデータラッチ回路
５は、従来のセンスアンプ回路４６に高々トランジスタ
１つを付加するだけで形成でき、面積増大を非常に小さ
く抑えることができる。また、図４に示したようにデー
タ転送線ＢＬＴ１，ＢＬＴ２が、メモリセルアレイ端に
形成されているので、メモリセルアレイ１およびセンス
アンプ回路４６の配置を変化させずに、余裕を持って回
路５を配置することができる。

【００７６】この結果、図１のように、データ転送線方
向に対し、センスアンプ回路４６と同じ長さで回路５を
作成することができ、データ転送線方向のチップ面積を
従来と同じに保つことができる。また、詳しいタイミン
グの説明は後述するが、ＤＩ／Ｏは、リードディスター
ブを検出するセルＱ１２，Ｑ１３のいずれかのしきい値
がＶＲよりも上昇した場合に、データ破壊が生じつつあ
るブロックとして、“Ｈ”レベル、例えばＶｃｃとな
り、ＶＲよりもしきい値が低い場合には、“Ｌ”レベ
ル、例えば０Ｖとなる出力である。ここで、Ｖｃｃは
０．５Ｖ以上１０Ｖ以下の電圧とする。

【００７７】さらに、図７に、上記制御ロジック回路６
の回路例を示す。この図において、ＰＯＷＥＲＯＮは、
電源投入後０．０１〜１００ｍＳの間“Ｌ”レベルとな
り、その後“Ｈ”レベルとなる信号入力と、リードディ
スターブブロックの再書込みが終了した際に“Ｌ”とな
る信号との論理積信号であり、前者は従来のＮＡＮＤ型
ＥＥＰＲＯＭで既に使用している信号である。また、後
者は、ユーザーコマンドによって“Ｌ”を出力する回路
を形成しておき、ブロックの再書込みが終了した後に、
ユーザーが該コマンドを入力すれば良い。さらに、ＲＤ
ＥＮＢ１は、書込みおよび消去時に誤動作しないために
は、いずれかのロウデコーダ３を動作状態にする時に
“Ｈ”レベルとなり、且つ読み出し時にのみ“Ｈ”レベ
ルとなることが望ましい。

【００７８】トランジスタＱ８が遮断状態の時の制御ロ
ジック回路６の論理値を図９に示す。図９のように、制
御ロジック回路６のＴＲＩＧ出力は、電源投入後まず
“Ｌ”レベルとなり、その後、ＲＤＥＮＢ１が“Ｈ”で
且つＤＩ／Ｏが“Ｈ”となった場合に限り“Ｌ”から
“Ｈ”に遷移する。“Ｈ”に遷移した後は、この状態が
電源遮断またはＰＯＷＥＲＯＮに“Ｌ”となる信号が与
えられるまで保持される。すなわち、この回路は、電源
投入後、始めてデータ破壊が生じつつあるブロック、つ
まりＮＧブロックを検出した場合に“Ｌ”から“Ｈ”へ
遷移するＴＲＩＧ信号を発生する回路となっている。

【００７９】図７に示す回路におけるトランジスタは、
すべて低電圧動作する論理用トランジスタで良く、小さ
い寸法のトランジスタを用いることができる。また、ス
タティック（static）ＣＭＯＳ回路で図７の回路を形成
した場合、必要とされるトランジスタ数は高々１３個で
あり、１Ｍを超える記憶データビット数を有するメモリ
セルアレイ１と比較すると、非常に小さい回路面積しか
消費せず、消費電力も微少である。

【００８０】ついで、図８にブロックアドレスラッチの
回路例を示す。この回路は、例えばＴＲＩＧ信号の立ち
上がりクロックによってデータを保持するＤ型フリップ
フロップまたはラッチＦＦ１〜ＦＦ（ｋ＋１）からな
る。ここで、ｋは、メモリセルアレイ１に含まれるブロ
ック数を２を底とした対数で表わした値であり、小数点
以下を切り上げた値とする。これらＤ型フリップフロッ
プまたはラッチＦＦのデータ入力は、アドレスバッファ
４７から供給され、ＦＦ１からＦＦｋまでのビットで、
データ破壊が生じつつあるブロックのアドレスを指定す
ることができる。ＣＭＯＳ回路で形成した場合、１つの
Ｄ型フリップフロップ回路に必要なトランジスタ数は１
００個以下であり、ｋビット分用意しても図８の回路で
必要とされるトランジスタ数はｋ×１００個以下であ
る。

【００８１】各ブロックのローデコーダ３や回路ブロッ
ク４よりデータ破壊が生じつつあるブロックの位置を検
出する信号を取り出すとすると、（ブロック数）個、つ
まり２^ｋ個以上のトランジスタ数が必要となる。よっ
て、ｋ≧１０では、図８の回路を用いることによりトラ
ンジスタ数を削減でき、より小さい回路面積で実現でき
る。

【００８２】さらに、ＦＦ（ｋ＋１）の入力はＶｃｃに
接続され、初めてＱ１２またはＱ１３のデータ破壊が生
じたブロックを検出した場合に、“Ｌ”から“Ｈ”へ遷
移する。これは、“Ｌ”の場合データ破壊なし、“Ｈ”
の場合にＱ１２またはＱ１３のデータ破壊が生じたとい
うフラグとなっている。このＦＦ（ｋ＋１）は、ＴＲＩ
Ｇ出力で代用してもよい。

【００８３】なお、上記図７および図８までの回路は、
容易に複数のリードディスターブブロックを検出する回
路に展開できる。図１０は、３つのリードディスターブ
ブロックを検出する回路例である。この回路は基本的
は、図７および図８を３つ並列に接続したものであり、
電源投入後、全てのＴＲＩＧ１，ＴＲＩＧ２，ＴＲＩＧ
３が“Ｌ”となっている。最初にＱ１２またはＱ１３の
データ破壊が生じたブロックを検出したフラグ出力ＴＲ
ＩＧ１を、隣接するＮＡＮＤ１′の入力に加えており、
ＴＲＩＧ２をさらに隣接するＮＡＮＤ１″の入力に接続
している。これにより、ＮＡＮＤ１′，ＮＡＮＤ２′，
ＮＡＮＤ３′からなる制御ロジック回路は、二番目にＱ
１２またはＱ１３のデータ破壊が生じたブロックを検出
し、フラグ出力ＴＲＩＧ２が“Ｌ”から“Ｈ”へと変化
する。さらに、ＮＡＮＤ１″，ＮＡＮＤ２″，ＮＡＮＤ
３″からなる制御ロジック回路は、三番目にＱ１２また
はＱ１３のデータ破壊が生じたブロックを検出し、フラ
グ出力ＴＲＩＧ３が“Ｌ”から“Ｈ”へと変化する。こ
れらＴＲＩＧ１，ＴＲＩＧ２，ＴＲＩＧ３の立ち上がり
パルスによって、それぞれに対応したリードディスター
ブブロックのアドレスが回路７によって保持されるよう
になっている。

【００８４】上記図７、図８および図１０に示した回路
では、データ破壊が生じつつあるブロックの位置情報を
少なくとも電源投入後継続して保持しているので、読み
出し直後にデータを再書込みする必要がない。また、リ
ードディスターブ検出によってデータ破壊が生じないの
で、リードディスターブ検出を行った後も、再書込みを
行わない状態では、再び当該セルを読み出すことにより
リードディスターブを検出できる。さらに、１つのブロ
ックでリードディスターブ検出をした後で、そのブロッ
クをデータリフレッシュする前でも、他のブロックのリ
ードディスターブを検出できる。よって、例えばリード
ディスターブを生じたブロックを電源を遮断する前の空
き時間（時間に余裕がある時）にまとめて再書込み（デ
ータリフレッシュ）を行えば良いので、より、データを
読み出し速度をデータリフレッシュを行わない従来例と
同等に保つことができる。複数、例えばｈ個のブロック
アドレスラッチと、まとめて再書込みするシーケンスを
用いることにより、１つのブロックアドレスラッチを用
いた場合のリフレッシュする場合に比較して、リフレッ
シュする間隔をほぼ（１／ｈ）の頻度に減少させること
ができる。この際、複数ブロックをまとめて消去および
再書込みを行うことにより、消去および書き込みのため
の電源の昇圧回数を減少させることができ、より低消費
電力化できる。

【００８５】次に、本発明の回路、特にデータ選択線Ｗ
Ｌとブロック制御線ＳＳＬ，ＧＳＬ、および回路ブロッ
ク４と回路ブロック５に関するタイミングチャートを図
１１に示す。図１１では、メモリセルアレイ１のデータ
を読み出す場合のタイミングチャートも下側に示してい
る。

【００８６】本発明の特長は、メモリセルアレイ１のデ
ータを読み出すサイクル内で、リードディスターブを評
価するセルアレイのデータも読み出し、さらにリードデ
ィスターブストレスを印加できる点にある。このように
することにより、従来のリードディスターブ評価回路が
ない半導体記憶装置と比較して読み出し時間の増加がな
く、読み出しバンド幅を低下させることがない。

【００８７】なお、図１１において、論理回路の“Ｈ”
に相当する値をＶｃｃと記し、“Ｌ”に相当する値を０
Ｖと便宜的に例として記しているが、これらは、それぞ
れ電源電圧Ｖｃｃに対してＶｃｃ／２以上、およびＶｃ
ｃ／２以下で０Ｖ以上の電圧であればＣＭＯＳ回路が動
作するので構わない。また、メモリセルアレイ１のデー
タを読み出し、書込み、または消去する方法自体は、例
えば特開平７−１８２８８６号公報で公知の方法を用い
ればよいので説明を省略する。

【００８８】まず、メモリセルトランジスタＱ１２およ
びＱ１３は、メモリセルトランジスタＭ０〜Ｍ１５の消
去しきい値と同じしきい値に設定されているとする。消
去しきい値に設定するシーケンスについては、後でくわ
しく述べる。読み出し（read）動作においては、信号φ
２が供給されるトランジスタＱ２は閉じたままで構わな
い。また、ＲＥＥＮＢ１は図１１のＷＬ０ａ〜ＷＬ１５
ａまでに電圧印加されている期間“Ｈ”になるような信
号とする。

【００８９】まず、信号φ８および信号φ３を“Ｈ”に
して、トランジスタＱ８およびＱ３を導通状態とし、イ
ンバータＩｎｖ１の入力を“Ｌ”とし、ノードｎ１を
“Ｈ”にプリセットする。また、同時に、制御線ＳＷＬ
を“Ｈ”にし、制御線ＯＷＬと信号φ７を“Ｌ”にし
て、メモリセルトランジスタＱ１２およびＱ１３の制御
ゲート電極にノードＶＲの電位を印加する。ここで、ノ
ードＶＲの電位は、トランジスタＱ１２やＱ１３の消去
しきい値がリードディスターブによって上昇し、リード
ディスターブを生じたことを検知するのに用いるしきい
値電圧となる。よって、例えば書込み直後のしきい値の
最低値をＶｔｈｗ、消去直後のしきい値の最大値をＶｔ
ｈｅとして、ＶｔｈｗとＶｔｈｅとの範囲内となる値で
あり、（Ｖｔｈｗ＋Ｖｔｈｅ）／２から、Ｖｔｈｅ＋
（センスアンプ感度）〜Ｖｔｈｅ＋０．１［Ｖ］の間に
設定するのが、安定なリードディスターブ検出には望ま
しい。ついで、信号φ１を“Ｈ”にした後、信号φ６を
Ｖ１１電位とすることにより、トランジスタＱ１および
Ｑ６を通じてデータ転送線ＢＬＴ２を充電する。Ｖ１
１′はセンスアンプとなるトランジスタＱ５のしきい値
程度の電圧であり、Ｖｃｃ以下となる電圧で、トランジ
スタＱ５を高い感度で駆動するために、たとえば０．５
Ｖと２Ｖとの間が望ましい。また、この信号φ６のＶ１
１電位は、図１１の下図のタイミングチャートのよう
に、メモリセルアレイ１中のメモリセルトランジスタに
接続されたセンスアンプ４６内の信号φ６のＢＬ２プレ
チャージ時と同じ電位Ｖ１１とし、同じタイミングでＶ
１１パルスを信号φ６として与えるのが回路を簡単にす
るためには望ましい。

【００９０】また、Ｖ１１はトランジスタＱ６のしきい
値をＶｔｈとして（Ｖｔｈ＋Ｖ１１′）となる値と設定
すれば、データ転送線ＢＬＴ２がＶ１１′になるとトラ
ンジスタＱ６が遮断状態となり、データ転送線ＢＬＴ２
への充電が止まる。データ転送線ＢＬＴ２がＶ１１′に
達した後、信号φ６を０ＶとしトランジスタＱ６を遮断
する。ここまでは、データ転送線ＢＬＴ２をプレチャー
ジする（ＢＬＴ２precharge）期間に当たる。Ｖ１はＶ
１１以上Ｖｃｃ以下の電圧とすれば良いが、Ｖｃｃとす
るのが回路を簡便にするのに望ましい。

【００９１】ついで、データ制御線ドライバ（ＤＲＶ
ａ）２に接続されたブロックのデータ選択線ＷＬ１４ａ
が選択されたとすると、ＷＬ１４ａがＶｒｅｆに設定さ
れる。具体的には、データ読み出し時、データを読み出
すブロックのロウデコーダ（ＲＤＥＣａ）３が活性化さ
れ、ＳＳＬａ、ＷＬ１４ａ，ＷＬ１４ａを除いたデータ
選択線ＷＬ０ａ〜ＷＬ１５ａ、およびブロック選択線Ｇ
ＳＬａにそれぞれ、例えばＶｒｅａｄ、Ｖｒｅｆ、Ｖｒ
ｅａｄ、Ｖｒｅａｄなる電圧が印加される。

【００９２】なお、非選択のブロックのＳＳＬ、ＷＬ０
〜ＷＬ１５、およびＧＳＬは読み出し期間中フローティ
ング（floating）または０Ｖに維持され、データの誤読
み出しや破壊が生じないようにする。Ｖｒｅｆは、メモ
リセルの書込みしきい値および消去しきい値の中間、例
えば０Ｖから２Ｖの間に設定される。残りの非選択デー
タ選択線ＷＬ０ａ〜ＷＬ１３ａおよびＷＬ１５ａは、Ｖ
ｒｅａｄ発生回路４１ｃから出力される、メモリセルの
書込みしきい値の最大値よりも高い電圧に設定され、デ
ータ転送線に接続された側のブロック選択線ＳＳＬａに
もＶｒｅａｄが与えられる。このようにすることによ
り、トランジスタＳ１，Ｍ０〜Ｍ１５のソースおよびド
レイン領域、さらにトランジスタＱ１１，Ｑ１２，Ｑ１
３のソースおよびドレイン領域をＶ１１′に充電する。

【００９３】ついで、共通ソース線ＳＬに接続された側
のブロック選択線ＧＳＬａをＶ１１以上、例えばＶｃｃ
かＶｒｅａｄにする。これにより、リードディスターブ
検出用のメモリセルＱ１２およびＱ１３のすべてのしき
い値がＶＲ以下ならば導通状態となり、データ転送線Ｂ
ＬＴ２の電位は低下する。この場合は、メモリセルＱ１
２およびＱ１３でリードディスターブを生じていない場
合に対応する。

【００９４】一方、リードディスターブ検出用メモリセ
ルＱ１２またはＱ１３のしきい値がＶＲより高いならば
メモリセルＱ１２またはＱ１３は遮断状態となるため、
データ転送線ＢＬＴ２の電位低下はない。この場合は、
メモリセルＱ１２またはＱ１３のいずれかでリードディ
スターブが生じた場合に対応する。このタイミングでは
信号φ６は０Ｖなので、トランジスタＱ５のゲート電極
の電位は低下しない。ここまでは、メモリセルＱ１２ま
たはＱ１３がリードディスターブを生じた場合にデータ
転送線ＢＬＴ２の放電を行う（ＢＬＴ２discharge）期
間に当たる。

【００９５】次に、信号φ１、信号φ３および信号φ８
を“Ｌ”とした後、信号φ６としてＶ１２なる電圧を与
えることによって、トランジスタＱ５のゲート電極ノー
ドにデータ転送線ＢＬＴ２の電荷の移送を行う。Ｖ１２
は、Ｖ１１以下の電圧で、トランジスタＱ５のしきい値
よりも高い電圧に設定され、例えば１．５Ｖとする。通
常、データ転送線ＢＬＴ２の容量ＣＢは、トランジスタ
Ｑ５のゲート電極ノードの容量ＣＳより１０倍以上大き
いので、ＢＬＴ２の前記電位低下は、トランジスタＱ５
のゲート電極ノードでは、（ＣＢ／ＣＳ）倍に増幅され
る。これにより、リードディスターブを生じたことを検
知した場合には、トランジスタＱ５のしきい値よりもそ
のゲート電圧が上昇したままなので、このトランジスタ
Ｑ５が導通状態となる。一方、リードディスターブを検
知しない場合には、データ転送線ＢＬＴ２の電位が低下
し、トランジスタＱ５のしきい値以下にそのゲート電圧
が低下し、このトランジスタＱ５が遮断状態となる。

【００９６】この後、信号φ４として“Ｈ”パルスを与
えることにより、トランジスタＱ５の導通／非導通状態
をノードｎ１に転送する。これにより、リードディスタ
ーブを生じたことを検知すると、ノードｎ１は信号φ４
としての“Ｈ”パルスの立ち上がりにより“Ｌ”に変化
する。ついで、信号φ３として“Ｈ”パルスを与えるこ
とにより、ノードｎ１がインバータＩｎｖ２によって反
転した信号をデータ入出力端ＤＩ／Ｏに出力する。この
後、ＤＩ／Ｏからの出力によって、リードディスターブ
を生じたことを検知した場合には、ブロックアドレスラ
ッチ７にブロックアドレスを記憶する方法は前記の述べ
た通りである。ここまでは、リードディスターブを生じ
たかどうかセンスする（erase Vth sense）期間に当た
る。

【００９７】この後、信号φ６としてＶ１２の電位を印
加したまま、信号φ７を“Ｈ”（Ｖｃｃ）にして制御線
ＳＷＬを“Ｌ”にし、Ｖ２をデータ転送線ＢＬＴ２に印
加する。ここで、Ｖ２はＶ１１′よりも低い電位であ
り、ｐｎ接合の順方向電圧の符号反転した値、すなわち
−０．７Ｖ以上の電位である。また、メモリセルトラン
ジスタの消去しきい値上限と消去しきい値平均との差以
上に、Ｖ２をＶ１１よりも低下させることにより、トラ
ンジスタＱ１２，Ｑ１３の方が、メモリセルアレイ１中
のメモリセルトランジスタよりもリードディスターブス
トレスを大きくできる。図２５（ａ）で示したように、
リードディスターブストレスが大きい方が、ストレス印
加時間に対するしきい値変化の割合が大きい。よって、
Ｖ２をＶ１１よりも低下させることにより、トランジス
タの消去しきい値ばらつきがあっても、メモリセルアレ
イ１中のメモリセルトランジスタがリードディスターブ
を生じるよりも早く、トランジスタＱ１２またはＱ１３
でリードディスターブを検出するには望ましい。さら
に、Ｖ２は０Ｖとすることにより、データ転送線ＢＬＴ
２と０Ｖである共通ソース線ＳＬの間に直流電流が流れ
ず、消費電流を減らすために望ましい。ついで、制御線
ＯＷＬを（Ｖｒｅａｄ＋Ｑ１４のしきい値）以上の電位
にして、トランジスタＱ１２およびＱ１３のゲート電極
に、メモリセルアレイ１の対応するデータ選択線ＷＬ１
４ａおよびＷＬ１５ａと同じ電位、つまり、それぞれＶ
ｒｅｆおよびＶｒｅａｄを印加する。これら電圧制御に
よって、選択ブロックの非選択データ選択線ＷＬ１５ａ
に接続されたＱ１３のゲート電極にはＶｒｅａｄが印加
され、ソースおよびドレイン電極にＶ２から０Ｖの間の
電圧が印加される。一方、選択ブロックの非選択ダミー
データ選択線ＤＷＬ１５ａに接続されたメモリセルエレ
メントＭ１５のゲート電極にはＶｒｅａｄが印加され、
ソースおよびドレイン電極には、ＢＬ２precharge期間
は、Ｖ１１′の電位が印加され、その他の読み出し期間
にはＶ１１′から０Ｖの間の電圧が印加される。よっ
て、Ｖ２をＶ１１′よりも低い電圧、例えば０Ｖとする
ことによって、Ｑ１３の方がＭ１５よりも大きなリード
ディスターブストレスを印加することができる。

【００９８】ここで、図２５（ａ），（ｂ）に示したよ
うに、リードディスターブストレス、つまりソース・ド
レイン領域とゲート電極の電位差が大きいほど、しきい
値変化も大きくなる。よって、メモリセルアレイ１に含
まれるデータ記憶用メモリセルエレメントより大きなリ
ードディスターブストレスが印加されたリードディスタ
ーブ評価用セルアレイおよびスイッチ４内のリードディ
スターブ検出用メモリセルは、メモリセルアレイ１より
も早くリードディスターブ検出しきい値に達する。これ
により、メモリセルアレイ１の記憶データがリードディ
スターブによって破壊される前に、リードディスターブ
評価用セルアレイおよびスイッチ４内のリードディスタ
ーブ検出用メモリセルによってリードディスターブを検
出することができる。ここまでは、リードディスターブ
ストレスをＱ１３に与える（図１１のリードディスター
ブストレス印加：read disturb stress apply）期間に
当たる。

【００９９】なお、リードディスターブのしきい値変化
は、ストレス印加時間ｔｓに対して特開平１１−３３０
２７７号公報のようにｌｏｇ（ｔｓ）にほぼ依存するた
め、本実施の形態のように、ストレス印加後にストレス
が一回追加されても大きくしきい値は変化しない。よっ
て、リードディスターブ検出しきい値を小さく設定して
おくことにより、メモリセルブロック４９のデータはこ
のリードディスターブストレス印加（read disturb str
ess apply）のシーケンスで破壊されることなく読み出
すことが可能である。

【０１００】この後、信号φ６、信号φ７、制御線ＯＷ
Ｌを“Ｌ”にしてリードディスターブストレスをトラン
ジスタＱ１３に与える期間を終了する。この期間の長さ
としては、図１１のメモリセルブロックに対する読み出
しサイクルの長さ、すなわち、図１１のＢＬ２precharg
e、ＢＬ２discharge、data Vth sense期間の総和になる
べく近くなることが、メモリセルブロック４９に含まれ
るデータメモリセルとリードディスターブ評価用セルア
レイおよびスイッチ４に含まれるリードディスターブ検
出用メモリセルでリードディスターブ印加時間を揃え、
より正確なリードディスターブ検出を行うのに望まし
い。また、図のＢＬＴ２prechargeは、ＢＬ２precharge
の開始と同時かそれ以降に開始されるようにし、リード
ディスターブストレス印加（read disturb stress appl
y）は、data Vth senseの終了と同時かそれ以前に終了
されるようにする。このようにすることにより、回路ブ
ロック４のメモリセルのリードディスターブ評価および
リードディスターブストレス印加をメモリセルブロック
４９の読み出し（read）動作サイクル以内に行うことが
でき、読み出し操作は従来と同じ一回で良く、読み出し
時間がデータリフレッシュを行わない従来例より増大せ
ず高速である。しかも、ブロック検知のためのデータセ
ルの追加読み出しも必要なく、データセルの追加読み出
しに起因する読み出しストレスの増加やデータ破壊を防
ぐことができる。勿論、例えばリードディスターブスト
レス印加（read disturb stress apply）は、data Vth
senseの終了と同時とすることにより、タイミング発生
回路を共通化でき、回路を削減することができる。

【０１０１】以上読み出し操作において、ダミーデータ
選択線ＤＷＬ１４ａに接続されたリードディスターブ検
出用メモリセルＱ１２について示したが、リードディス
ターブストレス印加（read disturb stress apply）期
間には、対応するメモリセルエレメントＭ１４と同じゲ
ート電圧が印加される。また、同時に、ダミーデータ選
択線ＤＷＬ１５ａに接続されたリードディスターブ検出
用メモリセルＱ１３について示したが、リードディスタ
ーブストレス印加（read disturb stress apply）期間
には、対応するメモリセルエレメントＭ１５と同じゲー
ト電圧が印加される。

【０１０２】本発明の半導体記憶装置におけるメモリセ
ルブロックでは、１つのメモリセルエレメントに接続さ
れたデータ制御線のみＶｒｅｆが印加され、他のメモリ
セルエレメントのデータ制御線にはＶｒｅａｄが印加さ
れより強いリードディスターブストレスが印加される。
よって、１ブロックあたり２つ以上のメモリセルエレメ
ントによってリードディスターブを検出することによ
り、１つのデータ制御線を選択的にアクセスした場合で
も、もう１つのデータ選択線に接続されたメモリセルエ
レメントにはＶｒｅａｄなるリードディスターブストレ
スが印加されるので、いずれかのセルで正しくＶｒｅａ
ｄによるリードディスターブストレスを評価することが
できる。

【０１０３】なお、このリードディスターブ検出用メモ
リセルのストレス印加回数の検出ポイントは、リードデ
ィスターブ評価用セルアレイおよびスイッチ４内のリー
ドディスターブ検出用メモリセルの個数をｊとして、
（メモリセルブロック４９中のメモリセルエレメントで
のリードディスターブストレス印加累計回数）／ｊ以下
に設定すれば、メモリセルブロック４９中のどのメモリ
セルをいずれの頻度で読み出しを行った場合でも、メモ
リセルブロック４９中のメモリセルエレメントの頻度の
最大回数のストレスをリードディスターブ評価用セルア
レイおよびスイッチ４内のリードディスターブ検出用メ
モリセルで評価することができる。

【０１０４】また、本実施の形態では、図５に示すよう
に、回路ブロック４を構成するトランジスタ数を後述す
る実施の形態よりも少なくすることができ、より回路面
積を小さくすることができる。

【０１０５】一方、データ消去は、データ転送線ＢＬ
２、ＢＬＴ２および共通ソース線ＳＬがフローティング
に保たれ、メモリセルアレイが形成されたｐ型シリコン
領域２３に、例えば１ｎＳから１μＳの間の時間、例え
ば１０Ｖ以上３０Ｖ以下の消去電圧Ｖｐｐｅが与えられ
る。さらに制御線ＯＷＬには、ＶｐｐｅにＱ１４または
Ｑ１５のしきい値電圧を加えた値以上の電圧が加えられ
る。また、制御線ＳＷＬはしきい値電圧以下にされ、例
えばｐ型シリコン領域２３にＶｐｐｅを与える前にあら
かじめフローティング（floating）にされるか、０Ｖに
保たれる。この際、選択ブロックの全データ選択線は０
Ｖに設定される。ここで、１００ｍＳ以下の実用的な速
度で消去動作を終了するために、Ｖｐｐｅとしては、ト
ンネル絶縁膜に１０^−４Ａ／ｃｍ^２以上のトンネル電流
を流すのに十分な電圧が要求される。例えば膜厚ｔ［ｎ
ｍ］のシリコン酸化膜をトンネル絶縁膜２５に用いた場
合では、Ｖｐｐｅはｔ［Ｖ］から６ｔ［Ｖ］の範囲にす
るのが実用的速度を得るために望ましい。また、Ｖｐｐ
ｅのパルス幅としては、１μＳから１００ｍＳの間とな
るようにするのが実用的速度を得るために望ましい。こ
れにより、電荷蓄積層２６からの電子放出により全メモ
リセルのデータ、特に、回路ブロック４内のメモリセル
Ｑ１２およびＱ１３のデータもメモリセルブロック４９
のメモリセルのデータと同時に消去される。データ消去
時、ブロック選択ゲートＧＳＬおよびＳＳＬはフローテ
ィングとしウェルとの容量結合で電位上昇する。したが
って、ブロック選択ゲートとチャネルとの間に電位差は
生じないため、選択ゲートの絶縁膜に電子注入され破壊
されることはない。また、非選択ブロックのデータ選択
線についてもフローティングとしウェルとの容量結合で
電位上昇する。したがって、非選択ブロックのデータ選
択線についてもチャネルとの間に大きな電位差は生じな
いため、メモリセルの電荷蓄積層２６に電子注入されデ
ータ破壊されることはない。このブロック消去プロセス
によって、回路ブロック４のリードディスターブ検出用
メモリセルＱ１２およびＱ１３の状態は、メモリセルブ
ロック４９と同じく、リードディスターブが印加される
前の消去状態にプリセットされる。よって、それぞれの
メモリセルブロック４９に対して、リードディスターブ
時間をセルと同様に正しく評価することができる。

【０１０６】データ書き込み時は、“０”データを書き
込みを行うデータ転送線に０Ｖ、“１”データ書き込み
を行うデータ転送線にＶｃｃが与えられ、データ選択線
側の選択ゲートＳＧ１１にはＶｃｃ、共通ソース側の選
択ゲートＳＧ１２は０Ｖが与えられる。さらに、ｐ型シ
リコン領域２３の電圧を０Ｖとし、選択したデータ選択
線は書き込み電圧Ｖｐｇｍ、非選択データ選択線はＶｐ
ａｓｓに昇圧される。ロウデコーダ３およびデータ制御
線ドライバ２の動作は基本的に読み出し時と同じであ
る。ここで、１００ｍＳ以下の実用的な速度で書き込み
動作を終了するために、Ｖｐｇｍとしては、トンネル絶
縁膜に１０^−４Ａ／ｃｍ^２以上のトンネル電流を流すの
に十分な電圧が要求される。例えば膜厚ｔ［ｎｍ］のシ
リコン酸化膜をトンネル絶縁膜２５に用いた場合では、
Ｖｐｇｍはｔ［Ｖ］から６ｔ［Ｖ］の範囲にするのが実
用的速度を得るために望ましい。また、Ｖｐｇｍのパル
ス幅としては、１μＳから１００ｍＳの間となるように
するのが実用的速度を得るために望ましい。そして、
“０”データが与えられたデータ転送線に沿った選択メ
モリセルエレメントでは、浮遊ゲートに電子注入が生じ
て、しきい値の値が正の状態になる。一方、“１”デー
タが与えられたメモリセルエレメントでは、フローティ
ングのチャネルが制御ゲートとの容量結合によって電位
上昇して、電子注入は生じない。

【０１０７】上記データ転送線ＢＬＴ２については、デ
ータ書込み時には“１”データを必ず書き込み、つまり
消去状態を保ち、後述するＳＥ５のシーケンスの場合の
み“０”データを書き込むようにする。

【０１０８】以上、書込みおよび消去についても、サイ
クル時間がデータリフレッシュを行わない従来例と同じ
で、メモリセルアレイ１をアクセスしている期間以外に
回路ブロック４内のセルのみの書込みおよび消去のため
のサイクルを必要とせずに、高速に動作できる。

【０１０９】次に、本発明のデータをリフレッシュする
手順の例を図１２および図１３を用いて説明する。ここ
では一例として、本構成でリードディスターブを生じた
セルブロック４９のデータを再設定する手順として、Ｓ
Ｅ１からＳＥ８までのシーケンスを示す。ＳＥ１は、単
一または、複数のメモリセルブロック４９について、デ
ータ読み出しを行うシーケンスである。このデータ読み
出しシーケンスにより、上記のように、リードディスタ
ーブが生じつつあるブロックが存在する場合には、ブロ
ックアドレスラッチ７にアドレスとリードディスターブ
検出フラグが記憶される。このＳＥ１とＳＥ２のシーケ
ンス間に、いずれのブロック書込み操作や消去動作が挿
入されていても、ブロック読み出しを行ったブロックに
ついては、メモリセルブロック４９中のメモリセルの最
大回数のストレスをトランジスタＱ１２またはＱ１３の
いずれかで評価できるので構わない。

【０１１０】次に、ブロックアドレスラッチ７に記憶さ
れたリードディスターブ検出フラグを調べることによ
り、リードディスターブ検出をＳＥ２のシーケンスで行
う。ついで、リードディスターブが検出された場合に
は、ブロックアドレスラッチ７に記憶されたリードディ
スターブ検出ブロックアドレスを読み出すＳＥ３のシー
ケンスで行う。さらに、該ブロックアドレスのブロック
内の全データを読み出し、例えばＤＲＡＭやＳＲＡＭ等
の揮発性メモリや、フラッシュメモリからなる一時記憶
装置に格納するＳＥ４のシーケンスを行う。ここで、リ
ードディスターブによるしきい値変化は、ストレス印加
時間ｔｓに対して特開平１１−３３０２７７号公報のよ
うにｌｏｇ（ｔｓ）に依存するため、ストレス印加後に
ストレスが一回追加されても大きくしきい値は変化しな
い。よって、リードディスターブ検出しきい値を小さく
設定しておくことにより、メモリセルブロック４９のメ
モリセルブロックのデータはこのＳＥ４のシーケンスで
破壊されることなく読み出すことが可能である。

【０１１１】この際、該ブロックの消去ビットをすべて
ベリファイ書込みを行うシーケンスＳＥ５を挿入しても
良い。このシーケンスは、書込みおよび消去を繰り返す
ことによって、リードディスターブストレス印加時のし
きい値変化量が変化する場合に特に有効である。このＳ
Ｅ５シーケンスを入れることによって、リードディスタ
ーブ評価用セルアレイ４のリードディスターブ検出用メ
モリセルＱ１２，Ｑ１３と、１ブロック内に含まれるす
べてのメモリセルの書込みおよび消去履歴を揃えること
ができ、膜疲労によるリードディスターブしきい値変化
の特性を１つのブロック内で揃えることができる。よっ
て、リードディスターブ検出用メモリセルによってリー
ドディスターブを正しく評価できる。また、消去後には
すべてのデータ記憶用メモリセルエレメントに対して必
ずデータ書込みが行われるので、過消去の問題も緩和で
きるため、消去しきい値を揃えることができる特長を有
する。

【０１１２】なお、書込みおよび消去を繰り返すことに
よって、リードディスターブストレス印加時のしきい値
変化量があまり大きくない場合には、このＳＥ５のシー
ケンスは不要であり、より短いシーケンスで実現するこ
とができる。このＳＥ５のシーケンスについては、図１
３を用いて後に詳しく説明する。

【０１１３】その後、該ブロックの全データをブロック
消去するＳＥ６のシーケンスで行い、さらに前記一時記
憶装置に格納された該ブロックの全データを書き戻すＳ
Ｅ７のシーケンスを行う。このＳＥ４〜ＳＥ７の操作に
よって、該ブロックの消去しきい値および書き込みしき
い値は、図１４（ａ）のようにすべてリードディスター
ブを受ける前の設定しきい値に再設定される。これらの
工程をリフレッシュ工程と呼ぶことにする。

【０１１４】図１４（ａ）はＮＡＮＤ型アレイにおける
リードディスターブストレス印加累計時間と消去しきい
値の変化を示しており、実線が回路ブロック４のリード
ディスターブ検出メモリセルのしきい値変化を、破線が
同一ブロックのメモリセルアレイ１のデータメモリセル
のしきい値変化、特にリフレッシュによってどのように
変化するかを示している。このＳＥ７のシーケンスの
後、リフレッシュしたブロック以外のブロックに対して
ＳＥ２のシーケンスを再び行う。この際、リフレッシュ
したブロックのアドレスは、１Ｍビットのブロックがあ
るメモリでも高々２０ビットで指定できるので、例えば
ＤＲＡＭやＳＲＡＭという揮発性メモリからなる一時記
憶装置に容易に保持しておくことができ、上記メモリ外
部での比較も容易であり、ブロックアドレスを重複して
リフレッシュすることを防止できる。図１０のように複
数個のブロックアドレスラッチ７を有する場合には、複
数のブロックアドレスラッチ７のリードディスターブ検
出フラグをすべて調べて、リードディスターブを検出し
たブロックに対してリフレッシュを１回行う。

【０１１５】一方、ＳＥ２にて、リードディスターブが
検出されなくなった場合には、例えばユーザーのコマン
ド入力によって、信号ＰＯＷＥＲＯＮとして“Ｌ”パル
スを印加し、ブロックアドレスラッチ７および回路６
を、リードディスターブを検出する前の初期値に戻す操
作ＳＥ８を行って終了する。この後、また読み出し、書
込み、消去動作を行っても良いし、電源を遮断してもよ
い。電源を遮断する場合にはＳＥ８は省略してもよい。
このように、リードディスターブを検出するリフレッシ
ュを行うことで、（リードディスターブ判定までのスト
レス印加累計読み出し回数）×（メモリセルの書込み消
去可能回数）まで、読み出し回数を増やすことができ
る。よって、リフレッシュを行わない従来例よりも読み
出し回数を大幅に増加することができ、より信頼性が高
いメモリセルを実現することができる。

【０１１６】なお、図１２におけるＳＥ１のシーケンス
で読み出されるブロックの回数をｂｃとし、リードディ
スターブが検出されるまでの読み出し可能回数をｋｒと
すると、平均でほぼ（ｂｃ／ｋｒ）個のブロックが図１
２のシーケンスでリードディスターブと判定される。よ
って、基本的には、（ｂｃ／ｋｒ）個以上のブロックア
ドレスラッチ７を用意しておけばよい。前述したよう
に、リードディスターブ検出によってデータ破壊が生じ
ないので、リードディスターブ検出を行った後も、再書
込みを行わない状態では、再び当該セルを読み出すこと
によりリードディスターブを検出できるので、図１２の
シーケンス毎にリフレッシュするリードディスターブセ
ルの発生頻度を平均化することができる。

【０１１７】次に、ＳＥ５のシーケンスについて、図１
３を用いて説明する。まず、該ブロックのデータ記憶用
メモリセルアレイ１に接続されたセンスアンプ４６のＤ
Ｉ／Ｏを“Ｌ”として信号φ３を“Ｈ”とするＳＥ９の
シーケンスを行う。これにより、該ブロックのでデータ
メモリセルについて、センスアンプ４６をすべて消去さ
れた状態として一括して高速に初期化できる。その後、
書込み状態を調べるベリファイ読み出しシーケンスであ
るＳＥ１０を実行する。ついで、まだ消去された状態の
ビットが残っているかどうかＳＥ１１で判定し、ＳＥ１
２で書込み電圧およびパルス幅を設定した後、ＳＥ１３
で消去ビットのみ選択的に書き込みを行う。これら、Ｓ
Ｅ１０〜ＳＥ１３までのシーケンスは、例えば特開平７
−１８２８８６号公報に公知のベリファイ書込みシーケ
ンスで行えばよいので省略する。ＳＥ１１ですべてのビ
ットが書き込み終了と判定された場合には、ＳＥ１４に
て、該ブロックに含まれるすべてのビットが書込み終了
かどうか判定し、書込み終了の場合にはＳＥ５を終了す
る。一方、ＳＥ１４にて書き込み終了でない、つまり残
りページがある場合には、ＳＥ１５で次のページへ進
む。本ＳＥ５のシーケンスを用いれば、ＳＥ５前に既に
書き込みが行われたセルには書き込みが行われず、消去
されているすべてのセルに選択的に書き込みが行われ
る。よって、過書込みストレスによるしきい値広がりの
増加や書込みストレスによるセル特性劣化を防ぐことが
できる。

【０１１８】本実施の形態の特有の特長として、リード
ディスターブ検出が、data Vth senseの前に行われる。
よって、リードディスターブ検出後でも読み出し中のブ
ロックアドレスが保持されており、これをラッチ回路７
に取り込むまでの時間に余裕があり、センスアンプ５、
制御ロジック回路６およびブロックアドレスラッチ７を
ゆっくりとしたタイミングで動作させることができる。
よって、これら回路動作に伴う過渡消費電流を小さくす
ることができ、メモリセルアレイ１の読み出しに対する
電流ノイズも高速動作させた場合に比較して小さくする
ことができ、よりメモリセルアレイ１の誤動作を防ぐこ
とができる。

【０１１９】［第二の実施の形態］図１５に本発明の第
二の実施の形態に係る半導体記憶装置の構造を示す。本
実施の形態は、第一の実施の形態とほぼ同一であるが、
回路ブロック４の構成、およびリードディスターブ検出
用メモリセルに与える電圧のタイミングが第一の実施の
形態と異なっている。なお、第一の実施の形態と同一の
部分や同一の電圧関係には、同一符号をつけて詳しい説
明は省略する。

【０１２０】図１５は、図５に対応するリードディスタ
ーブ検出用メモリセル部の回路を示している。図１５に
示す回路は、図５に示した回路に比較して２つの構造上
の特長がある。これらは独立に実施することができる。
１つは、リードディスターブ検出用メモリセルブロック
の共通ソース線ＳＬとの間の選択トランジスタＱ１１の
ゲート電極は、高耐圧トランジスタＱ１８の電流端子に
接続されていることである。さらに、この高耐圧トラン
ジスタＱ１８のもう一方の電流端子は、メモリセルアレ
イ１のブロック選択線ＧＳＬａに接続されている。さら
に、高耐圧トランジスタＱ１８のゲート電極は制御線Ｇ
ＳＬＧに接続され、この制御線ＧＳＬＧはデータ転送線
ＢＬＴ２と同方向に伸びて隣接するブロックの高耐圧ト
ランジスタＱ１８のゲート電極に並列接続されている。
これは、リードディスターブストレスを与える場合に回
路ブロック４のすべてのリードディスターブ検出用メモ
リセルのソース・ドレイン電圧を等しくし、ストレス印
加条件を揃えるためのものである。

【０１２１】もう１つの特長は、リードディスターブ評
価用メモリセルＱ１３，Ｑ１３′，Ｑ１３″が複数個形
成され、ダミーデータ選択線ＤＷＬ１５ａに共通にゲー
ト電極が接続されていることである。これらＱ１３，Ｑ
１３′，Ｑ１３″は、ソース・ドレイン電極が直列に接
続されて、Ｑ１２のソース・ドレイン電極の一端と、Ｑ
１１のソース・ドレイン電極の一端と接続されている。
ここで、Ｑ１３，Ｑ１３′，Ｑ１３″の個数の和は、
（メモリセルブロック４９のＭ０〜Ｍ１５の個数の和）
−（Ｑ１２の個数）、すなわち１５個となるようにする
のが、直列接続したトランジスタのチャネル抵抗成分を
実際のデータ用メモリセルＭ０〜Ｍ１５と揃えるのに望
ましい。また、Ｑ１３，Ｑ１３′，Ｑ１３″およびＱ１
２は、Ｍ０〜Ｍ１５と同じ構造のメモリセルであること
が、セル特性をメモリセルアレイ１とリードディスター
ブ検出用メモリセルとで揃えるためには望ましい。ここ
で、例えばメモリセルエレメントＭ０を読み出す場合を
考えると、メモリセルエレメントＭ１〜Ｍ１５にはリー
ドディスターブが生じしきい値が上昇する。この時、例
えばメモリセルエレメントＭ１４のソース電極はメモリ
セルエレメントＭ１５のソース電極よりもこのＭ１５の
チャネル抵抗分ソース電圧が上昇する。よって、リード
ディスターブストレスであるＶｒｅａｄの一定ゲート電
圧を加えた状態では、ソース電圧から測ったゲート駆動
電圧がＭ１４の方がＭ１５よりも低くなり、Ｍ１４のチ
ャネル抵抗はＭ１５のチャネル抵抗よりも高くなり、Ｎ
ＡＮＤ型メモリセルの直列数が増加するに従い、Ｍ１５
のチャネル抵抗が１５個直列に接続されたモデルより
も、よりＭ０のソース端の電圧が上昇する。これによ
り、メモリセルエレメントＭ０の消去しきい値を書き込
みしきい値と誤読み出しされる割合が大きくなる。

【０１２２】よって、図１５に示したような構造をとる
ことにより、複数のセルでリードディスターブが生じし
きい値が上昇する読み出しセルのソース電圧が上昇する
量をＱ１３，Ｑ１３′，Ｑ１３″によって、リードディ
スターブ評価用セルアレイおよびスイッチ４内のリード
ディスターブ検出用メモリセルでもより正確に再現する
ことができ、第一の実施の形態よりも正確にリードディ
スターブを検出することができる。

【０１２３】図１６に、データ選択線ＷＬとブロック制
御線ＳＳＬ，ＧＳＬ、および回路ブロック４と回路ブロ
ック１１に関するタイミングチャートを示す。

【０１２４】まず、Ｑ１２およびＱ１３，Ｑ１３′，Ｑ
１３″はＭ０〜Ｍ１５の消去しきい値と同じしきい値に
設定されているとする。消去しきい値に設定するシーケ
ンスについては、第一の実施の形態と同様にすればよ
い。また、読み出し（read）動作においては、信号φ２
が供給されるトランジスタＱ２は閉じたままで構わない
ので省略する。また、ＲＥＥＮＢ１は図１１のＷＬ０ａ
〜ＷＬ１５ａまでに電圧印加されている期間“Ｈ”にな
るような信号とする。ここでは、メモリセルエレメント
Ｍ１４を読み出す場合を例として挙げる。

【０１２５】まず、制御線ＯＷＬを（Ｖｒｅａｄ＋Ｑ１
４のしきい値）以上の電位にして、Ｑ１４およびＱ１５
を導通状態にし、Ｑ１２およびＱ１３，Ｑ１３′，Ｑ１
３″のゲート電極に、メモリセルアレイの対応するデー
タ選択線ＷＬ１４ａおよびＷＬ１５ａと同じ電位が印加
されるようにする。この時、制御線ＳＷＬを“Ｌ”に
し、ノードＶＲとＱ１２，Ｑ１３，Ｑ１３′，Ｑ１３″
を電気的に分離する。ついで、ブロック選択線ＧＳＬａ
が“Ｌ”である期間、つまり、ＢＬ２precharge期間中
に制御線ＧＳＬＧに“Ｈ”パルスを印加し、Ｑ１１のゲ
ート電極を“Ｌ”にプレチャージする。なお、制御線Ｇ
ＳＬＧのパルスの立ち下がりは、ブロック選択線ＧＳＬ
ａのパルスの立ち上がり以前となるようにし、Ｑ１１の
ゲート電極にブロック選択線ＧＳＬａの立ち上がり電圧
が印加されないようにする。

【０１２６】ついで、信号φ６をＶ１１電圧とすること
により、Ｖ２の電位をデータ転送線ＢＬＴ２に転送す
る。ここで、Ｖ２はＶ１１′よりも低い電位であり、ｐ
ｎ接合の順方向電圧の符号反転した値、すなわち−０．
７Ｖ以上の電位である。ここで、Ｖ１１はＱ６のしきい
値をＶｔｈとして（Ｖｔｈ＋Ｖ１１′）となる値と設定
し、Ｖ１１′はセンスアンプとなるトランジスタＱ５の
しきい値程度の電圧であり、Ｖｃｃ以下となる電圧で、
トランジスタＱ５を高い感度で駆動するために、たとえ
ば０．５Ｖと２Ｖとの間が望ましい。このようにするこ
とにより、Ｓ１，Ｍ０〜Ｍ１５までのトランジスタのソ
ースおよびドレイン領域、さらにトランジスタＱ１１，
Ｑ１２，Ｑ１３，Ｑ１３′，Ｑ１３″のソースおよびド
レイン領域をＶ２に充電する。ついで、共通ソース線Ｓ
Ｌに接続された側のブロック選択線ＧＳＬａを“Ｈ”に
する。第一の実施の形態と異なり、Ｑ１１のゲート電圧
が０Ｖが保持されているので、Ｑ１１は遮断状態とな
り、Ｑ１２，Ｑ１３，Ｑ１３′，Ｑ１３″のソース・ド
レイン電極にはＶ２の一定電圧が印加される。よって、
Ｑ１２，Ｑ１３，Ｑ１３′，Ｑ１３″のリードディスタ
ーブを第一の実施の形態よりもセル電流Ｉｃｅｌｌの値
に依らず揃えることができ、Ｉｃｅｌｌの設定値が変化
しても安定にリードディスターブストレスを検知するこ
とができる。この時Ｑ１１が遮断状態なので、Ｖ２とし
て０Ｖ以外の電圧を選んでも、ＢＬからＳＬへの電流が
流れず、より低消費電力化が図れる。また、セルトラン
ジスタの消去しきい値上限と消去しきい値平均との差以
上に、Ｖ２をＶ１１よりも低下させることにより、Ｑ１
２およびＱ１３，Ｑ１３′，Ｑ１３″のトランジスタの
方が、メモリセルアレイ１のメモリトランジスタよりも
リードディスターブストレスを大きくできる。図１で示
したように、リードディスターブストレスが大きい方
が、ストレス印加時間に対するしきい値変化の割合が大
きい。よって、Ｖ２をＶ１１よりも低下させることによ
り、トランジスタの消去しきい値ばらつきがあっても、
メモリセルアレイ１のメモリトランジスタがリードディ
スターブを生じるよりも早くＱ１２またはＱ１３，Ｑ１
３′，Ｑ１３″でリードディスターブを検出するには望
ましい。

【０１２７】次に、データ制御線ドライバ（ＤＲＶａ）
２に接続されたブロックのデータ選択線ＷＬ１４ａが選
択されたとすると、ＷＬ１４ａがＶｒｅｆに設定され
る。具体的には、データ読み出し時、データを読み出す
ブロックのロウデコーダ（ＲＤＥＣａ）３が活性化さ
れ、ＳＳＬａ、ＷＬ１４ａ，ＷＬ１４ａを除いたデータ
選択線ＷＬ０ａ〜ＷＬ１５ａ、およびブロック選択線Ｇ
ＳＬａにそれぞれ、例えばＶｒｅａｄ、Ｖｒｅｆ、Ｖｒ
ｅａｄ、Ｖｒｅａｄなる電圧が印加される。なお、非選
択のブロックのＳＳＬ、ＷＬ０〜ＷＬ１５およびＧＳＬ
は読み出し期間中フローティング（floating）または０
Ｖに維持され、データの誤読み出しや破壊が生じないよ
うにする。Ｖｒｅｆは、メモリセルの書込みしきい値お
よび消去しきい値の中間、例えば０Ｖから２Ｖの間に設
定される。残りの非選択データ選択線ＷＬ０ａ〜ＷＬ１
３ａおよびＷＬ１５ａは、Ｖｒｅａｄ発生回路４１ｃか
ら出力される、メモリセルの書込みしきい値の最大値よ
りも高い電圧に設定され、データ転送線に接続された側
のブロック選択線ＳＳＬａにもＶｒｅａｄが与えられ
る。ついで、制御線ＯＷＬを（Ｖｒｅａｄ＋Ｑ１４のし
きい値）以上の電位にして、Ｑ１２およびＱ１３，Ｑ１
３′，Ｑ１３″のゲート電極に、メモリセルアレイ１の
対応するデータ選択線ＷＬ１４ａおよびＷＬ１５ａと同
じ電位、つまり、それぞれＶｒｅｆおよびＶｒｅａｄを
印加する。これら電圧制御によって、選択ブロックの非
選択ダミーデータ選択線ＤＷＬ１５ａに接続されたＱ１
３，Ｑ１３′，Ｑ１３″のゲート電極にはＶｒｅａｄが
印加され、ソースおよびドレイン電極にＶ２の電圧が印
加される。一方、選択ブロックの非選択ダミーデータ選
択線ＤＷＬ１５ａに接続されたメモリセルＭ１５のゲー
ト電極にはＶｒｅａｄが印加され、ソースおよびドレイ
ン電極には、ＢＬ２precharge期間は、Ｖ１１′の電位
が印加され、その他の読み出し期間にはＶ１１′から０
Ｖの間の電圧が印加される。よって、Ｖ２をＶ１１′よ
りも低い電圧とすることによってＱ１３，Ｑ１３′，Ｑ
１３″の方がＭ１５よりも大きなリードディスターブス
トレスを印加することができる。ここで、図２５に示し
たように、リードディスターブストレス、つまりソース
・ドレイン電極とゲート電極の電位差が大きいほど、し
きい値変化も大きくなる。この結果、メモリセルアレイ
１に含まれるデータメモリセルエレメントより大きなリ
ードディスターブストレス印加されたリードディスター
ブ評価用セルアレイおよびスイッチ４内のリードディス
ターブ検出用メモリセルは、メモリセルアレイ１よりも
早くリードディスターブ検出しきい値に達する。これに
より、メモリセルアレイ１のデータがリードディスター
ブによって破壊される前に、リードディスターブ評価用
セルアレイおよびスイッチ４内のリードディスターブ検
出用メモリセルによってリードディスターブを検出する
ことができる。ここまでは、リードディスターブストレ
スをＱ１３，Ｑ１３′，Ｑ１３″に与える（図１１のリ
ードディスターブストレス印加 read disturb stress
apply）期間に当たる。

【０１２８】この後、信号φ７、制御線ＯＷＬを“Ｌ”
にしてリードディスターブストレスをＱ１３，Ｑ１
３′，Ｑ１３″に与える期間を終了する。このリードデ
ィスターブストレス印加（read disturb stress appl
y）期間の長さとしては、図１１のメモリセルブロック
に対する読み出しサイクルの長さ、すなわち、図１１の
ＢＬ２precharge、ＢＬＴ２discharge、data Vth sense
期間の総和になるべく近くなることが、メモリセルブロ
ック４９に含まれるデータメモリセルと４に含まれるリ
ードディスターブ検出用メモリセルとでリードディスタ
ーブ印加時間を揃え、より正確なリードディスターブ検
出を行うのに望ましい。

【０１２９】ついで、信号φ８および信号φ３を“Ｈ”
にして、トランジスタＱ８およびＱ３を導通状態とし、
インバータＩｎｖ１の入力を“Ｌ”とし、ノードｎ１を
“Ｈ”にプリセットする。また、同時に、制御線ＳＷＬ
を“Ｈ”にし、Ｑ１２およびＱ１３，Ｑ１３′，Ｑ１
３″のゲート電極にノードＶＲの電位を印加する。ここ
で、ノードＶＲの電位は、Ｑ１２やＱ１３，Ｑ１３′，
Ｑ１３″の消去しきい値がリードディスターブによって
上昇し、リードディスターブを生じたことを検知するの
に用いるしきい値電圧となる。よって、例えば書込み直
後のしきい値の最低値をＶｔｈｗ、消去直後のしきい値
の最大値をＶｔｈｅとして、ＶｔｈｗとＶｔｈｅとの範
囲内となる値であり、（Ｖｔｈｗ＋Ｖｔｈｅ）／２か
ら、Ｖｔｈｅ＋（センスアンプ感度）〜Ｖｔｈｅ＋０．
１［Ｖ］の間に設定するのが、安定なリードディスター
ブ検出には望ましい。信号φ６をＶ１１電位としたま
ま、信号φ１を“Ｈ”にすることにより、トランジスタ
Ｑ１およびＱ６を通じてデータ転送線ＢＬＴ２をＶ１
１′に充電する。ここで、信号φ６はＱ６のしきい値を
Ｖｔｈとして（Ｖｔｈ＋Ｖ１１′）となる値に設定して
いるので、ＢＬＴ２がＶ１１′になるとＱ６が遮断状態
となり、ＢＬＴ２への充電が止まる。ＢＬＴ２がＶ１
１′に達した後、信号φ６を０ＶとしＱ６を遮断する。
ここまでは、ＢＬＴ２をプレチャージする（ＢＬＴ２pr
echarge）期間に当たる。Ｖ１はＶ１１以上Ｖｃｃ以下
の電圧とすれば良いが、Ｖｃｃとするのが回路を簡便に
するのに望ましい。

【０１３０】その後、制御線ＧＳＬＧを“Ｈ”にする。
このタイミングは、メモリセルアレイ１は“ＢＬ２disc
harge”と書かれた期間内に行うようにする。この期間
内ではメモリセルアレイ１の読み出しセルはデータ転送
線の電荷を放電している期間なので、ブロック選択線Ｇ
ＳＬａは“Ｈ”となっており、Ｑ１１のゲート電極には
“Ｈ”が加えられる。これによりＱ１１が導通状態とな
り、リードディスターブ検出用メモリセルＱ１２および
Ｑ１３，Ｑ１３′，Ｑ１３″のすべてのしきい値がＶＲ
以下ならば導通状態となり、データ転送線ＢＬＴ２の電
位は低下する。この場合は、Ｑ１２およびＱ１３，Ｑ１
３′，Ｑ１３″でリードディスターブを生じていない場
合に対応する。一方、リードディスターブ検出用メモリ
セルＱ１２、またはＱ１３，Ｑ１３′，Ｑ１３″のしき
い値が１つでもＶＲより高いならばメモリセルＱ１２ま
たはＱ１３，Ｑ１３′，Ｑ１３″は遮断状態となるた
め、データ転送線ＢＬＴ２の電位低下はない。この場合
は、Ｑ１２またはＱ１３，Ｑ１３′，Ｑ１３″のいずれ
かでリードディスターブを生じた場合に対応する。この
タイミングでは信号φ６は０Ｖなので、トランジスタＱ
５のゲート電極の電位は低下しない。ここまでは、Ｑ１
２またはＱ１３，Ｑ１３′，Ｑ１３″がリードディスタ
ーブを生じた場合にＢＬＴ２の放電を行う（ＢＬＴ２di
scharge）期間に当たる。

【０１３１】ついで、信号φ１、信号φ３および信号φ
８を“Ｌ”とした後、信号φ６が供給されるトランジス
タＱ６のゲートにＶ１２なる電圧を加えることによっ
て、トランジスタＱ５のゲート電極ノードにデータ転送
線ＢＬＴ２の電荷の移送を行う。Ｖ１２は、Ｖ１１以下
の電圧で、トランジスタＱ５のしきい値よりも高い電圧
に設定され、例えば１．５Ｖとする。通常、データ転送
線ＢＬＴ２の容量ＣＢは、トランジスタＱ５のゲート電
極ノードの容量ＣＳより１０倍以上大きいので、ＢＬＴ
２の前記電位低下は、トランジスタＱ５のゲート電極ノ
ードでは、（ＣＢ／ＣＳ）倍に増幅される。これによ
り、リードディスターブを生じたことを検知した場合に
は、トランジスタＱ５のしきい値よりもトランジスタＱ
５のゲート電圧が上昇したままなので、トランジスタＱ
５が導通状態となる。一方、リードディスターブを検知
しない場合には、データ転送線ＢＬＴ２の電位が低下
し、トランジスタＱ５のしきい値以下にトランジスタＱ
５のゲート電圧が低下し、トランジスタＱ５が遮断状態
となる。

【０１３２】この後、信号φ４として“Ｈ”パルスを与
えることにより、トランジスタＱ５の導通／非導通状態
をノードｎ１に転送する。これにより、リードディスタ
ーブを生じたことを検知すると、ノードｎ１は信号φ４
の“Ｈ”への立ち上がりにより“Ｌ”に変化する。つい
で、信号φ３として“Ｈ”パルスを与えることにより、
ノードｎ１がインバータＩｎｖ２によって反転した信号
をＤＩ／Ｏに出力する。この後、ＤＩ／Ｏの出力によっ
て、リードディスターブを生じたことを検知した場合に
は、ブロックアドレスラッチ７にブロックアドレスを記
憶する方法は前記の述べた通りである。ここまでは、リ
ードディスターブを生じたかどうかセンスする（erase
Vth sense）期間に当たる。

【０１３３】この後、信号φ６、信号φ３、制御線ＧＳ
ＬＧ，ＳＷＬを“Ｌ”にしてeraseVth sense期間を終了
する。ここで、図１６のリードディスターブストレス印
加（read disturb stress apply）は、ＢＬ２precharge
の開始と同時かそれ以降に開始されるようにし、erase
Vth senseは、data Vth senseの終了と同時かそれ以前
に終了されるようにする。このようにすることにより、
回路ブロック４のメモリセルのリードディスターブ評価
およびリードディスターブストレス印加をメモリセル４
９の読み出し（read）動作サイクル以内に行うことがで
き、読み出し操作は従来と同じ一回で良く、読み出し時
間がデータリフレッシュを行わない従来例より増大せず
高速である。しかも、ブロック検知のためのデータセル
の追加読み出しも必要なく、データセルの追加読み出し
に起因する読み出しストレスの増加やデータ破壊を防ぐ
ことができる。勿論、例えばerase Vth senseは、dataV
th senseと開始や終了タイミングと一致させることによ
り、タイミング発生回路を共通化でき回路を削減するこ
とができる。

【０１３４】第一の実施の形態と比較して、本実施の形
態では、erase Vth senseとdata Vth senseとを同時タ
イミングで行うことができ、信号φ４をデータメモリセ
ルのセンスアンプ４６とリードディスターブ評価用セン
スアンプ５で共通化できタイミング発生回路を削減する
ことができる。さらに、５と４６のいずれかのセンスア
ンプが先に動作すると、データ転送線ＢＬＴ２またはＢ
Ｌ２の電圧が大きく変化し、遅れて動作するセンスアン
プに接続されたデータ転送線に大きな容量性結合の電圧
変動を生ずる。よって、本実施の形態では、第一の実施
の形態で述べた特長に加え、erase Vth senseとdata Vt
h senseのタイミングを一致させることができるので、
この電圧変動を低減でき、データやリードディスターブ
評価の誤読み出しを減らすことができる。

【０１３５】本実施の形態の構成でも、第一の実施の形
態となんら変わりなくリードディスターブを検出できる
ことは明らかであろう。また、書込みおよび消去動作に
ついても、制御線ＧＳＬＧを“Ｈ”に保つ動作を行え
ば、第一の実施の形態のＮＡＮＤ型セルアレイの説明と
変わらない。よって、第一の実施の形態に説明したシー
ケンスによって、リードディスターブを検出したデータ
ブロックをリフレッシュすることが可能である。

【０１３６】［第三の実施の形態］図１７に本発明の第
三の実施の形態に係る半導体記憶装置の構造を示す。本
実施の形態は、第二の実施の形態のＮＡＮＤ型メモリセ
ルブロック４９をＡＮＤ型メモリセルブロックに変更し
たものである。なお、第一の実施の形態および第二の実
施の形態と同一の部分や同一の電圧関係には、同一符号
をつけて詳しい説明は省略する。

【０１３７】図１７は、図５に対応するＡＮＤ型メモリ
セルブロックの回路図である。図１７のメモリセルブロ
ック４９はデータを格納するＡＮＤ型メモリセルブロッ
ク４９を示すが、電荷蓄積電極を有するＭＯＳトランジ
スタからなる不揮発性メモリセルＭ０〜Ｍ１５が電流端
子を並列に接続され、一端が選択トランジスタＳ１を介
してＢＬと記してあるデータ転送線に接続されている。
また他の一端は選択トランジスタＳ２を介してＳＬと記
してある共通ソース線に接続されている。また、それぞ
れのトランジスタは、同一のウェル領域上に形成されて
いる。ｎをブロックインデックス（自然数）とすると、
それぞれのメモリセルＭ０〜Ｍ１５の制御電極は、ＷＬ
０ａ〜ＷＬ１５ａと記したデータ選択線に接続されてい
る。また、データ転送線に沿った複数のメモリセルブロ
ックから１つのメモリセルブロックを選択してデータ転
送線に接続するため、選択トランジスタＳ１の制御電極
はブロック選択線ＳＳＬaに接続されている。さらに選
択トランジスタＳ２の制御電極はブロック選択線ＧＳＬ
ａに接続されており、いわゆるＡＮＤ型メモリセルブロ
ック４９（破線の領域）を形成している。本実施の形態
では、メモリセルブロック４９に１６＝２^４個のメモリ
セルが接続されている例を示したが、データ転送線およ
びデータ選択線に接続するメモリセルの数は複数であれ
ばよく、２^ｎ個（ｎは正の整数）であることがアドレス
デコードをする上で望ましい。

【０１３８】さらに、図２０、図２１（ａ）、図２１
（ｂ）は、メモリセルブロック４９のパターン平面図、
矢視Ｂ−Ｂ′方向断面図、矢視Ｃ−Ｃ′方向断面図であ
る。特に、図２０では、メモリセル構造をわかりやすく
するために、制御ゲート電極２７よりも下の構造のみを
示している。図２１（ａ）、図２１（ｂ）において、例
えば３ｎｍから１５ｎｍの厚さからなるシリコン酸化膜
またはオキシナイトライド膜２５，２５ＳＳＬ，２５Ｇ
ＳＬから形成されたトンネルゲート絶縁膜を介して、例
えばリンまたは砒素を１０^１８ｃｍ^−３から１０^２１ｃ
ｍ^−３添加したポリシリコンからなる電荷蓄積層２６が
１０ｎｍから５００ｎｍの厚さで形成されている。これ
らは、例えばシリコン酸化膜からなる素子分離絶縁膜２
４が形成されていない領域上に、ｐ型シリコン領域２３
と自己整合的に形成されている。

【０１３９】この上に、例えば厚さ５ｎｍから３０ｎｍ
の間のシリコン酸化膜またはオキシナイトライド膜、ま
たはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜
からなるブロック絶縁膜５０が形成されている。これら
は、例えばシリコン酸化膜からなる素子分離絶縁膜２４
が形成されていない領域に、ｐ型シリコン領域２３と自
己整合的に形成されている。これは、例えばｐ型シリコ
ン領域２３に２５，２６を全面堆積した後、パターニン
グしてｐ型シリコン領域２３に達するまで、例えば０．
０５〜０．５μｍの深さエッチングし、絶縁膜２４を埋
め込むことで形成することができる。このようにメモリ
セル部の２５および２６を段差の少ない平面に全面形成
できるので、より均一性の向上した特性の揃った成膜を
行うことができる。また、セル部の層間絶縁膜４６とｎ
型拡散層２８は、トンネル絶縁膜２５を形成する前にあ
らかじめトンネル絶縁膜２５を形成する部分に例えばポ
リシリコンによるマスク材を形成し、イオン注入によっ
てｎ型拡散層を形成後、全面に層間絶縁膜４６を堆積
し、ＣＭＰおよびエッチバックによって２５部分に相当
する部分の前記マスク材を選択的に取り除くことで自己
整合的に形成することができる。

【０１４０】さらに、ポリシリコン、またはＷＳｉ（タ
ングステンシリサイド）とポリシリコンとのスタック構
造、またはＣｏＳｉとポリシリコンのスタック構造から
なる制御ゲート電極２７が１０ｎｍから５００ｎｍの厚
さで形成されている。この制御ゲート電極２７は、図２
０において隣接するメモリセルブロックで接続されるよ
うに紙面左右方向にブロック境界まで形成されており、
データ選択線ＷＬ０〜ＷＬ１５およびブロック選択ゲー
ト制御線ＳＳＬ、ＧＳＬを形成している。なお、ｐ型シ
リコン領域２３は、ｎ型シリコン領域２２によってｐ型
半導体基板２１と独立に電圧印加できるようになってい
ることが、消去時の昇圧回路負荷を減らし消費電力を抑
えるためには望ましい。

【０１４１】図２１（ｂ）に示すように、メモリセルに
相当するＣ−Ｃ′断面においてこれらゲート電極の下に
は、例えば５ｎｍから２００ｎｍの厚さのシリコン窒化
膜またはオキシナイトライド膜からなる層間絶縁膜４６
を挟んでソースまたはドレイン電極となるｎ型拡散層２
８が形成されている。これら拡散層２８、電荷蓄積層２
６および制御ゲート電極２７により、電荷蓄積層２６に
蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲ
ＯＭセルが形成されており、そのゲート長としては、
０．５μｍ以下０．０１μｍ以上とする。図２１（ｂ）
のように、層間絶縁膜４６はソース・ドレイン電極２８
を覆うように、チャネル上にも形成される方が、ソース
・ドレイン端での電界集中による異常書込みを防止する
のに望ましい。これらソース・ドレインｎ型拡散層２８
としては、例えばリンや砒素、アンチモンを表面濃度が
１０^１７ｃｍ^−３から１０^２１ｃｍ^−３となるように深
さ１０ｎｍから５００ｎｍの間で形成されている。さら
に、これらｎ型拡散層２８はＢＬ方向に隣接するメモリ
セル同士共有され、ＡＮＤ型メモリセルが実現されてい
る。

【０１４２】また、２７ＳＳＬ，２７ＧＳＬは、それぞ
れＳＳＬおよびＧＳＬに相当するブロック選択線に接続
されたゲート電極であり、ブロック選択線部では、２６
と２７の間の層間絶縁膜５０が剥離され、ＥＥＰＲＯＭ
のデータ選択線ＷＬ０〜ＷＬ１５と同層で形成されてい
る。ここで、図２０および図２１（ａ）に示すように、
ブロック選択トランジスタＳ１は、２８および２８ｄを
ソース・ドレイン電極とし、２７ＳＳＬをゲート電極と
したＭＯＳＦＥＴとして形成されており、ブロック選択
トランジスタＳ２は、２８および２８ｓをソース・ドレ
イン電極とし、２７ＧＳＬをゲート電極としたＭＯＳＦ
ＥＴとして形成されている。ここで、ゲート電極２７Ｓ
ＳＬおよび２７ＧＳＬのゲート長は、メモリセルゲート
電極のゲート長よりも長く、例えば１μｍ以下０．０２
μｍ以上と形成することにより、ブロック選択時と非選
択時のオンオフ比を大きく確保でき、誤書き込みや誤読
み出しを防止できる。本実施の形態では、図１７で示す
ようにＡＮＤ型メモリセルを用いているので、メモリセ
ルブロックの直列抵抗を小さく一定とすることができ、
多値化した場合のしきい値を安定させるのに向いてい
る。

【０１４３】図１８に、図１７のＡＮＤ型のメモリセル
アレイに対応したリードディスターブ評価用センスアン
プとデータラッチの回路を示す。また、図１９に、図１
７のＡＮＤ型のメモリセルアレイに対応したリードディ
スターブ評価用の制御ロジック回路を示す。

【０１４４】本回路は、基本的には、それぞれ図６およ
び図７と同じであるが、トランジスタＱ８の接続位置が
異なっており、プルアップトランジスタＱ１９とインバ
ータＩｎｖ１が追加されている。ここで、プルアップト
ランジスタＱ１９は、しきい値が負であるディプリッシ
ョン（depletion）トランジスタによって形成されてお
り、このトランジスタＱ１９の代わりに例えば１ＫΩ以
上１０ＭΩ以下の抵抗素子を用いても構わない。ここ
で、Ｑ１９の抵抗は、インバータＩｎｖ２の出力抵抗と
Ｑ３のオン抵抗の和より小さい値となるようにし、イン
バータＩｎｖ２の論理出力が“Ｌ”の場合に、インバー
タＩｎｖ３の入力も“Ｌ”の論理反転しきい値以下にな
るようにする。

【０１４５】ＡＮＤ型のメモリセルアレイでは、書込み
データしきい値がリードディスターブにより消去しきい
値に近づき、ＮＡＮＤ型の場合と方向が逆であるため、
リードディスターブが生じた時の図１８のＤＩ／ＯＢの
データ出力の論理値の値がＤＩ／Ｏと逆になる。そこ
で、これら回路変更および追加回路は、この論理値の向
きの相違に対する補正を行うものである。ここで、図１
９の回路は、図７の回路を含むので、その動作は、図９
で示した論理表から容易に類推できるので省略する。

【０１４６】次に、データ選択線ＷＬとブロック制御線
ＳＳＬ、ＧＳＬ、および回路ブロック４と回路ブロック
１１に関するタイミングチャートを図２２に示す。

【０１４７】まず、リードディスターブ検出用メモリセ
ルＱ１２およびＱ１３は、メモリセルエレメントＭ０〜
Ｍ１５の書込みしきい値と同じしきい値に設定されてい
るとする。書込みしきい値に設定するシーケンスについ
ては、第一の実施の形態と同様にすればよい。また、読
み出し（read）動作においては、信号φ２が供給される
トランジスタＱ２は閉じたままで構わないので省略す
る。また、ＲＥＥＮＢ１は図１１のＷＬ０ａ〜ＷＬ１５
ａまでに電圧印加されている期間“Ｈ”になるような信
号とする。ここで、Ｍ１４を読み出す場合を例として挙
げる。

【０１４８】まず、制御線ＯＷＬを（Ｖｒｅｆ２＋Ｑ１
４のしきい値）以上の電位にして、Ｑ１４およびＱ１５
を導通状態にし、Ｑ１２およびＱ１３のゲート電極に、
メモリセルアレイ１の対応するデータ選択線ＷＬ１４ａ
およびＷＬ１５ａと同じ電位が印加されるようにする。
この時、制御線ＳＷＬを“Ｌ”にし、ノードＶＲとＱ１
２，Ｑ１３とを電気的に分離する。ついで、ブロック選
択線ＧＳＬａが“Ｌ”である期間、つまり、ＢＬ２prec
harge期間中に制御線ＧＳＬＧに“Ｈ”パルスを印加
し、Ｑ１１のゲート電極を“Ｌ”にプレチャージする。
なお、制御線ＧＳＬＧのパルスの立ち下がりは、ブロッ
ク選択線ＧＳＬａのパルスの立ち上がり以前となるよう
にし、Ｑ１１のゲート電極にブロック選択線ＧＳＬａの
立ち上がり電圧が印加されないようにする。

【０１４９】ついで、信号φ６をＶ２′電圧とすること
によりＶ２″の電位をデータ転送線ＢＬＴ２に転送す
る。ここで、Ｖ２″はトランジスタＱ６のしきい値をＶ
ｔｈとして（Ｖｔｈ＋Ｖ２′）となる値と設定し、Ｖ
２′はセンスアンプとなるトランジスタＱ５のしきい値
以上の電圧であり、例えば０．５Ｖと５Ｖとの間が望ま
しい。このようにすることにより、トランジスタＳ１，
Ｍ０〜Ｍ１５のソースおよびドレイン領域、さらにトラ
ンジスタＱ１１，Ｑ１２，Ｑ１３のソースおよびドレイ
ン領域をＶ２″に充電する。

【０１５０】その後、共通ソース線ＳＬに接続された側
のブロック選択線ＧＳＬａを“Ｈ”にする。第一の実施
の形態と異なり、Ｑ１１のゲート電圧が０Ｖが保持され
ているので、Ｑ１１は遮断状態となり、Ｑ１２，Ｑ１３
のソース・ドレイン電極にはＶ２″の一定電圧が印加さ
れる。よって、Ｑ１２，Ｑ１３のリードディスターブを
第一の実施の形態よりもセル電流Ｉｃｅｌｌの値に依ら
ず揃えることができ、Ｉｃｅｌｌの設定値が変化しても
安定にリードディスターブストレスを印加することがで
きる。この時、トランジスタＱ１１が遮断状態なので、
Ｖ２″として０Ｖ以外の電圧を選んでも、データ転送線
ＢＬから共通ソース線ＳＬへ電流が流れず、より低消費
電力化が図れる。上記Ｖ２″はＶ１１′よりも高い電位
であり、Ｖ１１′よりもより強いリードディスターブを
与えるための電圧である。また、セルトランジスタの書
込みしきい値下限と書込みしきい値平均との差以上に、
Ｖ２′をＶ１１よりも上昇させることにより、トランジ
スタＱ１２およびＱ１３の方が、メモリセルアレイ１中
のメモリセルトランジスタよりもリードディスターブス
トレスを大きくできる。図２５（ｂ）で示したように、
リードディスターブストレスが大きい方が、ストレス印
加時間に対するしきい値変化の割合が大きい。よって、
Ｖ２′をＶ１１よりも上昇させることにより、トランジ
スタの消去しきい値ばらつきがあっても、メモリセルア
レイ１のメモリトランジスタがリードディスターブを生
じるよりも早くＱ１２またはＱ１３でリードディスター
ブを検出するには望ましい。

【０１５１】ついで、データ制御線ドライバ（ＤＲＶ
ａ）２に接続されたブロックのデータ選択線ＷＬ１４ａ
が選択されたとすると、データ選択線ＷＬ１４ａがＶｒ
ｅｆ２に設定される。具体的には、データ読み出し時、
データを読み出すブロックのロウデコーダ（ＲＤＥＣ
ａ）３が活性化され、ＳＳＬａ、ＷＬ１４ａ、ＷＬ１４
ａを除いたＷＬ０ａ〜ＷＬ１５ａ、およびブロック選択
線ＧＳＬａにそれぞれ、例えばＶｃｃ、Ｖｒｅｆ２、Ｖ
ｒｅａｄ２、Ｖｃｃなる電圧が印加される。なお、非選
択のブロックのＳＳＬ、ＷＬ０〜ＷＬ１５、およびＧＳ
Ｌは読み出し期間中フローティング（floating）または
０Ｖに維持され、データの誤読み出しや破壊が生じない
ようにする。Ｖｒｅｆ２は、メモリセルの書込みしきい
値および消去しきい値の中間、例えば０Ｖから２Ｖの間
に設定される。残りの非選択データ選択線ＷＬ０ａ〜Ｗ
Ｌ１３ａおよびＷＬ１５ａは、Ｖｒｅａｄ発生回路４１
ｃから出力されたＶｒｅａｄ２が与えられ、メモリセル
の消去しきい値の最低値よりも低い電圧に設定される。
さらに、データ転送線に接続された側のブロック選択線
ＳＳＬａにもＶｃｃが与えられる。ついで、Ｑ１２およ
びＱ１３のゲート電極に、メモリセルアレイ１の対応す
るデータ選択線ＷＬ１４ａおよびＷＬ１５ａと同じ電
位、つまり、それぞれＶｒｅｆ２およびＶｒｅａｄ２を
印加する。これら電圧制御によって、選択ブロックの非
選択ダミーデータ選択線ＤＷＬ１５ａに接続されたＱ１
３のゲート電極にはＶｒｅａｄ２が印加され、ソースお
よびドレイン電極にＶ２″の電圧が印加される。一方、
選択ブロックの非選択ダミーデータ選択線ＤＷＬ１５ａ
に接続されたメモリセルＭ１５のゲート電極にはＶｒｅ
ａｄ２が印加され、ソースおよびドレイン電極には、Ｂ
Ｌ２precharge期間は、Ｖ１１′の電位が印加され、そ
の他の読み出し期間にはＶ１１′から０Ｖの間の電圧が
印加される。よって、Ｖ２″をＶ１１′よりも低い電圧
とすることによって、Ｑ１３の方がＭ１５よりも大きな
リードディスターブストレスを印加することができる。
ここで、図２５（ａ），（ｂ）に示したように、リード
ディスターブストレス、つまりソース・ドレイン電極と
ゲート電極の電位差が大きいほど、しきい値変化も大き
くなる。よって、メモリセルアレイ１に含まれるデータ
メモリセルエレメントより大きなリードディスターブス
トレスが印加されたリードディスターブ評価用セルアレ
イおよびスイッチ４内のリードディスターブ検出用メモ
リセルは、メモリセルアレイ１よりも早くリードディス
ターブ検出しきい値に達する。これにより、メモリセル
アレイ１のデータがリードディスターブによって破壊さ
れる前に、リードディスターブ評価用セルアレイおよび
スイッチ４内のリードディスターブ検出用メモリセルに
よってリードディスターブを検出することができる。こ
こまでは、リードディスターブストレスをＱ１３に与え
る（図２２のリードディスターブストレス印加 read d
isturb stress apply）期間に当たる。

【０１５２】この後、信号φ７、制御線ＯＷＬを“Ｌ”
にしてリードディスターブストレスをＱ１３に与える期
間を終了する。このリードディスターブストレス印加
（readdisturb stress apply）期間の長さとしては、図
１１のメモリセルブロックに対する読み出しサイクルの
長さ、すなわち、図２２のＢＬ２precharge、ＢＬＴ２d
ischarge、data Vth sense期間の総和になるべく近くな
ることが、メモリセルブロック４９に含まれるデータメ
モリセルとリードディスターブ印加時間を揃え、より正
確なリードディスターブ検出を行うのに望ましい。

【０１５３】ついで、信号φ８を“Ｈ”にして、トラン
ジスタＱ８を導通状態とし、ノードｎ１を“Ｈ”にプリ
セットする。この時、第二の実施の形態と異なり信号φ
３は“Ｌ”なので、ＤＩ／ＯＢはトランジスタＱ１９に
よってプルアップされ、“Ｈ”となったままである。よ
って、ＤＩ／Ｏは信号φ８の状態に依らず“Ｌ”に維持
される。また、同時に、制御線ＳＷＬを“Ｈ”にし、Ｑ
１２およびＱ１３のゲート電極にノードＶＲの電位を印
加する。ここで、ノードＶＲの電位は、Ｑ１２やＱ１３
の書込みしきい値がリードディスターブによって低下
し、リードディスターブを生じたことを検知するのに用
いるしきい値電圧となる。よって、例えば書込み直後の
しきい値の最低値をＶｔｈｗ、消去直後のしきい値の最
大値をＶｔｈｅとして、ＶｔｈｗとＶｔｈｅとの範囲内
となる値であり、（Ｖｔｈｗ＋Ｖｔｈｅ）／２から、Ｖ
ｔｈｗ−（センスアンプ感度）〜Ｖｔｈｗ−０．１
［Ｖ］の間に設定するのが、安定なリードディスターブ
検出には望ましい。ここで、信号φ１を“Ｈ”にした
後、信号φ６をＶ１１電位とすることにより、トランジ
スタＱ１およびＱ６を通じてＢＬＴ２をＶ１１′まで充
電する。ここで、信号φ６はトランジスタＱ６のしきい
値をＶｔｈとして（Ｖｔｈ＋Ｖ１１′）となる値に設定
しているので、データ転送線ＢＬＴ２がＶ１１′になる
とＱ６が遮断状態となり、ＢＬＴ２の放電が止まる。Ｂ
ＬＴ２がＶ１１′に達した後、信号φ６を０ＶとしＱ６
を遮断する。ここまでは、ＢＬＴ２をプレチャージする
（ＢＬＴ２precharge）期間に当たる。Ｖ１はＶ１１′
となるようにする。

【０１５４】ついで、制御線ＧＳＬＧを“Ｈ”にする。
このタイミングは、メモリセルアレイ１は“ＢＬ２disc
harge”と書かれた期間内に行うようにする。この期間
内ではメモリセルアレイ１の読み出しセルはデータ転送
線の電荷を放電している期間なので、ブロック選択線Ｇ
ＳＬａは“Ｈ”となり、トランジスタＱ１１のゲート電
極には“Ｈ”が加えられる。これによりトランジスタＱ
１１が導通状態となり、リードディスターブ検出用メモ
リセルＱ１２またはＱ１３のしきい値がＶＲ以下ならば
導通状態となり、データ転送線ＢＬＴ２の電位は低下す
る。この場合は、Ｑ１２またはＱ１３のいずれかでリー
ドディスターブを生じた場合に対応する。一方、リード
ディスターブ検出用メモリセルＱ１２およびＱ１３のし
きい値がすべてＶＲより高いならばメモリセルＱ１２ま
たはＱ１３は遮断状態となるため、データ転送線ＢＬＴ
２の電位低下はない。この場合は、Ｑ１２かＱ１３の両
方でリードディスターブを生じていない場合に対応す
る。このタイミングでは信号φ６は０Ｖなので、トラン
ジスタＱ５のゲート電極の電位はＶ１で低下しない。こ
こまでは、ＢＬＴ２をＱ１２またはＱ１３がリードディ
スターブを生じた場合に放電を行う（ＢＬＴ２discharg
e）期間に当たる。

【０１５５】ついで、信号φ１および信号φ８を“Ｌ”
とした後、信号φ６が供給されるトランジスタＱ６のゲ
ートにＶ１２なる電圧を加えることによって、トランジ
スタＱ５のゲート電極ノードにＢＬＴ２の電荷の移送を
行う。Ｖ１２は、Ｖ１１以下の電圧で、トランジスタＱ
５のしきい値よりも高い電圧に設定され、例えば１．５
Ｖとする。通常、データ転送線ＢＬＴ２の容量ＣＢは、
トランジスタＱ５のゲート電極ノードの容量ＣＳより１
０倍以上大きいので、ＢＬＴ２の前記電位低下は、トラ
ンジスタＱ５のゲート電極ノードでは、（ＣＢ／ＣＳ）
倍に増幅される。これにより、リードディスターブを検
知しない場合には、トランジスタＱ５のしきい値よりも
トランジスタＱ５のゲート電圧が上昇したままなので、
トランジスタＱ５が導通状態となる。一方、リードディ
スターブを生じたことを検知した場合には、データ転送
線ＢＬＴ２の電位低下し、トランジスタＱ５のしきい値
以下にトランジスタＱ５のゲート電圧が低下し、トラン
ジスタＱ５が遮断状態となる。

【０１５６】この後、信号φ４として“Ｈ”パルスを与
えることにより、トランジスタＱ５の導通／非導通状態
をノードｎ１に転送する。これにより、リードディスタ
ーブを検知しない場合には、ノードｎ１は信号φ４の
“Ｈ”への立ち上がりにより“Ｌ”に変化する。つい
で、信号φ３として“Ｈ”パルスを与えることにより、
ノードｎ１がインバータＩｎｖ２によって反転した信号
をＤＩ／ＯＢに出力する。第二の実施の形態と異なり、
本実施の形態では、この期間のみＱ３は導通状態となる
ので、信号φ３が“Ｈ”の期間を短くできる。よって、
ＤＩ／ＯＢに誤パルスやグリッジが生じても信号φ３が
“Ｌ”の期間は制御ロジック回路６は誤動作せず、より
安定した動作を実現できる。この後、ＤＩ／ＯＢの出力
によって、リードディスターブを生じたことを検知した
場合には、ブロックアドレスラッチ７にブロックアドレ
スを記憶する方法は前記の述べた通りである。ここまで
は、リードディスターブを生じたかどうかセンスする
（erase Vth sense）期間に当たる。

【０１５７】この後、信号φ６、信号φ３、制御線ＧＳ
ＬＧ，ＳＷＬを“Ｌ”にしてeraseVth sense期間を終了
する。ここで、図１６のリードディスターブストレス印
加（read disturb stress apply）は、ＢＬ２precharge
の開始と同時かそれ以降に開始されるようにし、erase
Vth senseは、data Vth senseの終了と同時かそれ以前
に終了されるようにする。このようにすることにより、
回路ブロック４のメモリセルのリードディスターブ評価
およびリードディスターブストレス印加をメモリセル４
９の読み出し（read）動作サイクル以内に行うことがで
き、読み出し操作は従来と同じ一回で良く、読み出し時
間がデータリフレッシュを行わない従来より増大せず高
速である。しかも、ブロック検知のためのデータセルの
追加読み出しも必要なく、データセルの追加読み出しに
起因する読み出しストレスの増加やデータ破壊を防ぐこ
とができる。勿論、例えばerase Vth senseは、data Vt
h senseと開始や終了タイミングと一致させることによ
り、タイミング発生回路を共通化でき回路を削減するこ
とができる。

【０１５８】本実施の形態では、第一の実施の形態の特
長に加え、erase Vth senseとdataVth senseとを同時タ
イミングで行うことができ、信号φ４をデータメモリセ
ルのセンスアンプ４６とリードディスターブ評価用セン
スアンプ５で共通化できタイミング発生回路を削減する
ことができる。さらに、いずれかのセンスアンプ５また
は４６が先に動作すると、データ転送線ＢＬＴ２または
ＢＬ２の電圧が大きく変化し、遅れて動作するセンスア
ンプに接続されたデータ転送線に大きな容量性結合の電
圧変動を生ずる。よって、本実施の形態では、erase Vt
h senseとdata Vth senseのタイミングを一致させるこ
とができるので、この電圧変動を低減でき、データやリ
ードディスターブ評価の誤読み出しを減らすことができ
る。

【０１５９】本実施の形態のＡＮＤメモリセルブロック
構造でも、第一の実施の形態となんら変わりなくリード
ディスターブを検出できることは明らかであろう。ま
た、書込みおよび消去動作について、選択ブロックの非
選択ゲートをオフにする以外は、第一の実施の形態のＮ
ＡＮＤ型セルアレイの説明と変わらない。さらに、ブロ
ック消去後に必ず回路ブロック４内の全セルについて書
き込みを行うように変更することによって、第一の実施
の形態で説明したシーケンスにしたがって、図１４
（ｂ）のようにリードディスターブを検出したデータブ
ロックをリフレッシュすることが可能である。

【０１６０】［第四の実施の形態］図２３および図２４
に本発明の第三の実施の形態に係る半導体記憶装置の構
造を示す。本実施の形態は、第一の実施の形態の浮遊型
ゲートを用いたＮＡＮＤ型メモリセルブロック４９をＭ
ＯＮＯＳ型ゲートを用いたＮＡＮＤ型メモリセルブロッ
クに変更したものである。図２３（ｂ）および図２４は
それぞれ、図３（ａ），（ｂ）に対応するＮＡＮＤ型メ
モリセルブロックのＢ−Ｂ′、およびＡ−Ａ′に対応す
る矢視断面図である。なお、パターン平面図は、図２
（ｂ）と同一なので省略する。さらに、図２３（ａ）
は、Ｂ−Ｂ′同一方向に沿った、２７ＳＳＬ部の矢視断
面図である。

【０１６１】図２３および図２４は、例えばＳｉＮやＳ
ｉＯＮを電荷蓄積層２６としたＭＯＳトランジスタから
なる不揮発性メモリセル（メモリセルエレメント）Ｍ０
〜Ｍ１５が直列に接続され、一端が選択トランジスタＳ
１を介してＢＬと記してあるデータ転送線に接続されて
いる。また他の一端は選択トランジスタＳ２を介してＳ
Ｌと記してある共通ソース線に接続されている。また、
それぞれのトランジスタは、同一のウェル領域上に形成
されている。

【０１６２】図２３および図２４において、例えばボロ
ン不純物濃度が１０^１４ｃｍ^−３から１０^１９ｃｍ^−３
の間のｐ型シリコン領域２３に、例えば１ｎｍから１０
ｎｍの厚さからなるシリコン酸化膜またはオキシナイト
ライド膜からなるトンネルゲート絶縁膜を介して、例え
ばＳｉＮ、ＳｉＯＮからなる電荷蓄積層２６が３ｎｍか
ら５０ｎｍの厚さで形成されている。この上に、例えば
厚さ２ｎｍから１０ｎｍの間のシリコン酸化膜からなる
層間絶縁膜５０を介して、例えばポリシリコンやＷＳｉ
（タングステンシリサイド）とポリシリコンとのスタッ
ク構造、またはＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳ
ｉとポリシリコンのスタック構造からなる制御ゲート電
極２７が１０ｎｍから５００ｎｍの厚さで形成されてい
る。この制御ゲート電極２７は、図２（ｂ）において隣
接するメモリセルブロックで接続されるように紙面左右
方向にブロック境界まで形成されており、データ選択線
ＷＬ０〜ＷＬ１５および選択ゲート制御線ＳＳＬ，ＧＳ
Ｌを形成している。

【０１６３】なお、ｐ型シリコン領域２３は、ｎ型シリ
コン領域２２によってｐ型半導体基板２１と独立に電圧
印加できるようになっていることが、消去時の昇圧回路
負荷を減らし消費電力を抑えるためには望ましい。本実
施の形態のゲート形状では、ｐ型シリコン領域２３の側
壁が絶縁膜２４で覆われているので、浮遊ゲート電極２
６を形成する前のエッチングで露出することがなく、ゲ
ート電極２６がｐ型シリコン領域２３よりも下に来るこ
とを防ぐことができる。よって、ｐ型シリコン領域２３
と絶縁膜２４との境界での、ゲート電界集中やしきい値
低下した寄生トランジスタが生じにくい。さらに、電界
集中に起因する書込みしきい値の低下現象、いわゆる、
サイドウォーク現象が生じにくくなるため、より信頼性
の高いトランジスタを形成することができる。

【０１６４】これらゲート電極の両側には、例えば５ｎ
ｍから２００ｎｍの厚さのシリコン窒化膜またはシリコ
ン酸化膜からなる絶縁膜４３を挟んでソースまたはドレ
イン電極となるｎ型拡散層２８が形成されている。これ
ら拡散層２８と電荷蓄積層２６、制御ゲート電極２７に
より、Ｍ−ＯＮＯ−Ｓ型不揮発性ＥＥＰＲＯＭセルが形
成されており、電荷蓄積層のゲート長としては、０．５
μｍ以下０．０１μｍ以上とする。これらソース・ドレ
インｎ型拡散層２８としては、例えばリンや砒素、アン
チモンを表面濃度が１０^１７ｃｍ^−３から１０^２１ｃｍ
^−３となるように深さ１０ｎｍから５００ｎｍの間で形
成されている。さらに、これらｎ型拡散層２８はメモリ
セル同士で直列に接続され、ＮＡＮＤ接続が実現されて
いる。また、図において、２７ＳＳＬ，２７ＧＳＬは、
それぞれＳＳＬおよびＧＳＬに相当するブロック選択線
に接続されたゲート電極であり、前記ＭＯＮＯＳ型ＥＥ
ＰＲＯＭの制御電極と同層で形成されている。これらゲ
ート電極は、例えば３ｎｍから１５ｎｍの厚さのシリコ
ン酸化膜またはオキシナイトライド膜からなるゲート絶
縁膜２５ＳＳＬおよび２５ＧＳＬを介してｐ型シリコン
領域２３と対向し、ＭＯＳトランジスタを形成してい
る。ここで、制御ゲート電極２７ＳＳＬおよび２７ＧＳ
Ｌのゲート長は、メモリセルゲート電極のゲート長より
も長く、例えば１μｍ以下０．０２μｍ以上と形成する
ことにより、ブロック選択時と非選択時のオン／オフ比
を大きく確保でき、誤書き込みや誤読み出しを防止でき
る。

【０１６５】また、２７ＳＳＬの片側に形成されたソー
スまたはドレイン電極となるｎ型拡散層２８ｄは、例え
ばタングステンやタングステンシリサイド、チタン、チ
タンナイトライド、またはアルミニウムからなるデータ
転送線３６（ＢＬ）とコンタクト３１ｄを介して接続さ
れている。ここで、データ転送線３６（ＢＬ）は、隣接
するメモリセルブロックで接続されるように図２（ｂ）
の紙面上下方向にブロック境界まで形成されている。一
方、２７ＧＳＬの片側に形成されたソースまたはドレイ
ン電極となるｎ型拡散層２８Ｓは、コンタクト３１Ｓを
介してソース線となるＳＬと接続されている。このソー
ス線ＳＬは、隣接するメモリセルブロックで接続される
ように図２（ｂ）の紙面左右方向にブロック境界まで形
成されている。勿論、ｎ型拡散層２８Ｓを紙面左右方向
にブロック境界まで形成することにより、ソース線とし
てもよい。これらＢＬコンタクトおよびＳＬコンタクト
としては、例えばｎ型またはｐ型の不純物がドープされ
たポリシリコン、タングステンやタングステンシリサイ
ド、Ａｌ、ＴｉＮ、Ｔｉなどが充填されて、導電体領域
となっている。さらに、これら共通ソース線ＳＬおよび
データ転送線ＢＬと、前記トランジスタとの間は、例え
ばＳｉＯ２、ＳｉＮからなる層間絶縁膜２９によって充
填されている。さらに、このデータ転送線ＢＬ上部に
は、例えばＳｉＯ２やＳｉＮ、または、ポリイミドから
なる絶縁膜保護層３７や、図には示していないが、例え
ばＷ、ＡｌやＣｕからなる上部配線が形成されている。

【０１６６】本実施の形態では、第一の実施の形態の特
長に加え、ＭＯＮＯＳ型セルを用いているため、第一の
実施の形態の浮遊ゲート型ＥＥＰＲＯＭセルよりも書き
込み電圧および消去電圧を低電圧化することができ、素
子分離間隔を狭めゲート絶縁膜厚を薄膜化しても耐圧を
維持することができる。よって、高電圧が印加される回
路の面積を小さくでき、よりチップ面積を縮小すること
ができる。さらに、第一の実施の形態と比較して、電荷
蓄積層２６の厚さを２０ｎｍ以下に小さくでき、よりゲ
ート形成時のアスペクトを低減でき、ゲート電極の加工
形状を向上させ、層間絶縁膜２８のゲート間の埋め込み
も向上させることができ、より耐圧を向上させることが
できる。また、浮遊ゲート電極を形成するためのプロセ
スやスリット作成プロセスが不要であり、より製造プロ
セスを短くすることができる。また、電荷蓄積層２６が
絶縁体で、１つ１つの電荷トラップに電荷が捕獲されて
いるので、放射線に対して電荷が抜けにくく強い耐性を
持たせることができる。さらに、電荷蓄積層２６の側壁
絶縁膜４３が薄膜化しても、電荷蓄積層２６に捕獲され
た電荷がすべて抜けてしまうことなく良好な保持特性を
維持できる。

【０１６７】本実施の形態の構成でも、第一および第二
の実施の形態となんら変わりなくリードディスターブを
検出できることは明らかであろう。また、書込みおよび
消去動作についても、第一および第二の実施の形態のＮ
ＡＮＤ型セルアレイの説明と変わらない。よって、第一
の実施の形態に説明したシーケンスによって、リードデ
ィスターブを検出したデータブロックをリフレッシュす
ることが可能である。

【０１６８】この発明は上記実施の形態に限られない。
実施の形態ではスイッチング素子として主にｎ型ＭＩＳ
ＦＥＴを用いたが、これらは、ゲート入力を反転すれ
ば、ｐ型ｎ型を入れ替えてもよい。本実施の形態では、
ＥＥＰＲＯＭからなる不揮発性半導体素子を例に挙げた
が、本発明の構成は、複数のデータ選択線と複数のデー
タ転送線からなるメモリマトリックスで、複数データ選
択線を有するメモリセルブロックにおいて、データ転送
線方向に隣接するブロックでデータ制御線ドライバが左
右に振り分けられた配置のメモリでは有効であることは
明らかである。例えば強誘電体メモリや磁区反転に時間
がかかる強磁性体メモリのブロックについても、本方法
が適法できることは言うまでもない。また、素子分離膜
や絶縁膜形成法自身は、シリコンをシリコン酸化膜やシ
リコン窒化膜に変換するこれら以外の方法、例えば酸素
イオンを堆積したシリコンに注入する方法や、堆積した
シリコンを酸化する方法を用いてもかまわない。また、
電荷蓄積層２６は、ＴｉＯ２やＡｌ２Ｏ３、あるいはタ
ンタル酸化膜、チタン酸ストロンチウムやチタン酸バリ
ウム、チタン酸ジルコニウム鉛やそれらの積層膜を用い
ても構わない。実施の形態としては、半導体基板２１と
してｐ型Ｓｉ基板を想定したが、代わりにｎ型Ｓｉ基板
やＳＯＩ基板のＳＯＩシリコン層またはＳｉＧｅ混晶、
ＳｉＧｅＣ混晶など、シリコンを含む単結晶半導体基板
であればよい。さらに、ｐ型シリコン領域２３上のｎ型
ＭＯＳＦＥＴの形成について述べたが、ｎ型シリコン領
域２３上のｐ型ＭＯＳＦＥＴの形成に置き換えてもよ
く、その場合、上述の実施の形態のｎ型をｐ型、ｐ型を
ｎ型と読み替え、ドーピング不純物種のＡｓ、Ｐ、Ｓｂ
をＩｎ、Ｂのいずれかと読み替えればよい。また、制御
ゲート電極２７はＳｉ半導体、ＳｉＧｅ混晶、ＳｉＧｅ
Ｃ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、Ｗ
Ｓｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ、
Ａｌ、Ｃｕ、ＴｉＮ、Ｗなどの金属を用いることがで
き、多結晶であってもよいし、これらの積層構造にして
もよい。また、アモルファスＳｉ、アモルファスＳｉＧ
ｅ混晶、またはアモルファスＳｉＧｅＣ混晶を用いるこ
とができ、これらの積層構造にしてもよい。さらに、電
荷蓄積層２６はドット状に形成されていても構わず、本
方法が適用できることは言うまでもない。

【０１６９】以上第一乃至第四の実施の形態を用いてこ
の発明の説明を行ったが、この発明は上記各実施の形態
に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。ま
た、上記各実施の形態には種々の段階の発明が含まれて
おり、開示される複数の構成要件の適宜な組み合わせに
より種々の発明が抽出され得る。例えば各実施の形態に
示される全構成要件からいくつかの構成要件が削除され
ても、発明が解決しようとする課題の欄で述べた課題の
少なくとも１つが解決でき、発明の効果の欄で述べられ
ている効果の少なくとも１つが得られる場合には、この
構成要件が削除された構成が発明として抽出され得る。

【０１７０】

【発明の効果】本発明の実施の形態の構造を用いれば、
読み出し操作によるデータ破壊を事前に防ぐことができ
る。さらに、データを読み出すセルに対しては、読み出
し操作は従来と同じ一回で良く、データ読み出しと同時
にデータ破壊を生じつつあるブロックを検知するので、
読み出し時間がデータリフレッシュを行わない従来例よ
り増大せず高速である。しかも、ブロック検知をするた
めのデータセルの追加読み出しも必要なく、データセル
の追加読み出しに起因する読み出しストレスの増加やデ
ータ破壊を防ぐことができる。

【０１７１】さらに、ＮＡＮＤ型およびＡＮＤ型配置の
メモリセルブロックの場合には、読み出しを行ったブロ
ックに含まれる非選択メモリセルエレメントについてリ
ードディスターブが評価でき、ブロック内で最もリード
ディスターブストレスを強く受けたセルと同条件で評価
することができる。よって、読み出しを行うセルのみの
リードディスターブを調べる従来例よりも正確に、デー
タ破壊が生じつつあるブロックを検知できる。さらに、
ブロック毎に消去および書込み回数の履歴が異なりリー
ドディスターブの劣化状態が異なる場合でも、ブロック
毎の履歴に沿ったリードディスターブの最悪値が評価で
きる。また、データを読み出すセルと同じ形状のリード
ディスターブを検出するセルを用いることができ、リー
ドディスターブが加わる時の、制御電極の電圧は前記リ
ードディスターブ検出用メモリセルとデータ記憶セルで
共通にすることができる。よって、リードディスターブ
を受ける検出する場合の素子ばらつきや電圧ばらつきに
よる影響を小さくし、データ記憶用のメモリセルエレメ
ントの制御電圧源やデータ制御線駆動回路は従来例と同
じものを用いることができる。また、メモリセルアレイ
に対しては、データ転送線を１つ追加するだけでよく、
データ転送線の伸びる方向にメモリセルの追加は必要な
く、データ選択線の伸びる方向に面積増大を伴わずに回
路を構成することが可能である。

【０１７２】さらに、データ破壊が生じつつあるブロッ
クの位置情報を少なくとも電源投入後継続して保持して
いるので、読み出し直後にデータを再書込みする必要が
ない。しかも、リードディスターブ検出によってデータ
破壊が生じないので、リードディスターブ検出を行った
後も、再書込み（データリフレッシュ）を行わない状態
では、再び当該セルを読み出すことによりリードディス
ターブを検出できる。また、１つのブロックでリードデ
ィスターブ検出をした後で、そのブロックをデータリフ
レッシュする前でも、他のブロックのリードディスター
ブを検出できる。よって、例えばリードディスターブを
生じたブロックを電源を遮断する前の時間に余裕がある
時にまとめて再書込みを行えば良いので、より、データ
を読み出し速度をデータリフレッシュを行わない従来例
と同等に保つことができる。

【０１７３】さらに、リードディスターブ状態を検出す
る比較器および一時データ記憶メモリをデータ転送線の
本数分用意する必要がなく、１つのデータ転送線分準備
すればよいので回路規模を小さくすることができる。さ
らに、読み出し電流を大きく確保することができるの
で、より、読み出し電圧のマージンを広げることがで
き、安定で高速な読み出しが実現できる。さらに、ＮＡ
ＮＤ型メモリセルブロックにおいては、読み出し時に直
列に接続されたメモリセルエレメントの抵抗の影響を小
さくすることができるので、前記メモリセルエレメント
のデータ状態に依らず安定したデータ読み出しが実現で
きる。

【０１７４】また、リードディスターブを検出しリフレ
ッシュを行うことで、（リードディスターブ判定までの
ストレス印加累計読み出し回数）×（メモリセルの書込
み消去可能回数）まで、読み出し回数を増やすことがで
きる。よって、リフレッシュを行わない従来例よりも読
み出し回数を大幅に増加することができ、より信頼性が
高いメモリセルを実現することができる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態に係る半導体記憶装
置について説明するためのもので、ＮＡＮＤ型またはＡ
ＮＤ型ＥＥＰＲＯＭの概略的なブロック構成を示す図。

【図２】本発明の第一の実施の形態に係る半導体記憶装
置のメモリセル構造を示すもので、（ａ）図はＮＡＮＤ
型メモリセルブロックの等価回路、（ｂ）図はそのパタ
ーン平面図。

【図３】本発明の第一の実施の形態に係る半導体記憶装
置のメモリセル構造を示すもので、（ａ）図は図２
（ａ）のＢ−Ｂ’線に沿った矢視断面図、（ｂ）図は図
２（ａ）のＡ−Ａ’線に沿った矢視断面図。

【図４】本発明の第一の実施の形態に係る半導体記憶装
置について説明するためのもので、図１に示した回路に
おけるメモリセルアレイ近傍のレイアウト図。

【図５】本発明の第一の実施の形態に係る半導体記憶装
置について説明するためのもので、図１に示した回路に
おけるリードディスターブ評価用セルアレイの回路構成
例を示す図。

【図６】本発明の第一の実施の形態に係る半導体記憶装
置について説明するためのもので、図１に示した回路に
おけるセンスアンプの回路構成例を示す図。

【図７】本発明の第一の実施の形態に係る半導体記憶装
置について説明するためのもので、図１に示した回路に
おける制御ロジック回路の回路構成例を示す図。

【図８】本発明の第一の実施の形態に係る半導体記憶装
置について説明するためのもので、図１に示した回路に
おけるブロックアドレスラッチの回路構成例を示す図。

【図９】本発明の第一の実施の形態に係る半導体記憶装
置について説明するためのもので、図７に示した制御ロ
ジック回路の論理値を示す図。

【図１０】本発明の第一の実施の形態に係る半導体記憶
装置について説明するためのもので、複数のリードディ
スターブブロックを検出する検出回路の構成例を示す
図。

【図１１】本発明の第一の実施の形態に係る半導体記憶
装置の動作、および半導体記憶装置におけるメモリセル
トランジスタのしきい値の変化を判別する方法について
説明するためのタイミングチャート。

【図１２】本発明の第一の実施の形態に係る半導体記憶
装置におけるデータリフレッシュ動作について説明する
ためのフローチャート。

【図１３】図１２に示した一部のシーケンスの動作を詳
しく説明するためのフローチャート。

【図１４】リードディスターブストレス印加累計時間と
メモリセルの消去しきい値との関係について説明するた
めのもので、（ａ）図はＮＡＮＤ型アレイの場合、
（ｂ）図はＡＮＤ型アレイの場合を示す特性図。

【図１５】本発明の第二の実施の形態に係る半導体記憶
装置について説明するためのもので、リードディスター
ブ評価用セルアレイの回路構成例を示す図。

【図１６】本発明の第二の実施の形態に係る半導体記憶
装置の動作、および半導体記憶装置におけるメモリセル
トランジスタのしきい値の変化を判別する方法について
説明するためのタイミングチャート。

【図１７】本発明の第三の実施の形態に係る半導体記憶
装置について説明するためのもので、リードディスター
ブ評価用セルアレイの回路構成例を示す図。

【図１８】本発明の第三の実施の形態に係る半導体記憶
装置について説明するためのもので、図１７に示したＡ
ＮＤ型の評価用セルアレイに対応したリードディスター
ブ評価用センスアンプとデータラッチの回路構成例を示
す図。

【図１９】本発明の第三の実施の形態に係る半導体記憶
装置について説明するためのもので、図１７に示したＡ
ＮＤ型の評価用セルアレイに対応した制御ロジック回路
の構成例を示す図。

【図２０】本発明の第三の実施の形態に係る半導体記憶
装置におけるメモリセルのパターン平面図。

【図２１】本発明の第三の実施の形態に係る半導体記憶
装置のメモリセル構造を示すもので、（ａ）図は図２０
のＢ−Ｂ’線に沿った矢視断面図、（ｂ）図は図２０の
Ｃ−Ｃ’線に沿った矢視断面図。

【図２２】本発明の第三の実施の形態に係る半導体記憶
装置の動作について説明するためのもので、図１７乃至
図１９に示した回路を用いた場合のタイミングチャー
ト。

【図２３】本発明の第四の実施の形態に係る半導体記憶
装置について説明するためのもので、（ａ）図は図２０
のＣ−Ｃ’線に沿った矢視断面図、（ｂ）図は図２０の
Ｂ−Ｂ’線に沿った矢視断面図。

【図２４】本発明の第四の実施の形態に係る半導体記憶
装置について説明するためのもので、図２０のＡ−Ａ’
線に沿った矢視断面図。

【図２５】従来の半導体記憶装置について説明するため
のもので、ＥＥＰＲＯＭ半導体装置のメモリセルエレメ
ントのしきい値のゲートストレス印加時間に対する変化
を示しており、（ａ）図は消去状態、（ｂ）図は書込み
状態。

【図２６】従来の半導体記憶装置について説明するため
のもので、（ａ）図はＮＡＮＤ型で形成される１つのメ
モリセルブロック、（ｂ）図はＡＮＤ型で形成される１
つのメモリセルブロックを示す図。

【符号の説明】

１…メモリセルアレイ（セルアレイマトリックス）、 ２…データ制御線ドライバ、 ３…ロウデコーダ、 ４…リードディスターブ評価用（データ破壊評価用）セ
ルアレイおよびスイッチ、 ５…センスアンプ／データラッチ、 ６…制御ロジック回路、 ７…ブロックアドレスラッチ、 ２１…ｐ型半導体基板、 ２２…ｎ型シリコン領域、 ２３…ｐ型シリコン領域（ｐ型ウェル領域）、 ２４…絶縁膜、 ２５…トンネルゲート絶縁膜、 ２６…電荷蓄積層（浮遊ゲート電極）、 ２７…制御ゲート電極、 ２８…ソース・ドレインｎ型拡散層、 ３１…コンタクト、 ３６…データ転送線、 ４０…制御回路、 ４１ａ…Ｖｐｇｍ発生回路、 ４１ｂ…Ｖｐａｓｓ発生回路、 ４１ｃ…Ｖｒｅａｄ発生回路、 ４２…基板電位制御回路、 ４５…データ入出力バッファ、 ４６…センスアンプ回路（センスアンプ／データラッ
チ）、 ４７…アドレスバッファ、 ４８…カラムデコーダ、 ４９…メモリセルブロック、 Ｍ０〜Ｍ１５…不揮発性メモリセル（メモリセルエレメ
ント）、 Ｓ１，Ｓ２…選択トランジスタ、 ＷＬ０ａ〜ＷＬ１５ａ…データ選択線、 ＢＬ１，ＢＬ２…データ転送線、 ＳＬ…共通ソース線、 ＧＳＬａ，ＳＳＬａ…ブロック選択線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 27/10 ４３４ 29/792 29/78 ３７１ Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD04 AD05 AD07 AD08 AD09 AE08 5F001 AA01 AA13 AB02 AD53 5F083 EP02 EP22 EP76 GA09 GA15 GA16 HA02 JA04 JA05 JA33 JA35 JA36 JA37 JA40 KA12 NA01 NA08 5F101 BA01 BA45 BB02 BD34

Claims (25)

【特許請求の範囲】
1. 【請求項１】 保持すべきデータに対応して電荷が注入
   もしくは放出される電荷蓄積層を有するメモリセルエレ
   メントを複数備える再書込み可能な半導体記憶装置であ
   って、 少なくとも２個のデータ破壊評価用メモリセルと、 メモリセルアレイ中のメモリセルエレメントが選択され
   たときに、前記データ破壊評価用メモリセルを選択する
   選択トランジスタと、 前記各々のデータ破壊評価用メモリセルの制御端子と前
   記メモリセルアレイ中のデータ選択線間にそれぞれ接続
   され、前記メモリセルアレイから読み出しを行う場合に
   導通状態となり、前記データ破壊評価用メモリセルから
   読み出しを行う場合に遮断状態となる第一のスイッチ
   と、 前記各々のデータ破壊評価用メモリセルの制御端子と所
   定の電圧が印加される電圧ノード間にそれぞれ接続さ
   れ、前記メモリセルアレイから読み出しを行う場合に遮
   断状態となり、前記データ破壊評価用メモリセルから読
   み出しを行う場合に導通状態となる第二のスイッチとを
   具備することを特徴とする半導体記憶装置。
2. 【請求項２】 前記第一および第二のスイッチはＭＩＳ
   ＦＥＴからなり、それぞれ前記選択トランジスタよりも
   長いゲート長を有することを特徴とする請求項１に記載
   の半導体記憶装置。
3. 【請求項３】 前記第一および第二のスイッチ、および
   前記メモリセルアレイ中のメモリセルエレメントはＭＩ
   ＳＦＥＴからなり、前記第一および第二のスイッチのゲ
   ート絶縁膜厚は、前記メモリセルエレメントのゲート絶
   縁膜厚よりも厚いことを特徴とする請求項１に記載の半
   導体記憶装置。
4. 【請求項４】 前記データ破壊評価用メモリセル、前記
   第一および第二のスイッチはそれぞれ、２個以上で且つ
   前記メモリセルアレイ中のメモリセルブロックに含まれ
   るメモリセルエレメントの個数よりも少ないことを特徴
   とする請求項１乃至３いずれか１つの項に記載の半導体
   記憶装置。
5. 【請求項５】 データ転送線の電圧と基準電圧とを比較
   して前記メモリセルアレイ中のメモリセルブロックのリ
   ードディスターブ状態を検出する比較手段と、この比較
   手段の出力をトリガ信号として前記メモリセルブロック
   のアドレスを記憶するアドレス記憶手段とを更に具備
   し、前記比較手段により、電源投入後、始めてデータ破
   壊が生じつつあるメモリセルブロックを検出した場合
   に、前記アドレス記憶手段に記憶したアドレスのメモリ
   セルブロックに再書き込みすることを特徴とする請求項
   １乃至４いずれか１つの項に記載の半導体記憶装置。
6. 【請求項６】 前記メモリセルアレイからの読み出しと
   前記データ破壊評価用メモリセルからの読み出しが、前
   記メモリセルアレイのデータを検出する毎にそれぞれ１
   回ずつ行われることを特徴とする請求項１に記載の半導
   体記憶装置。
7. 【請求項７】 電流端子を直列または並列に接続された
   複数の第一のメモリセルエレメントと、これら第一のメ
   モリセルエレメントを選択する第一のスイッチング素子
   とを有し、データの再書き込み可能な第一のメモリセル
   ブロックと、 電流端子を直列または並列に接続された複数の第二のメ
   モリセルエレメントと、これら第二のメモリセルエレメ
   ントを選択する第二のスイッチング素子とを有し、デー
   タの再書込み可能な第二のメモリセルブロックと、 第一の電圧を与える第一の電圧ノードと、 前記第一のメモリセルブロックの第一のデータ選択線に
   第一の電流端子を接続され、前記第二のメモリセルブロ
   ックの第二のデータ選択線に第二の電流端子を接続され
   た第三のスイッチング素子と、 前記第二のメモリセルブロックの第二のデータ選択線に
   第一の電流端子を接続され、前記第一の電圧ノードに第
   二の電流端子を接続された第四のスイッチング素子と、 前記第二のメモリセルブロックに含まれる前記第二のス
   イッチング素子の第一の電流端子に接続された第一のデ
   ータ転送線と、 前記第一のデータ転送線に接続され、前記第一のデータ
   選択線の電圧と基準電圧を比較する第一の電圧比較手段
   と、 前記第一の電圧比較手段の出力をトリガ信号として前記
   第一のメモリセルブロックのアドレスを記憶するアドレ
   ス記憶手段とを具備し、 前記第一のメモリセルブロックの読み出し期間内に、前
   記第三のスイッチング素子が導通状態、前記第四のスイ
   ッチング素子が遮断状態となり、 前記第二のメモリセルブロックの読み出し期間内に、前
   記第四のスイッチング素子が導通状態、前記第三のスイ
   ッチング素子が遮断状態となることを特徴とする半導体
   記憶装置。
8. 【請求項８】 前記第一および第二のメモリセルブロッ
   ク中の前記第一および第二のメモリセルエレメントはそ
   れぞれ、少なくとも１つの電荷蓄積層と制御ゲートとを
   有する電界効果トランジスタを含むことを特徴とする請
   求項７に記載の半導体記憶装置。
9. 【請求項９】 前記第一および第二のメモリセルブロッ
   ク中の前記第一および第二のメモリセルエレメントはそ
   れぞれ、同じ導電型のウェル領域上に形成された電界効
   果トランジスタであることを特徴とする請求項８に記載
   の半導体記憶装置。
10. 【請求項１０】 前記第一および第二のメモリセルブロ
    ック中の前記第一および第二のメモリセルエレメントは
    それぞれ、ＳｉＮを電荷蓄積層として用いる電界効果ト
    ランジスタであることを特徴とする請求項８に記載の半
    導体記憶装置。
11. 【請求項１１】 前記第二のメモリセルブロック中の前
    記第二のメモリセルエレメントは、前記第一のメモリセ
    ルブロック中の前記第一のメモリセルエレメントと実質
    的に等しい構造であることを特徴とする請求項７に記載
    の半導体記憶装置。
12. 【請求項１２】 前記第一のメモリセルブロックは、前
    記第一のデータ転送線と直交する方向に複数並列に形成
    され、前記第一のデータ転送線と前記第一のデータ選択
    線が直交して配置されることによりメモリセルアレイを
    形成し、前記第一のメモリセルブロックの前記第一のデ
    ータ選択線とブロック選択線は平行に配置されることを
    特徴とする請求項７に記載の半導体記憶装置。
13. 【請求項１３】 前記第一および第二のメモリセルブロ
    ック内の前記第一および第二のデータ選択線を駆動する
    ドライバ回路を更に具備し、前記ドライバ回路は、前記
    第一のメモリセルブロックの一端に接続され、前記第二
    のメモリセルブロックは前記第一のメモリセルブロック
    の他端に接続されることを特徴とする請求項１２に記載
    の半導体記憶装置。
14. 【請求項１４】 前記第二のメモリセルブロックに含ま
    れる前記第二のメモリセルエレメントは、２個以上で且
    つ前記第一のメモリセルブロックに含まれる前記第一の
    メモリセルエレメントの個数よりも少ないことを特徴と
    する請求項７に記載の半導体記憶装置。
15. 【請求項１５】 前記第一のメモリセルブロックに設け
    られた第一のスイッチング素子の第一の電流端子に接続
    された第二のデータ転送線と、前記第二のデータ転送線
    に接続され、前記第二のデータ選択線の電圧と基準電圧
    を比較する第二の電圧比較手段とを更に具備し、前記第
    一の電圧比較手段は、前記第二の電圧比較手段と実質的
    に等しい回路構成部を有することを特徴とする請求項７
    に記載の半導体記憶装置。
16. 【請求項１６】 前記第一の電圧比較手段の出力をトリ
    ガ信号として前記第一のメモリセルブロックのアドレス
    を記憶する前記アドレス記憶手段は、複数のアドレスを
    記憶することを特徴とする請求項７に記載の半導体記憶
    装置。
17. 【請求項１７】 前記第一の電圧ノードの電圧は、前記
    第一のメモリセルブロックの消去直後のしきい値の最大
    値よりも高く、且つ書込み直後のしきい値の最小値より
    も低いことを特徴とする請求項７に記載の半導体記憶装
    置。
18. 【請求項１８】 前記第一のメモリセルブロック中の前
    記第一のメモリセルエレメントは、外部から入力される
    コマンドによって、書込みおよび読み出しが行われるこ
    とを特徴とする請求項７に記載の半導体記憶装置。
19. 【請求項１９】 前記第二のメモリセルブロックは、前
    記第一のデータ転送線と直交する方向には１つだけ形成
    されることを特徴とする請求項１２に記載の半導体記憶
    装置。
20. 【請求項２０】 前記第一および第二のメモリセルブロ
    ックにおける前記複数の第一および第二のメモリセルエ
    レメントの第一および第二のスイッチング素子が接続さ
    れた端と対となる電流端子にそれぞれ第一の電流端子が
    接続され、第二の電流端子には一定電圧を与える第二の
    電圧ノードが接続される第五および第六のスイッチング
    素子を更に具備することを特徴とする請求項７に記載の
    半導体記憶装置。
21. 【請求項２１】 前記第五のスイッチング素子の第一の
    電流端子に接続された第一のメモリセルエレメントの制
    御ゲートは、前記第二のメモリセルブロックに含まれる
    前記第二のメモリセルエレメントの制御ゲートと前記第
    三のスイッチング素子を介して接続されていることを特
    徴とする請求項２０に記載の半導体記憶装置。
22. 【請求項２２】 保持すべきデータに対応して電荷が注
    入もしくは放出される電荷蓄積層を有するメモリセルト
    ランジスタを備える再書込み可能な半導体記憶装置にお
    けるメモリセルトランジスタのしきい値の変化を判別す
    る方法であって、 データ転送線に前記メモリセルトランジスタの電流端子
    の一端が電気的に接続され、データ選択線に前記メモリ
    セルトランジスタの制御端子が接続された状態で、 データ選択線を共通とした第一および第二のメモリセル
    トランジスタに、それぞれのメモリセルトランジスタに
    接続されたデータ転送線の電位に電位差を与えることに
    より、読み出し時に異なる電圧ストレスを与え、 第一のメモリセルトランジスタのデータ読み出し時に第
    二のメモリセルトランジスタのしきい値を判定し、その
    判定結果に基づいて前記第一のメモリセルトランジスタ
    のブロックアドレスを記憶することを特徴とする半導体
    記憶装置におけるメモリセルトランジスタのしきい値の
    変化を判別する方法。
23. 【請求項２３】 前記判定結果を読み出し、判定結果に
    依存して、前記ブロックアドレスで指定されたデータブ
    ロックのデータを読み出し、前記ブロックを消去し、前
    記データを前記データブロックに再書込みすることを特
    徴とする請求項２２に記載の半導体記憶装置におけるメ
    モリセルトランジスタのしきい値の変化を判別する方
    法。
24. 【請求項２４】 前記複数のメモリセルエレメントは、
    電流端子が直列に接続されてＮＡＮＤ型メモリセルブロ
    ックを構成し、前記読み出し時に前記第一のメモリセル
    トランジスタに接続されたデータ転送線に与える電位
    は、前記第二のメモリセルトランジスタに接続されたデ
    ータ転送線に与える電位よりも高いことを特徴とする請
    求項２２に記載の半導体記憶装置におけるメモリセルト
    ランジスタのしきい値の変化を判別する方法。
25. 【請求項２５】 前記複数のメモリセルエレメントは、
    電流端子が直列に接続されてＡＮＤ型メモリセルブロッ
    クを構成し、前記読み出し時に前記第一のメモリセルト
    ランジスタに接続されたデータ転送線に与える電位は、
    前記第二のメモリセルトランジスタに接続されたデータ
    転送線に与える電位よりも低いことを特徴とする請求項
    ２２に記載の半導体記憶装置におけるメモリセルトラン
    ジスタのしきい値の変化を判別する方法。