JPH08195094A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JPH08195094A JPH08195094A JP2094795A JP2094795A JPH08195094A JP H08195094 A JPH08195094 A JP H08195094A JP 2094795 A JP2094795 A JP 2094795A JP 2094795 A JP2094795 A JP 2094795A JP H08195094 A JPH08195094 A JP H08195094A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
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- G11C16/00—Erasable programmable read-only memories
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
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- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
Abstract
(57)【要約】
【目的】フラッシュメモリにおいてビット毎にベリファ
イを行ない、書き込み不十分のメモリセルに対して再書
き込みを行なう際の再書き込み用のデータ作成回路を不
要とすると共に書き込み全体の時間を短縮する半導体不
揮発性装置を提供する。 【構成】メモリセルの全てのビット線に同一のベリファ
イ電位を印加し、また選択された制御ゲートに所定のベ
リファイ電位を印加することにより、ベリファイ毎に再
書き込み用のデータを論理回路により作り出すこと無し
に、書き込み不十分のメモリセルに対して再書き込みを
行なう。
イを行ない、書き込み不十分のメモリセルに対して再書
き込みを行なう際の再書き込み用のデータ作成回路を不
要とすると共に書き込み全体の時間を短縮する半導体不
揮発性装置を提供する。 【構成】メモリセルの全てのビット線に同一のベリファ
イ電位を印加し、また選択された制御ゲートに所定のベ
リファイ電位を印加することにより、ベリファイ毎に再
書き込み用のデータを論理回路により作り出すこと無し
に、書き込み不十分のメモリセルに対して再書き込みを
行なう。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に電気的一括消去型の半導体不揮発性記憶装置
に関する。
関し、特に電気的一括消去型の半導体不揮発性記憶装置
に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（Electrically erasable/
programable read only memory；電気的に消去可能・書
き換え可能な不揮発性メモリ）の一つとして、高集積化
が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。
これは複数のメモリセルをそれらのソース、ドレインを
隣接するもの同士で共用する形で直列形態に接続して一
単位としてビット線に接続するものである。
programable read only memory；電気的に消去可能・書
き換え可能な不揮発性メモリ）の一つとして、高集積化
が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。
これは複数のメモリセルをそれらのソース、ドレインを
隣接するもの同士で共用する形で直列形態に接続して一
単位としてビット線に接続するものである。
【０００３】メモリセルは、通常、電荷蓄積層と制御ゲ
ートが積層されたスタックゲート構造を有する。そし
て、メモリセルアレイは、Ｐ型基板またはＮ型基板に形
成されたＰ型Ｎウェル内に形成される。
ートが積層されたスタックゲート構造を有する。そし
て、メモリセルアレイは、Ｐ型基板またはＮ型基板に形
成されたＰ型Ｎウェル内に形成される。
【０００４】また、ＮＡＮＤセルのドレイン側端部は選
択ゲートを介してビット線に接続され、ソース側端部は
選択ゲートを介して基準電位となるソース（SOURCE）線
に接続される。メモリセルの制御ゲート（コントロール
ゲート）は、行方向に連続的に配置されてワード線とな
る。
択ゲートを介してビット線に接続され、ソース側端部は
選択ゲートを介して基準電位となるソース（SOURCE）線
に接続される。メモリセルの制御ゲート（コントロール
ゲート）は、行方向に連続的に配置されてワード線とな
る。
【０００５】このＮＡＮＤ型セルのデータ書き込み時の
動作を説明する。
動作を説明する。
【０００６】ここで、書き込まれた状態とは、メモリセ
ルのしきい値ＶTHが正の値（０Ｖ以上）であり、消去さ
れている状態とは、メモリセルのしきい値ＶTHが負の値
（０Ｖ以下）の状態をいう。なお、ＮＡＮＤセル型ＥＥ
ＰＲＯＭにおいて、例えば、メモリセルのしきい値ＶTH
が正の値の場合を“０”データを書き込んだ場合とし、
消去状態でメモリセルのしきい値ＶTHが負の値の場合、
“１”データが書き込まれているものとする。
ルのしきい値ＶTHが正の値（０Ｖ以上）であり、消去さ
れている状態とは、メモリセルのしきい値ＶTHが負の値
（０Ｖ以下）の状態をいう。なお、ＮＡＮＤセル型ＥＥ
ＰＲＯＭにおいて、例えば、メモリセルのしきい値ＶTH
が正の値の場合を“０”データを書き込んだ場合とし、
消去状態でメモリセルのしきい値ＶTHが負の値の場合、
“１”データが書き込まれているものとする。
【０００７】データの書き込みの動作は、ビット線から
最も離れた位置のメモリセルから行なう。選択されたメ
モリセルの制御ゲートには高電圧ＶPP（２０Ｖ程度）を
印加し、選択されたワード線よりビット線側にあるメモ
リセルの制御ゲート、及び選択ゲートには中間電位（７
Ｖ〜１０Ｖ程度）を印加し、ビット線にはデータに応じ
て０Ｖまたは中間電位を与える。
最も離れた位置のメモリセルから行なう。選択されたメ
モリセルの制御ゲートには高電圧ＶPP（２０Ｖ程度）を
印加し、選択されたワード線よりビット線側にあるメモ
リセルの制御ゲート、及び選択ゲートには中間電位（７
Ｖ〜１０Ｖ程度）を印加し、ビット線にはデータに応じ
て０Ｖまたは中間電位を与える。
【０００８】ビット線に０Ｖが与えられたとき、この電
位は、ドレイン側の選択ゲートを介して、選択されたメ
モリセルのドレインまで伝達され、ドレインから浮遊ゲ
ート（フローティングゲート）への電子の注入が起こ
る。これにより、選択されたメモリセルのしきい値ＶTH
は正の値となる。すなわち、例えば“０”データを書き
込む場合、ビット線の印加電圧を０Ｖとし、選択された
メモリセルの制御ゲートとチャネル間に２０Ｖ程度の高
電圧がかかり電子が浮遊ゲートに注入される。そして、
“０”データ書き込み後のしきい値ＶTHは、所定の範囲
（例えば0.5Ｖから3.5Ｖ）に制御される。
位は、ドレイン側の選択ゲートを介して、選択されたメ
モリセルのドレインまで伝達され、ドレインから浮遊ゲ
ート（フローティングゲート）への電子の注入が起こ
る。これにより、選択されたメモリセルのしきい値ＶTH
は正の値となる。すなわち、例えば“０”データを書き
込む場合、ビット線の印加電圧を０Ｖとし、選択された
メモリセルの制御ゲートとチャネル間に２０Ｖ程度の高
電圧がかかり電子が浮遊ゲートに注入される。そして、
“０”データ書き込み後のしきい値ＶTHは、所定の範囲
（例えば0.5Ｖから3.5Ｖ）に制御される。
【０００９】一方、“１”データを書き込む場合、すで
に消去状態でメモリセルは“１”状態（しきい値ＶTHが
負の状態）となっているため、何も変化を起こさないこ
とが“１”データを書き込むことになるが、選択された
メモリセルの制御ゲートには高電圧ＶPPが印加されてい
るため、浮遊ゲートへの電子の注入が行なわれないよう
に、中間電位である７Ｖをビット線に印加する。すなわ
ち、ビット線に中間電位である７Ｖが与えられたとき
は、ドレインから浮遊ゲートへの電子の注入は起きず、
従ってメモリセルのしきい値ＶTHは変化せず負の値のま
まである。
に消去状態でメモリセルは“１”状態（しきい値ＶTHが
負の状態）となっているため、何も変化を起こさないこ
とが“１”データを書き込むことになるが、選択された
メモリセルの制御ゲートには高電圧ＶPPが印加されてい
るため、浮遊ゲートへの電子の注入が行なわれないよう
に、中間電位である７Ｖをビット線に印加する。すなわ
ち、ビット線に中間電位である７Ｖが与えられたとき
は、ドレインから浮遊ゲートへの電子の注入は起きず、
従ってメモリセルのしきい値ＶTHは変化せず負の値のま
まである。
【００１０】以上のように、ＮＡＮＤセル型では、デー
タの書き込みの際に、メモリセルが転送ゲートとして作
用することから、データ書き込み後のしきい値ＶTHをあ
る許容範囲内に収める必要がある。
タの書き込みの際に、メモリセルが転送ゲートとして作
用することから、データ書き込み後のしきい値ＶTHをあ
る許容範囲内に収める必要がある。
【００１１】そのため、例えば特開平３−２９５０９８
号公報に開示されているように、書き込み後のメモリセ
ルのしきい値を確認するベリファイ制御回路が必要とさ
れている。
号公報に開示されているように、書き込み後のメモリセ
ルのしきい値を確認するベリファイ制御回路が必要とさ
れている。
【００１２】図５は、ベリファイ制御回路を備えた従来
のＮＡＮＤセル型ＥＥＰＲＯＭの構成を示している。
のＮＡＮＤセル型ＥＥＰＲＯＭの構成を示している。
【００１３】図５を参照して、メモリセルアレイ501に
対して、データの書き込みと読み出しを行なうためにデ
ータラッチ回路505とセンスアンプ回路504が設けられて
いる。制御ゲート制御回路502はメモリセルアレイ501の
制御ゲート線（ワード線）にデータの書き込み、消去、
読み出し及びベリファイの各動作に対応して所定の制御
信号を出力する。
対して、データの書き込みと読み出しを行なうためにデ
ータラッチ回路505とセンスアンプ回路504が設けられて
いる。制御ゲート制御回路502はメモリセルアレイ501の
制御ゲート線（ワード線）にデータの書き込み、消去、
読み出し及びベリファイの各動作に対応して所定の制御
信号を出力する。
【００１４】センスアンプ回路504とデータラッチ回路5
05とは、書き込みベリファイ動作時において、列アドレ
ス発生回路503から出力される列アドレスに従ってセン
ス動作と再書き込みすべきデータのラッチとをそれぞれ
行なう。
05とは、書き込みベリファイ動作時において、列アドレ
ス発生回路503から出力される列アドレスに従ってセン
ス動作と再書き込みすべきデータのラッチとをそれぞれ
行なう。
【００１５】データ比較回路506は、書き込みベリファ
イ動作時において、データラッチ回路505にラッチされ
た書き込みデータと、センスアンプ回路504により読み
出されたデータの一致を列アドレスごとに比較検出しそ
の結果をラッチする機能を有する。
イ動作時において、データラッチ回路505にラッチされ
た書き込みデータと、センスアンプ回路504により読み
出されたデータの一致を列アドレスごとに比較検出しそ
の結果をラッチする機能を有する。
【００１６】データ比較回路506の出力は、ベリファイ
終了検知回路507に供給される。
終了検知回路507に供給される。
【００１７】データラッチ回路505にラッチされた書き
込むべきデータに従って書き込み操作が行われた後に、
制御ゲート制御回路502により書き込みベリファイ動作
を行い、書き込みデータが全て所望のしきい値分布内に
入っている場合には、ベリファイ終了検知回路507によ
りデータ書き込み終了の信号が得られる。
込むべきデータに従って書き込み操作が行われた後に、
制御ゲート制御回路502により書き込みベリファイ動作
を行い、書き込みデータが全て所望のしきい値分布内に
入っている場合には、ベリファイ終了検知回路507によ
りデータ書き込み終了の信号が得られる。
【００１８】データ書き込み終了の信号が出力されない
場合には、再度データ書き込み動作を行ない、ベリファ
イ動作を繰り返すことになる。再書き込みの際のデータ
は排他的ＮＯＲ（Exclusive NOR）の論理を持つ再書き
込みデータ作成回路508にて行なわれる。
場合には、再度データ書き込み動作を行ない、ベリファ
イ動作を繰り返すことになる。再書き込みの際のデータ
は排他的ＮＯＲ（Exclusive NOR）の論理を持つ再書き
込みデータ作成回路508にて行なわれる。
【００１９】その後、データラッチ回路505を介してこ
の再書き込みデータの再書き込みを行なう。
の再書き込みデータの再書き込みを行なう。
【００２０】最終的には、データ比較回路506におい
て、ベリファイ終了検知回路507にデータ照合の結果が
一致しているという信号が送られたときに書き込み終了
となる。
て、ベリファイ終了検知回路507にデータ照合の結果が
一致しているという信号が送られたときに書き込み終了
となる。
【００２１】
【発明が解決しようとする課題】以上のように従来のＮ
ＡＮＤセル型ＥＥＰＲＯＭではデータの書き込みの際、
書き込み状態のメモリセルのしきい値の分布を許容しき
い値範囲に収めるためにベリファイ制御回路が必要とさ
れている。
ＡＮＤセル型ＥＥＰＲＯＭではデータの書き込みの際、
書き込み状態のメモリセルのしきい値の分布を許容しき
い値範囲に収めるためにベリファイ制御回路が必要とさ
れている。
【００２２】このため、ビット線に接続されたセンスア
ンプ回路の他に、データ比較回路内でデータを比較した
後にそのデータをラッチする機能と、再書き込み用のデ
ータを作成するための再書き込みデータ作成回路が設け
られており、これがチップ面積を増大させると共に、回
路のレイアウトを複雑化させている。
ンプ回路の他に、データ比較回路内でデータを比較した
後にそのデータをラッチする機能と、再書き込み用のデ
ータを作成するための再書き込みデータ作成回路が設け
られており、これがチップ面積を増大させると共に、回
路のレイアウトを複雑化させている。
【００２３】また、従来のベリファイ制御回路において
は、書き込み後に一度読み出しを行ない、その結果をデ
ータ比較回路に送って書き込みデータとの照合を行な
い、さらに、両者が一致していない場合には、毎回書き
込みデータを作り直し、そのデータを用いて再書き込み
を行なうことが必要とされている。このため、書き込み
後のベリファイのアルゴリズムが複雑となり、さらに書
き込み全体に時間がかかるいう問題がある。
は、書き込み後に一度読み出しを行ない、その結果をデ
ータ比較回路に送って書き込みデータとの照合を行な
い、さらに、両者が一致していない場合には、毎回書き
込みデータを作り直し、そのデータを用いて再書き込み
を行なうことが必要とされている。このため、書き込み
後のベリファイのアルゴリズムが複雑となり、さらに書
き込み全体に時間がかかるいう問題がある。
【００２４】本発明は上記問題点に鑑みてなされたもの
であって、再書き込み用のデータ作成回路を不要とする
と共に書き込み全体の時間を短縮して、メモリセルのし
きい値の分布幅を小さくする半導体不揮発性装置を提供
することを目的とする。
であって、再書き込み用のデータ作成回路を不要とする
と共に書き込み全体の時間を短縮して、メモリセルのし
きい値の分布幅を小さくする半導体不揮発性装置を提供
することを目的とする。
【００２５】
【課題を解決するための手段】前記目的を達成するため
本発明は、半導体基板上に電荷蓄積層と制御ゲートが積
層形成され、電荷蓄積層内の電荷の増減により電気的書
き換えを可能としたメモリセルが複数個マトリックス配
列に接続されて構成されたメモリセルアレイを有する半
導体不揮発性記憶装置において、前記メモリセルの全て
のビット線に同一のベリファイ電位を印加し、選択され
た制御ゲートに所定のベリファイ電位を印加することに
より、ベリファイ毎に再書き込み用のデータを論理回路
により作り出すこと無しに、書き込み不十分のメモリセ
ルに対して再書き込みを行なう手段を備えたことを特徴
とする半導体不揮発性記憶装置を提供する。
本発明は、半導体基板上に電荷蓄積層と制御ゲートが積
層形成され、電荷蓄積層内の電荷の増減により電気的書
き換えを可能としたメモリセルが複数個マトリックス配
列に接続されて構成されたメモリセルアレイを有する半
導体不揮発性記憶装置において、前記メモリセルの全て
のビット線に同一のベリファイ電位を印加し、選択され
た制御ゲートに所定のベリファイ電位を印加することに
より、ベリファイ毎に再書き込み用のデータを論理回路
により作り出すこと無しに、書き込み不十分のメモリセ
ルに対して再書き込みを行なう手段を備えたことを特徴
とする半導体不揮発性記憶装置を提供する。
【００２６】また、本発明は、半導体基板上に電荷蓄積
層と制御ゲートが積層形成され、電荷蓄積層内の電荷の
増減により電気的書き換えを可能としたメモリセルが複
数個ずつ直列に接続されてＮＡＮＤセルを構成しマトリ
ックス状に配列されたメモリセルアレイを有する半導体
不揮発性記憶装置において、書き込みベリファイ時に、
選択されたワード線を接地電位として全てのビット線に
同一のベリファイ電位を印加すると共にソース線側の選
択ゲートをオン状態とし、次に、前記ソース線側の選択
ゲートをオフ状態として、書き込みを行なわないメモリ
セルのビット線にのみ前記ベリファイ電位を印加すると
共に前記選択されたワード線を所定の高電位として、書
き込み不十分のメモリセルに再書き込みを行なう手段を
備えたことを特徴とする半導体不揮発性記憶装置を提供
する。さらに、本発明は、好ましい態様として請求項３
〜５に記載された構成を有する。
層と制御ゲートが積層形成され、電荷蓄積層内の電荷の
増減により電気的書き換えを可能としたメモリセルが複
数個ずつ直列に接続されてＮＡＮＤセルを構成しマトリ
ックス状に配列されたメモリセルアレイを有する半導体
不揮発性記憶装置において、書き込みベリファイ時に、
選択されたワード線を接地電位として全てのビット線に
同一のベリファイ電位を印加すると共にソース線側の選
択ゲートをオン状態とし、次に、前記ソース線側の選択
ゲートをオフ状態として、書き込みを行なわないメモリ
セルのビット線にのみ前記ベリファイ電位を印加すると
共に前記選択されたワード線を所定の高電位として、書
き込み不十分のメモリセルに再書き込みを行なう手段を
備えたことを特徴とする半導体不揮発性記憶装置を提供
する。さらに、本発明は、好ましい態様として請求項３
〜５に記載された構成を有する。
【００２７】
【作用】本発明によれば、データ比較回路内のデータの
比較後にそのデータをラッチする機能と再書き込み用の
データ作成回路が不要とされ、また書き込み後のベリフ
ァイのアルゴリズムを複雑化することなく、書き込み全
体の時間を短縮して、メモリセルのしきい値の分布を小
さくすることを可能とする。
比較後にそのデータをラッチする機能と再書き込み用の
データ作成回路が不要とされ、また書き込み後のベリフ
ァイのアルゴリズムを複雑化することなく、書き込み全
体の時間を短縮して、メモリセルのしきい値の分布を小
さくすることを可能とする。
【００２８】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。
明する。
【００２９】図１は、本実施例における、メモリセルア
レイの一つのＮＡＮＤ型セル部の断面図である。図２は
ＮＡＮＤセルがマトリックス配列されたメモリセルアレ
イの等価回路を示している。図４は本実施例における書
き込み時のアルゴリズムを説明するための流れ図であ
る。
レイの一つのＮＡＮＤ型セル部の断面図である。図２は
ＮＡＮＤセルがマトリックス配列されたメモリセルアレ
イの等価回路を示している。図４は本実施例における書
き込み時のアルゴリズムを説明するための流れ図であ
る。
【００３０】図１を参照して、配線層３は図２のビット
線に対応し、層間膜４に設けられたコンタクトホール10
を介して配線層３とドレインが接続したトランジスタは
ＮＡＮＤ型セルのドレイン側の選択ゲートを構成し、半
導体基板１上にゲート酸化膜を介して設けられたゲート
電極９は図２の選択ゲート信号Ｄ１に接続されている。
そして、隣接するセルのソース領域２と拡散層を共用し
てドレイン領域２とすると共に、半導体基板１上にトン
ネルゲート絶縁膜８を介してフローティングゲート５が
配置されゲート絶縁膜７を介してコントロールゲート６
が順次積層されたスタックゲート構造を有するメモリセ
ルが複数個、ドレイン側の選択ゲートを介してビット線
に直列に接続されている。なお、直列に接続されたメモ
リセルは端部においてソース側の選択ゲートを介してソ
ース線に接続されている。
線に対応し、層間膜４に設けられたコンタクトホール10
を介して配線層３とドレインが接続したトランジスタは
ＮＡＮＤ型セルのドレイン側の選択ゲートを構成し、半
導体基板１上にゲート酸化膜を介して設けられたゲート
電極９は図２の選択ゲート信号Ｄ１に接続されている。
そして、隣接するセルのソース領域２と拡散層を共用し
てドレイン領域２とすると共に、半導体基板１上にトン
ネルゲート絶縁膜８を介してフローティングゲート５が
配置されゲート絶縁膜７を介してコントロールゲート６
が順次積層されたスタックゲート構造を有するメモリセ
ルが複数個、ドレイン側の選択ゲートを介してビット線
に直列に接続されている。なお、直列に接続されたメモ
リセルは端部においてソース側の選択ゲートを介してソ
ース線に接続されている。
【００３１】以下では、図２の等価回路図と書き込み時
の各モードにおけるワード線及びビット線等の電位を示
した表１とを参照して、本実施例における書き込み時の
動作を説明する。
の各モードにおけるワード線及びビット線等の電位を示
した表１とを参照して、本実施例における書き込み時の
動作を説明する。
【００３２】図２を参照して、メモリセルＣ１、Ｃ２、
Ｃ３、Ｃ４の内、Ｃ１、Ｃ２、Ｃ３のセルにデータの書
き込み（しきい値ＶTHが正の値）を行なうものとし、メ
モリセルＣ４にはデータの書き込みを行なわない（しき
い値ＶTHが負の値である消去状態に保持する）ものとす
る。
Ｃ３、Ｃ４の内、Ｃ１、Ｃ２、Ｃ３のセルにデータの書
き込み（しきい値ＶTHが正の値）を行なうものとし、メ
モリセルＣ４にはデータの書き込みを行なわない（しき
い値ＶTHが負の値である消去状態に保持する）ものとす
る。
【００３３】このときワード線Ｗ８が選択された制御ゲ
ートとされる。
ートとされる。
【００３４】最初の書き込み時には、表１の「書き込
み」の欄の電圧を各配線に与える。すなわち、表１の
「書き込み」の欄を参照して、書き込み（“０”データ
の書き込み）を行なうメモリセルＣ１、Ｃ２、Ｃ３に接
続されるビット線Ｂ１、Ｂ２、Ｂ３に印加する電位を０
Ｖとし、書き込みを行なわないメモリセルＣ４に接続さ
れるビット線Ｂ４を中間電位（７Ｖ）とし、選択された
ワード線Ｗ８に高電位（２０Ｖ）を印加して、書き込み
を行う。その際、ソース側の選択ゲート線Ｓ１は０Ｖと
し、選択されたワード線Ｗ８よりビット線側にあるワー
ド線Ｗ１〜Ｗ７には１０Ｖが印加され、ドレイン側の選
択ゲート線Ｄ１にも１０Ｖを印加してこの選択ゲートを
導通状態としている。
み」の欄の電圧を各配線に与える。すなわち、表１の
「書き込み」の欄を参照して、書き込み（“０”データ
の書き込み）を行なうメモリセルＣ１、Ｃ２、Ｃ３に接
続されるビット線Ｂ１、Ｂ２、Ｂ３に印加する電位を０
Ｖとし、書き込みを行なわないメモリセルＣ４に接続さ
れるビット線Ｂ４を中間電位（７Ｖ）とし、選択された
ワード線Ｗ８に高電位（２０Ｖ）を印加して、書き込み
を行う。その際、ソース側の選択ゲート線Ｓ１は０Ｖと
し、選択されたワード線Ｗ８よりビット線側にあるワー
ド線Ｗ１〜Ｗ７には１０Ｖが印加され、ドレイン側の選
択ゲート線Ｄ１にも１０Ｖを印加してこの選択ゲートを
導通状態としている。
【００３５】次にベリファイモードに入る。ここでは、
メモリセルＣ１、Ｃ２のしきい値は正の値とされるが、
メモリセルＣ３の書き込みが不十分であり、そのしきい
値ＶTHが正の値まで高くなっていないものとする（すな
わち“０”データの書き込みが不十分である）。
メモリセルＣ１、Ｃ２のしきい値は正の値とされるが、
メモリセルＣ３の書き込みが不十分であり、そのしきい
値ＶTHが正の値まで高くなっていないものとする（すな
わち“０”データの書き込みが不十分である）。
【００３６】ベリファイモードにおいて、メモリセルか
らデータの読み出しを行ない、読み出したデータを書き
込み時のデータ（図３のデータラッチ回路305にラッチ
されている）と比較し、一致していれば書き込み終了と
なる。
らデータの読み出しを行ない、読み出したデータを書き
込み時のデータ（図３のデータラッチ回路305にラッチ
されている）と比較し、一致していれば書き込み終了と
なる。
【００３７】この場合、メモリセルＣ３が書き込み不十
分であるため、再度書き込みを行なわなければならな
い。
分であるため、再度書き込みを行なわなければならな
い。
【００３８】再書き込みには、まず、表１の「プリチャ
ージ」の欄に示される電圧を各配線に与える。すなわ
ち、全てのビット線Ｂ１〜Ｂ４を中間電位である７Ｖに
てプリチャージする。また、ソース側の選択ゲート線Ｓ
１には高レベル（１０Ｖ）が印加される。
ージ」の欄に示される電圧を各配線に与える。すなわ
ち、全てのビット線Ｂ１〜Ｂ４を中間電位である７Ｖに
てプリチャージする。また、ソース側の選択ゲート線Ｓ
１には高レベル（１０Ｖ）が印加される。
【００３９】この時、ワード線Ｗ８は０Ｖとされ、書き
込みが行われたメモリセルＣ１、Ｃ２のしきい値は正の
値であるため、メモリセルＣ１、Ｃ２は転送ゲートとし
てはオンしていず、このため、ビット線Ｂ１、Ｂ２は中
間電位である７Ｖの電位に保たれる。
込みが行われたメモリセルＣ１、Ｃ２のしきい値は正の
値であるため、メモリセルＣ１、Ｃ２は転送ゲートとし
てはオンしていず、このため、ビット線Ｂ１、Ｂ２は中
間電位である７Ｖの電位に保たれる。
【００４０】一方、書き込みが不十分のメモリセルＣ３
と、書き込みが行われないメモリセルＣ４は、いずれも
しきい値ＶTHが負の値であるため、転送ゲートとしてオ
ン状態にあり、ビット線Ｂ３、Ｂ４はソース側の選択ゲ
ートを介してソース線（接地電位）に接続される。この
ため、ビット線Ｂ３、Ｂ４の電位はほぼ０Ｖとなる。
と、書き込みが行われないメモリセルＣ４は、いずれも
しきい値ＶTHが負の値であるため、転送ゲートとしてオ
ン状態にあり、ビット線Ｂ３、Ｂ４はソース側の選択ゲ
ートを介してソース線（接地電位）に接続される。この
ため、ビット線Ｂ３、Ｂ４の電位はほぼ０Ｖとなる。
【００４１】次に、書き込みを行なわないメモリセルＣ
４に接続されているビット線Ｂ４にのみ書き込みデータ
（この場合中間電位である７Ｖ）を送り、データ書き込
み対象のメモリセルが接続されているビット線Ｂ１、Ｂ
２、Ｂ３にはデータを与えずに、データラッチ回路305
とメモリセルアレイ301とを接続するゲートをオフさせ
ておく。
４に接続されているビット線Ｂ４にのみ書き込みデータ
（この場合中間電位である７Ｖ）を送り、データ書き込
み対象のメモリセルが接続されているビット線Ｂ１、Ｂ
２、Ｂ３にはデータを与えずに、データラッチ回路305
とメモリセルアレイ301とを接続するゲートをオフさせ
ておく。
【００４２】このときの各配線に与える電位を表１の
「再書き込み」の欄に示す。
「再書き込み」の欄に示す。
【００４３】表１の「再書き込み」の欄を参照して、ビ
ット線Ｂ１、Ｂ２の７Ｖは外部から与えられたものでは
なく、前のプリチャージの時に残された電位である。そ
して、上記の通り、ビット線Ｂ４の電位７Ｖのみが外部
から印加されている。
ット線Ｂ１、Ｂ２の７Ｖは外部から与えられたものでは
なく、前のプリチャージの時に残された電位である。そ
して、上記の通り、ビット線Ｂ４の電位７Ｖのみが外部
から印加されている。
【００４４】ビット線がこの状態で、ワード線Ｗ８が高
電位（２０Ｖ）に上がると、書き込みが不十分なメモリ
セル（Ｃ３）のみが書き込みモードになり、０Ｖが印加
されたビット線Ｂ３からメモリセルＣ３への書き込み
（“０”データの書き込み）が行なわれる。
電位（２０Ｖ）に上がると、書き込みが不十分なメモリ
セル（Ｃ３）のみが書き込みモードになり、０Ｖが印加
されたビット線Ｂ３からメモリセルＣ３への書き込み
（“０”データの書き込み）が行なわれる。
【００４５】図３に、本実施例に係るＮＡＮＤセル型Ｅ
ＥＰＲＯＭの構成を示す。
ＥＰＲＯＭの構成を示す。
【００４６】図３を参照して、本実施例は、メモリセル
アレイ301に対して、データの書き込みと読み出しを行
なうためにデータラッチ回路305とセンスアンプ回路304
が設けられている。制御ゲート制御回路302はメモリセ
ルアレイ301の制御ゲート線（ワード線）にデータ書き
込み、消去、読み出し及びベリファイの各動作に対応し
て所定の制御信号を出力する。
アレイ301に対して、データの書き込みと読み出しを行
なうためにデータラッチ回路305とセンスアンプ回路304
が設けられている。制御ゲート制御回路302はメモリセ
ルアレイ301の制御ゲート線（ワード線）にデータ書き
込み、消去、読み出し及びベリファイの各動作に対応し
て所定の制御信号を出力する。
【００４７】センスアンプ回路304とデータラッチ回路3
05とは、書き込みベリファイ動作時には列アドレス発生
回路303から出力される列アドレスに従ってセンス動作
と書き込みデータのラッチをそれぞれ行なう。
05とは、書き込みベリファイ動作時には列アドレス発生
回路303から出力される列アドレスに従ってセンス動作
と書き込みデータのラッチをそれぞれ行なう。
【００４８】データ比較回路306は、ベリファイ動作時
にデータラッチ回路305にラッチされた書き込みデータ
と、センスアンプ回路304により読み出されたデータの
一致を列アドレスごとに比較検出しその結果をラッチす
る機能を有する。データ比較回路306の出力はベリファ
イ終了検知回路307に導かれる。
にデータラッチ回路305にラッチされた書き込みデータ
と、センスアンプ回路304により読み出されたデータの
一致を列アドレスごとに比較検出しその結果をラッチす
る機能を有する。データ比較回路306の出力はベリファ
イ終了検知回路307に導かれる。
【００４９】図３及び図４を参照して本実施例における
書き込み後のベリファイ・アルゴリズムを説明する。
書き込み後のベリファイ・アルゴリズムを説明する。
【００５０】データラッチ回路305にラッチされた書き
込みデータに従って書き込み操作が行われた後（ステッ
プ402）に、書き込みベリファイ動作を行ない、メモリ
セルアレイ301からデータを読み出す（ステップ403）。
書き込みデータが全て所望のしきい値分布内に入ってい
る場合には、ベリファイ終了検知回路307によりデータ
書き込み終了の信号が得られる（ステップ405）。
込みデータに従って書き込み操作が行われた後（ステッ
プ402）に、書き込みベリファイ動作を行ない、メモリ
セルアレイ301からデータを読み出す（ステップ403）。
書き込みデータが全て所望のしきい値分布内に入ってい
る場合には、ベリファイ終了検知回路307によりデータ
書き込み終了の信号が得られる（ステップ405）。
【００５１】データ書き込み終了の信号が出力されない
場合には、再度データ書き込み動作を行ない、ベリファ
イ動作を繰り返すことになる。
場合には、再度データ書き込み動作を行ない、ベリファ
イ動作を繰り返すことになる。
【００５２】再書き込みの際には、まず全てのビット線
を所定のベリファイ電位（例えば中間電位である７Ｖ）
にてプリチャージを行ない（ステップ406）、その後、
データラッチ回路305の書き込みデータをメモリセルア
レイ301に転送する（ステップ407）。その際、前述した
通り、データ書き込みを行なわないメモリセルに接続さ
れたビット線にのみデータラッチ回路305から書き込み
データが送出されることになる。
を所定のベリファイ電位（例えば中間電位である７Ｖ）
にてプリチャージを行ない（ステップ406）、その後、
データラッチ回路305の書き込みデータをメモリセルア
レイ301に転送する（ステップ407）。その際、前述した
通り、データ書き込みを行なわないメモリセルに接続さ
れたビット線にのみデータラッチ回路305から書き込み
データが送出されることになる。
【００５３】最終的にはデータ比較回路306においてベ
リファイ終了検知回路307にデータ照合の結果が一致し
ているという信号が送られたときに書き込み終了となる
（ステップ405）。
リファイ終了検知回路307にデータ照合の結果が一致し
ているという信号が送られたときに書き込み終了となる
（ステップ405）。
【００５４】以上、本発明を上記実施例に即して説明し
たが、本発明は、上記態様にのみ限定されず、本発明の
原理に準ずる各種態様を含むことは勿論である。
たが、本発明は、上記態様にのみ限定されず、本発明の
原理に準ずる各種態様を含むことは勿論である。
【００５５】
【表１】
【００５６】
【発明の効果】以上説明したように、本発明によれば、
データ比較回路内のデータの比較後にそのデータをラッ
チする機能と再書き込み用のデータ作成回路を設けるこ
となく、また書き込み後のベリファイのアルゴリズムを
複雑にすることなく書き込み全体の時間を短縮しなが
ら、メモリセルのしきい値の分布を小さくしてＮＡＮＤ
セル型のＥＥＰＲＯＭを提供することができる。
データ比較回路内のデータの比較後にそのデータをラッ
チする機能と再書き込み用のデータ作成回路を設けるこ
となく、また書き込み後のベリファイのアルゴリズムを
複雑にすることなく書き込み全体の時間を短縮しなが
ら、メモリセルのしきい値の分布を小さくしてＮＡＮＤ
セル型のＥＥＰＲＯＭを提供することができる。
【００５７】本発明によれば、従来必要とされたデータ
作成回路が不要とされることから、回路規模の削減、及
びチップ面積の縮小化を達成する。さらに、本発明によ
れば、ビット毎のベリファイを高速に行なうことが可能
とされ、書き込み後のしきい値ＶTHの分布をそろえるこ
とができるため、電源電圧の低電圧化（例えば３．３Ｖ
系）が可能とされるという利点を有する。
作成回路が不要とされることから、回路規模の削減、及
びチップ面積の縮小化を達成する。さらに、本発明によ
れば、ビット毎のベリファイを高速に行なうことが可能
とされ、書き込み後のしきい値ＶTHの分布をそろえるこ
とができるため、電源電圧の低電圧化（例えば３．３Ｖ
系）が可能とされるという利点を有する。
【図１】本発明の一実施例の断面を示す図である。
【図２】本発明の一実施例のメモリセルアレイの等価回
路を示す図である。
路を示す図である。
【図３】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図４】本発明の一実施例の書き込みベリファイのアル
ゴリズムを示す流れ図である。
ゴリズムを示す流れ図である。
【図５】従来例の構成を示す図である。
１ 半導体基板（Ｐ型シリコン基板） ２ 共用されたドレイン及びソース ３ 配線層 ４ 層間膜 ５ フローティングゲート（浮遊ゲート） ６ コントロールゲート（制御ゲート） ７ ＳｉＯ2ゲート絶縁膜 ８ トンネルゲート絶縁膜 ９ ゲート電極 １０ コンタクトホール １３ 周辺ゲート １４ 周辺ＳｉＯ2ゲート絶縁膜 301 メモリセルアレイ 302 制御ゲート制御回路 303 列アドレス発生回路 304 センスアンプ回路 305 データラッチ回路 306 データ比較回路 307 ベリファイ終了検知回路
Claims (5)
- 【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層内の電荷の増減により電気的
書き換えを可能としたメモリセルが複数個マトリックス
配列に接続されて構成されたメモリセルアレイを有する
半導体不揮発性記憶装置において、 前記メモリセルの全てのビット線に同一のベリファイ電
位を印加し、 選択された制御ゲートに所定のベリファイ電位を印加す
ることにより、ベリファイ毎に再書き込み用のデータを
論理回路により作り出すこと無しに、書き込み不十分の
メモリセルに対して再書き込みを行なう手段、 を備えたことを特徴とする半導体不揮発性記憶装置。 - 【請求項２】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層内の電荷の増減により電気的
書き換えを可能としたメモリセルが複数個ずつ直列に接
続されてＮＡＮＤセルを構成しマトリックス状に配列さ
れたメモリセルアレイを有する半導体不揮発性記憶装置
において、 書き込みベリファイ時に、選択されたワード線を接地電
位として全てのビット線に同一のベリファイ電位を印加
すると共にソース線側の選択ゲートをオン状態とし、 次に、前記ソース線側の選択ゲートをオフ状態として、
書き込みを行なわないメモリセルのビット線にのみ前記
ベリファイ電位を印加すると共に前記選択されたワード
線を所定の高電位として、書き込み不十分のメモリセル
に再書き込みを行なう手段を備えたことを特徴とする半
導体不揮発性記憶装置。 - 【請求項３】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板間の電荷の授受により
電気的書き換えを可能としたメモリセルが複数個マトリ
ックス配列に接続されて構成されたメモリセルアレイを
有し、 前記メモリセルの全てのビット線に同一のベリファイ電
位を印加すると共に、選択された制御ゲートに所定のベ
リファイ電位を印加し、ベリファイ毎に、再書き込み用
のデータを論理回路により作り出すこと無しに、書き込
み不十分のメモリセルに対して再書き込みを行なう手段
を備えたことを特徴とする半導体不揮発性記憶装置。 - 【請求項４】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板間の電荷の授受により
電気的書き換えを可能としたメモリセルが複数個ずつ直
列接続されてＮＡＮＤセルを構成してマトリックス配列
されたメモリセルアレイを有し、 前記メモリセルの全てのビット線に同一のベリファイ電
位を印加すると共に、選択された制御ゲートに所定のベ
リファイ電位を印加し、ベリファイ毎に、再書き込み用
のデータを論理回路により作り出すこと無しに、書き込
み不十分のメモリセルに対して再書き込みを行なう手段
を備えたことを特徴とする半導体不揮発性記憶装置。 - 【請求項５】半導体基板上に電荷蓄積層と制御ゲートが
積層形成され、電荷蓄積層と基板間の電荷の授受により
電気的書き込みをし、電荷蓄積層と消去ゲート間の電荷
の授受により電気的消去を可能としたメモリセルが複数
個マトリックス配列に接続されて構成されたメモリセル
アレイを有し、 前記メモリセルの全てのビット線に同一のベリファイ電
位を印加すると共に、選択された制御ゲートに所定のベ
リファイ電位を印加し、ベリファイ毎に再書き込み用の
データを論理回路により作り出すこと無しに、書き込み
不十分のメモリセルに対して再書き込みを行なう手段を
備えたことを特徴とする半導体不揮発性記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2094795A JP2755197B2 (ja) | 1995-01-13 | 1995-01-13 | 半導体不揮発性記憶装置 |
| KR1019960000592A KR100222811B1 (ko) | 1995-01-13 | 1996-01-13 | 불휘발성 반도체 기억 장치 |
| US08/586,084 US5825690A (en) | 1995-01-13 | 1996-01-16 | Semiconductor non-volatile storage device having verification potential applying device for re-writing to insufficiently written memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2094795A JP2755197B2 (ja) | 1995-01-13 | 1995-01-13 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08195094A true JPH08195094A (ja) | 1996-07-30 |
| JP2755197B2 JP2755197B2 (ja) | 1998-05-20 |
Family
ID=12041399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2094795A Expired - Lifetime JP2755197B2 (ja) | 1995-01-13 | 1995-01-13 | 半導体不揮発性記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5825690A (ja) |
| JP (1) | JP2755197B2 (ja) |
| KR (1) | KR100222811B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320791B1 (en) | 1998-10-26 | 2001-11-20 | Nec Corporation | Writing apparatus for a non-volatile semiconductor memory device |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3448051B2 (ja) * | 1990-03-31 | 2003-09-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6320785B1 (en) * | 1996-07-10 | 2001-11-20 | Hitachi, Ltd. | Nonvolatile semiconductor memory device and data writing method therefor |
| JP3062730B2 (ja) * | 1996-07-10 | 2000-07-12 | 株式会社日立製作所 | 不揮発性半導体記憶装置および書込み方法 |
| JP3596989B2 (ja) * | 1996-10-03 | 2004-12-02 | 邦博 浅田 | 半導体記憶装置 |
| JP3940570B2 (ja) * | 2001-07-06 | 2007-07-04 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3448051B2 (ja) * | 1990-03-31 | 2003-09-16 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR960002004B1 (ko) * | 1991-02-19 | 1996-02-09 | 가부시키가이샤 도시바 | 기록검증 제어회로를 갖춘 전기적으로 소거 및 프로그램가능한 독출전용 기억장치 |
| KR960002006B1 (ko) * | 1991-03-12 | 1996-02-09 | 가부시끼가이샤 도시바 | 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치 |
| US5357462A (en) * | 1991-09-24 | 1994-10-18 | Kabushiki Kaisha Toshiba | Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller |
| KR950000273B1 (ko) * | 1992-02-21 | 1995-01-12 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치 및 그 최적화 기입방법 |
| JP3373632B2 (ja) * | 1993-03-31 | 2003-02-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
-
1995
- 1995-01-13 JP JP2094795A patent/JP2755197B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-13 KR KR1019960000592A patent/KR100222811B1/ko not_active IP Right Cessation
- 1996-01-16 US US08/586,084 patent/US5825690A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320791B1 (en) | 1998-10-26 | 2001-11-20 | Nec Corporation | Writing apparatus for a non-volatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960030426A (ko) | 1996-08-17 |
| US5825690A (en) | 1998-10-20 |
| JP2755197B2 (ja) | 1998-05-20 |
| KR100222811B1 (ko) | 1999-10-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980203 |