JPS5963093A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS5963093A JPS5963093A JP57172173A JP17217382A JPS5963093A JP S5963093 A JPS5963093 A JP S5963093A JP 57172173 A JP57172173 A JP 57172173A JP 17217382 A JP17217382 A JP 17217382A JP S5963093 A JPS5963093 A JP S5963093A
- Authority
- JP
- Japan
- Prior art keywords
- memory circuit
- output
- time
- latch
- address signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分野
本発明はメモリ回路に関し、特に多ビツト入出力構成を
とるメモリ回路の入力または出力端子数全減少さぜたメ
モリ回路に関する。
とるメモリ回路の入力または出力端子数全減少さぜたメ
モリ回路に関する。
（２）技術の背景
一般に、スタテイｌりＲＡＭやダイナミックＲＡＭ等の
半導体メモリ回路においてｒ、ｘ、ｘｃの・９ツケージ
サイズを小１くして高密度実装を可能にすることが要求
されている。
半導体メモリ回路においてｒ、ｘ、ｘｃの・９ツケージ
サイズを小１くして高密度実装を可能にすることが要求
されている。
（３） 従来技術と問題点
従来、４ビツトメモリ回路や８ビツトメモリ回路等の、
多ビツト入出力構成反をとるメモリ回路において番７ｔ
、入力端子数および出力端子数は、メモリ回路を構成す
るメモリ１Ｆ！１銘ブロツクの数と回数であった。これ
を第１図についで説明する。
多ビツト入出力構成反をとるメモリ回路において番７ｔ
、入力端子数および出力端子数は、メモリ回路を構成す
るメモリ１Ｆ！１銘ブロツクの数と回数であった。これ
を第１図についで説明する。
巣１図は従来の４ビツトメモリ回路の１例を示すブロッ
ク図である。第１図において、メモリ回路は４つのメモ
リ回路ブロックＢＬ、〜ＢＬ、カラなっておシ、メモリ
回路に入力されるアドレス信号ＡＤに従って、書込み時
はメモリ回路ブロックＢＬ、−ＢＩ４に入カブ゛−タＤ
ＩＮ□〜Ｄ１□、４がそれぞれ入力され、１溌み出し時
はそ、ｌ″Ｌそれのメモリ回路ブロックから出力データ
Ｄ。、〜Ｄ（１４が出方される。入力端子数および出力
端子数はそれぞれ４個である。
ク図である。第１図において、メモリ回路は４つのメモ
リ回路ブロックＢＬ、〜ＢＬ、カラなっておシ、メモリ
回路に入力されるアドレス信号ＡＤに従って、書込み時
はメモリ回路ブロックＢＬ、−ＢＩ４に入カブ゛−タＤ
ＩＮ□〜Ｄ１□、４がそれぞれ入力され、１溌み出し時
はそ、ｌ″Ｌそれのメモリ回路ブロックから出力データ
Ｄ。、〜Ｄ（１４が出方される。入力端子数および出力
端子数はそれぞれ４個である。
このように、従来は入力端子および出力端子がメモリ回
路ブロックに対応して設けられていたため、端子数が多
く、ＩＣパッケージの小型化、実装の高密度化の障害に
なっていた。
路ブロックに対応して設けられていたため、端子数が多
く、ＩＣパッケージの小型化、実装の高密度化の障害に
なっていた。
入力端子と出力端子ヲマとめて１，１０端子として処理
する場合もあるが、この場合でもビット数と同数のＩ１
０端子が必要であシ、やはシ端子数が多いという問題が
ある。
する場合もあるが、この場合でもビット数と同数のＩ１
０端子が必要であシ、やはシ端子数が多いという問題が
ある。
（４）発明の目的
本発明の目的は、前述の従来技術における問題にかんが
み、各メモリ回路ブロックからの読み出し情報をラッチ
し、これらのランチされた情報を時分割的に順次出力端
子に送シ出すという構想に基づき、メモリ回路の出力端
子数を減少させて、メモリ回路用ＩＣの・千ツケージの
小型化、高密度化を実現することにおる。
み、各メモリ回路ブロックからの読み出し情報をラッチ
し、これらのランチされた情報を時分割的に順次出力端
子に送シ出すという構想に基づき、メモリ回路の出力端
子数を減少させて、メモリ回路用ＩＣの・千ツケージの
小型化、高密度化を実現することにおる。
（５）発明の構成
上記の目的を達成するための本発明の要旨は、ｔ 共通
のアドレス情報が入力される複数のメモリ回路ブロック
を備え、複数ビット入出力構成をとるメモリ回路であっ
て、単一の入力端子を介して順次入力される書込情報を
各メモリ回路プロと ツクに側渦てるためのデマルチプレク錠１核デマル）−
フ０レクサの出力をそれぞれラッテするラッチ回路また
は、該メモリ回路ブロックからの読み出し情報をそれぞ
れラッチするラッチ［ｉ＋１路と、該ランチ回路により
ラッチされた情報をｊ唄次単−出力端子に出力するマル
チプレクサを具備することを特徴とするメモリ回路にあ
る。
のアドレス情報が入力される複数のメモリ回路ブロック
を備え、複数ビット入出力構成をとるメモリ回路であっ
て、単一の入力端子を介して順次入力される書込情報を
各メモリ回路プロと ツクに側渦てるためのデマルチプレク錠１核デマル）−
フ０レクサの出力をそれぞれラッテするラッチ回路また
は、該メモリ回路ブロックからの読み出し情報をそれぞ
れラッチするラッチ［ｉ＋１路と、該ランチ回路により
ラッチされた情報をｊ唄次単−出力端子に出力するマル
チプレクサを具備することを特徴とするメモリ回路にあ
る。
（６）発明の実施例
以下、本発明の実施例を第２図および第３図によってｈ
シｒ、明する。
シｒ、明する。
第２図は本発明の一実施例によるメモリ回ｈ：ｈ ’ｆ
ｃ示すブロック回路図である。第２図において、４ビツ
トメモリ回路は従来同様の４つのメモリ回路ブロックＢ
Ｌ、−＝−ＢＬ、に加えて、各メモリ回路ブロックに対
応した４つのラッチ回２Ｌ＋〜Ｌ４とマルチグレクザＭ
ＰＸ全備えている。
ｃ示すブロック回路図である。第２図において、４ビツ
トメモリ回路は従来同様の４つのメモリ回路ブロックＢ
Ｌ、−＝−ＢＬ、に加えて、各メモリ回路ブロックに対
応した４つのラッチ回２Ｌ＋〜Ｌ４とマルチグレクザＭ
ＰＸ全備えている。
第３図ｔ＝、＊２図の１１路の動作波形図である。第３
図によって第２図の回路の動作を説明する。＋＋、４刻
１．からｔ４の間のアドレス信号のホールド時間ｔｃｙ
ｃ ０間に、メモリ回路ブロックＢＬ、からＢＬ、
に入力アドレス信号ＡＤが入力されると、時刻１．から
ｔ、の間のアクセス時間ｔｈａＯ間に各メモリ回路ブロ
ック毎にアドレス信号に対応するメモリセルがアクセス
されて、時刻ｔ、において各メモリ回路ブロックから、
アクセスされたメモリセルの内Ｓが出力データＤｉとし
て出力される。ただし、Ｄｉはり、、Ｄ、、Ｄ、、−ｉ
：たはＤ４である。出力データＤｉ は、次のアドレス
信号によるアクセス時間まで保持される。時刻ｔ２にお
いて出力データＤｉが出力されｆｃｆに、第１のクロッ
ク信号φ１がランチ回路り、からＬ４に印加され、それ
により９出力データＤ、からＤ４はそれぞれ、ラッチ回
路り、からり、にラッチされる。
図によって第２図の回路の動作を説明する。＋＋、４刻
１．からｔ４の間のアドレス信号のホールド時間ｔｃｙ
ｃ ０間に、メモリ回路ブロックＢＬ、からＢＬ、
に入力アドレス信号ＡＤが入力されると、時刻１．から
ｔ、の間のアクセス時間ｔｈａＯ間に各メモリ回路ブロ
ック毎にアドレス信号に対応するメモリセルがアクセス
されて、時刻ｔ、において各メモリ回路ブロックから、
アクセスされたメモリセルの内Ｓが出力データＤｉとし
て出力される。ただし、Ｄｉはり、、Ｄ、、Ｄ、、−ｉ
：たはＤ４である。出力データＤｉ は、次のアドレス
信号によるアクセス時間まで保持される。時刻ｔ２にお
いて出力データＤｉが出力されｆｃｆに、第１のクロッ
ク信号φ１がランチ回路り、からＬ４に印加され、それ
により９出力データＤ、からＤ４はそれぞれ、ラッチ回
路り、からり、にラッチされる。
アドレス信号の変化時点ｔ１からクロック信号発生時１
．１での時間ｔｄは、アクセス時間ｔＡｅよりｌ）＜、
アドレス信号のホールド時間よシ短く設定されている。
．１での時間ｔｄは、アクセス時間ｔＡｅよりｌ）＜、
アドレス信号のホールド時間よシ短く設定されている。
従って、ラッチ回路り、からり、は出力テ゛−タＤ、か
ら１）、を、アドレス信号のホールド時間ｔ。ｙｃＯ間
ラッチする。マルチプレクサＭＰＸには、アドレス信号
のホールド時間ｔ。ｙｃＯ間に４個のクロックパルスＰ
＋ 、Ｐｔ 、Ｐｇ、およびＰ４を有する第２のク
ロック信号φ２が印加されており、クロックパルスＰ、
によってラッチ回路り、のラッチデータＬＤ、が出力端
子Ｉ）ｏＵ’ｒに出力され、クロックツ９ルスＰ、によ
ってラッチ回路Ｌ２のラッチデータＬＤ、が出力端子り
。ＵＴに出力され、以下順次ＬＤ３ 、ＬＤ、が出力端
子り。ＴＪＴに出力される。かくして４ビツトの出力デ
ータが単一の出力端子り。ＵＴから出力される。
ら１）、を、アドレス信号のホールド時間ｔ。ｙｃＯ間
ラッチする。マルチプレクサＭＰＸには、アドレス信号
のホールド時間ｔ。ｙｃＯ間に４個のクロックパルスＰ
＋ 、Ｐｔ 、Ｐｇ、およびＰ４を有する第２のク
ロック信号φ２が印加されており、クロックパルスＰ、
によってラッチ回路り、のラッチデータＬＤ、が出力端
子Ｉ）ｏＵ’ｒに出力され、クロックツ９ルスＰ、によ
ってラッチ回路Ｌ２のラッチデータＬＤ、が出力端子り
。ＵＴに出力され、以下順次ＬＤ３ 、ＬＤ、が出力端
子り。ＴＪＴに出力される。かくして４ビツトの出力デ
ータが単一の出力端子り。ＵＴから出力される。
クロック信号φ１およびφ、は端子を通じてメモリ回路
の外部から与えてもよいし、アドレス（８号の変化を検
出して得られるパルスに基づいて作成してもよい。アド
レス信号の変化を検出してパルスを得るための回路は、
本出願人によ６特篇：昭第５″′ｌ−ｒ：）００１８号
に開示されている、以上の実施例の説明り：、メモリ回
路からのデータの出力に関して述べたが、Ｄｏ ＯＴを
入力端子とし、マルチプレクサへ’ＩＰＸをデマルチプ
レクサとして、用いれは早−の入力端子で４ビツトのデ
ータを入力することも可能であることは明らかである。
の外部から与えてもよいし、アドレス（８号の変化を検
出して得られるパルスに基づいて作成してもよい。アド
レス信号の変化を検出してパルスを得るための回路は、
本出願人によ６特篇：昭第５″′ｌ−ｒ：）００１８号
に開示されている、以上の実施例の説明り：、メモリ回
路からのデータの出力に関して述べたが、Ｄｏ ＯＴを
入力端子とし、マルチプレクサへ’ＩＰＸをデマルチプ
レクサとして、用いれは早−の入力端子で４ビツトのデ
ータを入力することも可能であることは明らかである。
単一の入力端子ＤＩＮから４ビツトのデータを入力可能
にした本発明の第２の実施例によるメモリ回路を第４図
に示す。
にした本発明の第２の実施例によるメモリ回路を第４図
に示す。
第４図において、デマルチプレクサＤＭＰＸに順次入力
されるデータはクロック信号φ２に応じて４ビツト匹分
割され、クロック信号φ１に応じてラッチ回路にラッチ
される。ラッチされたデータはメモリ回路ブロックに入
力され、アドレス信号ＡＤに応じてそれぞれのメモリ回
路ブロックから出力される。
されるデータはクロック信号φ２に応じて４ビツト匹分
割され、クロック信号φ１に応じてラッチ回路にラッチ
される。ラッチされたデータはメモリ回路ブロックに入
力され、アドレス信号ＡＤに応じてそれぞれのメモリ回
路ブロックから出力される。
本発明は４ビツト入出力構成のメモリ回路に１奴定され
ないことは勿論であυ、任意のビット数の入出力端子数
もつメモリ回路に適用司能である。
ないことは勿論であυ、任意のビット数の入出力端子数
もつメモリ回路に適用司能である。
址だ、入出力ビット数が多い」烏合、単一の入力端子逢
たは出力端子におけるビットのデータのホール１゛時間
を確保するためにメモリ回路全分割して、各メモリ回路
を少数の入出力ビット構成にした上で、それぞれのメモ
リ回路に本発明を適用してもよい。
たは出力端子におけるビットのデータのホール１゛時間
を確保するためにメモリ回路全分割して、各メモリ回路
を少数の入出力ビット構成にした上で、それぞれのメモ
リ回路に本発明を適用してもよい。
（力 発明の詳細
な説明したように、本発明により、各ビットブロック回
路からのイんみ出し悄−１＋ｌｌｆを時分割的に多重化
して単一の出力端子から出力することにより、また、多
重化されている入カブ゛−夕を単一の入力端子を介して
各ビットブロック回路に入力することにより、メモリ回
路の入出力端子数は大幅に城少し、ひいてｔまメモリ回
路用パッケージの小型比、高密度化が達成される。
路からのイんみ出し悄−１＋ｌｌｆを時分割的に多重化
して単一の出力端子から出力することにより、また、多
重化されている入カブ゛−夕を単一の入力端子を介して
各ビットブロック回路に入力することにより、メモリ回
路の入出力端子数は大幅に城少し、ひいてｔまメモリ回
路用パッケージの小型比、高密度化が達成される。
第１図は従来の４ビツトメモリ回路の１例を示すブロッ
ク図、第２図は本発ψ」の一実施例によるメモリ回路を
示すブロック図、第３図は第２図の回路の動作説明図、
第４図は本発明の他の実施例によるメモリ回路を示すブ
ロック図である。 ＢＬ１〜ＢＬ４・・・ビットブロック回路、 Ｌ、 −
Ｌ４−・・ラッチ回路、ＭＰＸ・・・マルチプレクサ、
ＡＤ・・・入力アドレス信号、φ、・・・第１のクロッ
ク信号、φ２・・・第２のクロック信号。 特許用ｖ５人 富士通株式会社 特Ｖｆ出願代理人 弁理士 青 木 朗 ブＰ理士 西舘和之 弁３川士 内 １）辛 め 弁理士 山 口 昭 之 真 １ ｎ ＡＤ セ糧′・ ２ ・：二・ ヤ；３Ｎ１ ｈ ｊ２ ｊ３ ｊ４と１１４１ｆ
ｆｉ
ク図、第２図は本発ψ」の一実施例によるメモリ回路を
示すブロック図、第３図は第２図の回路の動作説明図、
第４図は本発明の他の実施例によるメモリ回路を示すブ
ロック図である。 ＢＬ１〜ＢＬ４・・・ビットブロック回路、 Ｌ、 −
Ｌ４−・・ラッチ回路、ＭＰＸ・・・マルチプレクサ、
ＡＤ・・・入力アドレス信号、φ、・・・第１のクロッ
ク信号、φ２・・・第２のクロック信号。 特許用ｖ５人 富士通株式会社 特Ｖｆ出願代理人 弁理士 青 木 朗 ブＰ理士 西舘和之 弁３川士 内 １）辛 め 弁理士 山 口 昭 之 真 １ ｎ ＡＤ セ糧′・ ２ ・：二・ ヤ；３Ｎ１ ｈ ｊ２ ｊ３ ｊ４と１１４１ｆ
ｆｉ
Claims (1)
- ■ 共通のアドレス情報が入力される複数のメモリ回路
ブロックを備え、複数ビット入出力構成をとるメモリ回
路であつφ鑵−の入力端子を介しチプレクサの出力をそ
れぞれラッチするラッチ回路または、該メモリ回路ブロ
ックからの読み出し情報をそれぞれラッチするラッチ回
路と、該ラッチ回路によりラッチされた情報を順次単一
出力端子に出力するマルチプレクサを具備することを特
徴とするメモリ回ｗｒ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172173A JPS5963093A (ja) | 1982-09-30 | 1982-09-30 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172173A JPS5963093A (ja) | 1982-09-30 | 1982-09-30 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963093A true JPS5963093A (ja) | 1984-04-10 |
Family
ID=15936918
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172173A Pending JPS5963093A (ja) | 1982-09-30 | 1982-09-30 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963093A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4802136A (en) * | 1984-08-07 | 1989-01-31 | Kabushiki Kaisha Toshiba | Data delay/memory circuit |
| JPS6472218A (en) * | 1986-09-02 | 1989-03-17 | Us Energy | Digital type programmable signal generator and signal generation therefor |
| JPH0224752A (ja) * | 1988-06-15 | 1990-01-26 | Internatl Business Mach Corp <Ibm> | スマート・メモリ・カード |
-
1982
- 1982-09-30 JP JP57172173A patent/JPS5963093A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4802136A (en) * | 1984-08-07 | 1989-01-31 | Kabushiki Kaisha Toshiba | Data delay/memory circuit |
| JPS6472218A (en) * | 1986-09-02 | 1989-03-17 | Us Energy | Digital type programmable signal generator and signal generation therefor |
| JPH0224752A (ja) * | 1988-06-15 | 1990-01-26 | Internatl Business Mach Corp <Ibm> | スマート・メモリ・カード |
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