JPH0224752A - スマート・メモリ・カード - Google Patents
スマート・メモリ・カードInfo
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- JPH0224752A JPH0224752A JP1123044A JP12304489A JPH0224752A JP H0224752 A JPH0224752 A JP H0224752A JP 1123044 A JP1123044 A JP 1123044A JP 12304489 A JP12304489 A JP 12304489A JP H0224752 A JPH0224752 A JP H0224752A
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- 230000015654 memory Effects 0.000 claims abstract description 182
- 238000012546 transfer Methods 0.000 claims abstract description 172
- 238000012937 correction Methods 0.000 claims abstract description 33
- 230000007246 mechanism Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 abstract description 31
- 230000008569 process Effects 0.000 abstract description 25
- 238000012545 processing Methods 0.000 abstract description 15
- 239000012536 storage buffer Substances 0.000 abstract description 13
- 238000004891 communication Methods 0.000 abstract description 5
- 230000005055 memory storage Effects 0.000 abstract description 3
- 238000003860 storage Methods 0.000 description 73
- 230000006870 function Effects 0.000 description 56
- 238000005201 scrubbing Methods 0.000 description 37
- 238000012360 testing method Methods 0.000 description 37
- 238000010586 diagram Methods 0.000 description 28
- 230000036961 partial effect Effects 0.000 description 25
- 238000013461 design Methods 0.000 description 23
- 238000003491 array Methods 0.000 description 17
- 238000012986 modification Methods 0.000 description 15
- 230000004048 modification Effects 0.000 description 15
- 230000008929 regeneration Effects 0.000 description 13
- 238000011069 regeneration method Methods 0.000 description 13
- 208000011580 syndromic disease Diseases 0.000 description 13
- 239000000872 buffer Substances 0.000 description 12
- 230000004913 activation Effects 0.000 description 11
- 238000001994 activation Methods 0.000 description 11
- 230000008901 benefit Effects 0.000 description 11
- 238000004193 electrokinetic chromatography Methods 0.000 description 11
- 230000002457 bidirectional effect Effects 0.000 description 9
- 230000001960 triggered effect Effects 0.000 description 8
- 230000002829 reductive effect Effects 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 7
- 238000004364 calculation method Methods 0.000 description 6
- 238000001514 detection method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000007689 inspection Methods 0.000 description 6
- 230000009467 reduction Effects 0.000 description 6
- 230000000717 retained effect Effects 0.000 description 5
- 230000009471 action Effects 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 208000028626 extracranial carotid artery aneurysm Diseases 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000000977 initiatory effect Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000033001 locomotion Effects 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 229930091051 Arenine Natural products 0.000 description 1
- 101150020386 EFB1 gene Proteins 0.000 description 1
- 101100389216 Escherichia coli (strain K12) elbB gene Proteins 0.000 description 1
- 101100126274 Escherichia coli (strain K12) iraM gene Proteins 0.000 description 1
- 101100500655 Methanopyrus kandleri (strain AV19 / DSM 6324 / JCM 9639 / NBRC 100938) ef1b gene Proteins 0.000 description 1
- MOMWFXLCFJOAFX-UHFFFAOYSA-N OOOOOOOO Chemical compound OOOOOOOO MOMWFXLCFJOAFX-UHFFFAOYSA-N 0.000 description 1
- 208000008909 Oculodentodigital dysplasia Diseases 0.000 description 1
- 101000898746 Streptomyces clavuligerus Clavaminate synthase 1 Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002301 combined effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000001568 sexual effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 230000007474 system interaction Effects 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
- G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1028—Adjacent errors, e.g. error in n-bit (n>1) wide storage units, i.e. package error
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
- G06F11/1056—Updating check bits on partial write, i.e. read/modify/write
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、コンピュータ・メモリ・インターフェース及
びアーキテクチャに関し、具体的には、様々なアレイ・
タイプとメモリ・サイズをもつ様々なシステム構成で使
用できる、メモリ・カード用の単純であるが強力で柔軟
なメモリ・インターフェース及びアーキテクチャに関す
る。本発明は、信頼性向上機能やシステムにとってトラ
ンスペアレントな形の直接及び部分的な記憶動作の全領
域を犠牲にすることなく、迅速なアクセスを含めて性能
と機能が改善された「スマート」メモリ・カードを企図
する。
びアーキテクチャに関し、具体的には、様々なアレイ・
タイプとメモリ・サイズをもつ様々なシステム構成で使
用できる、メモリ・カード用の単純であるが強力で柔軟
なメモリ・インターフェース及びアーキテクチャに関す
る。本発明は、信頼性向上機能やシステムにとってトラ
ンスペアレントな形の直接及び部分的な記憶動作の全領
域を犠牲にすることなく、迅速なアクセスを含めて性能
と機能が改善された「スマート」メモリ・カードを企図
する。
Ｂ、従来技術及びその問題点
代表的なコンピュータ・システムの基本アーキテクチャ
は、バスによってランダム・アクセス・メモＩＪ（ＲＡ
Ｍ）に接続された中央演算処理装置（ＣＰＵ）を含む。
は、バスによってランダム・アクセス・メモＩＪ（ＲＡ
Ｍ）に接続された中央演算処理装置（ＣＰＵ）を含む。
入出力（Ｉ １０）装置など中央演算処理装置以外の装
置が、データの読取り及び書込みのためにＲＡＭにアク
セスする。初期のコンピュータ・システムでは、それら
の装置は、ＲＡＭへのアクセスを可能にするようＣＰＵ
に要求するために、割込みレベルを上げる必要があった
。これにより、コンピュータ・システムによる処理時間
の遅延が発生する。したがってＣＰＵに割り込まずにＲ
ＡＭに対するアクセスを可能にする直接メモリ・アクセ
ス（ＤＭＡ）制御装置が開発された。
置が、データの読取り及び書込みのためにＲＡＭにアク
セスする。初期のコンピュータ・システムでは、それら
の装置は、ＲＡＭへのアクセスを可能にするようＣＰＵ
に要求するために、割込みレベルを上げる必要があった
。これにより、コンピュータ・システムによる処理時間
の遅延が発生する。したがってＣＰＵに割り込まずにＲ
ＡＭに対するアクセスを可能にする直接メモリ・アクセ
ス（ＤＭＡ）制御装置が開発された。
こうしたコンピュータ・システムは、マイクロコンピュ
ータ、ミニコンピユータ、またはメイン・フレームのい
ずれであれ、一般にバスに挿入される複数のメモリ・プ
リント回路からＲＡＭが構成されているモジュール式構
成をその特徴とする。
ータ、ミニコンピユータ、またはメイン・フレームのい
ずれであれ、一般にバスに挿入される複数のメモリ・プ
リント回路からＲＡＭが構成されているモジュール式構
成をその特徴とする。
これらのメモリ・カードは、通常、集積回路（ＩＣ）チ
ップなどのアレイを含み、その制御は、カード外のＣＰ
ＵまたはＤＭＡ制御装置あるいはその両方によって行な
われる。本明細書では、こうしたカードは、「非知能」
メモリ・カードと呼ぶ。
ップなどのアレイを含み、その制御は、カード外のＣＰ
ＵまたはＤＭＡ制御装置あるいはその両方によって行な
われる。本明細書では、こうしたカードは、「非知能」
メモリ・カードと呼ぶ。
本発明は、本明細書で「知能」メモリ・カード七呼ぶメ
モリ・カードのクラスに属する。すなわち、これらのメ
モリ・カードは、非知能メモリ・カードではカード以外
で実行されるような機能を実行する様々なデータ・フロ
ー及び制御論理機構を含んでいる。
モリ・カードのクラスに属する。すなわち、これらのメ
モリ・カードは、非知能メモリ・カードではカード以外
で実行されるような機能を実行する様々なデータ・フロ
ー及び制御論理機構を含んでいる。
本発明の詳細な説明するために、まず第１７Ａ図を参照
する。第１７Ａ図は、概略構成図の形で従来技術の非知
能メモリ・カード及びプロセッサ・インターフェースを
示す。このシステムでは、プロセッサ１０は、パリティ
・バス１１を介して、エラー訂正コード（ＥＣＣ）機能
を含むメモリ制御装置１２に接続される。制御装置は、
外部メモリ・バス１３を介して順番に複数のメモリ・カ
ードと連絡する。メモリ・カードのうち１つだけを参照
番号１４で示しである。これらのメモリ・カードはそれ
ぞれドライバ及びレシーバ１５を含む。
する。第１７Ａ図は、概略構成図の形で従来技術の非知
能メモリ・カード及びプロセッサ・インターフェースを
示す。このシステムでは、プロセッサ１０は、パリティ
・バス１１を介して、エラー訂正コード（ＥＣＣ）機能
を含むメモリ制御装置１２に接続される。制御装置は、
外部メモリ・バス１３を介して順番に複数のメモリ・カ
ードと連絡する。メモリ・カードのうち１つだけを参照
番号１４で示しである。これらのメモリ・カードはそれ
ぞれドライバ及びレシーバ１５を含む。
これらのドライバ及びレシーバは、外部メモリ・バス１
３と内部メモリ・バス１７の間の緩衝動作を行なう。内
部メモリ・バスは、カード上のランダム・アクセス・メ
モリ（ＲＡＭ）チップのアレイ１６をアドレスするのに
使用される。
３と内部メモリ・バス１７の間の緩衝動作を行なう。内
部メモリ・バスは、カード上のランダム・アクセス・メ
モリ（ＲＡＭ）チップのアレイ１６をアドレスするのに
使用される。
知能メモリ・カードのアーキテクチャを、第１７Ｂ図に
対照して示す。この図では、同じ回路または対応する回
路を同じ参照番号で示しである。
対照して示す。この図では、同じ回路または対応する回
路を同じ参照番号で示しである。
制御装置１２と外部メモリ・バス１３が除去されている
ことに留意されたい。制御装置の機能はバッファ論理回
路１８に組み込まれている。後で詳細に説明するように
、これらの機能をカード上の回路に組み込むと、マシン
性能が飛躍的に向上し、メモリ・カードを知能メモリ・
カードまたは「スマート」メモリ・カードとして特徴付
ける基礎ができる。
ことに留意されたい。制御装置の機能はバッファ論理回
路１８に組み込まれている。後で詳細に説明するように
、これらの機能をカード上の回路に組み込むと、マシン
性能が飛躍的に向上し、メモリ・カードを知能メモリ・
カードまたは「スマート」メモリ・カードとして特徴付
ける基礎ができる。
本発明は具体的には、ＩＢＭ９３７０シリーズのコンピ
ュータで使用されたメモリ・アーキテクチャ及びプロセ
ッサ・インターフェースの改善である。これらのメモリ
・カードは、知能メモリ・カードのクラスに属する。第
１８図は、ＩＢＭ９３７０シリーズのスマート・メモリ
・カードの概略構成図である。これらのカードは、それ
ぞれ４０個からなる２つのバンクとして構成された８０
個の動的ランダム・アクセス・メモリ（ＤＲＡＭ）チッ
プの５１２ＫＸ２個のアレイから構成されるメモリ・ア
レイ２１を含む。この特定のメモリ・カードは、８バイ
ト幅の内部メモリ・データ・バス２７と２８をもつ。こ
れらのバスは、カード上の論理回路２３を２つのメモリ
・アレイ・バンク２１及び２本の２バイト幅外部メモリ
・バス２４．２５に相互接続する。１方向制御バス２２
ａｓ２２ｂ、２２ｃが、それぞれアレイ制御再駆動論理
回路２６ ａｓ ２６ ｂｓ ２６ ｅをメモリ・アレ
イに接続する。これらのバスは、アレイ・アドレス、ア
レイ選択（ＲＡＳ及びＣＡＳ） 、読取り／書込み制御
、及びデータ入出力制御信号を供給する。
ュータで使用されたメモリ・アーキテクチャ及びプロセ
ッサ・インターフェースの改善である。これらのメモリ
・カードは、知能メモリ・カードのクラスに属する。第
１８図は、ＩＢＭ９３７０シリーズのスマート・メモリ
・カードの概略構成図である。これらのカードは、それ
ぞれ４０個からなる２つのバンクとして構成された８０
個の動的ランダム・アクセス・メモリ（ＤＲＡＭ）チッ
プの５１２ＫＸ２個のアレイから構成されるメモリ・ア
レイ２１を含む。この特定のメモリ・カードは、８バイ
ト幅の内部メモリ・データ・バス２７と２８をもつ。こ
れらのバスは、カード上の論理回路２３を２つのメモリ
・アレイ・バンク２１及び２本の２バイト幅外部メモリ
・バス２４．２５に相互接続する。１方向制御バス２２
ａｓ２２ｂ、２２ｃが、それぞれアレイ制御再駆動論理
回路２６ ａｓ ２６ ｂｓ ２６ ｅをメモリ・アレ
イに接続する。これらのバスは、アレイ・アドレス、ア
レイ選択（ＲＡＳ及びＣＡＳ） 、読取り／書込み制御
、及びデータ入出力制御信号を供給する。
中央制御装置２９は、アレイ制御再駆動論理回路２６ａ
ｓ ２８ｂｉ ２６ｃと連絡するアレイ制御部と、双方
向データ・フロー論理回路３０．３１と連絡するデータ
・フロー制御部の２つの部分に分かれる。双方向データ
・フロー論理回路３０．３１はそれぞれ２つの４バイト
ＦＣＣ半体を含む。
ｓ ２８ｂｉ ２６ｃと連絡するアレイ制御部と、双方
向データ・フロー論理回路３０．３１と連絡するデータ
・フロー制御部の２つの部分に分かれる。双方向データ
・フロー論理回路３０．３１はそれぞれ２つの４バイト
ＦＣＣ半体を含む。
「スマート」メモリ・カードを使用すると、メモリ・ア
レイとアレイ・データの使用点の間に余分なバスが不要
になり、したがって、この性能面でクリティカルな経路
上での関連するバスの遅延がなくなる。通常、入出力及
びキャッシュ用のバスは、各キャッシュ及び入出力イン
ターフェース上にＦＣＣ論理を複製する必要がないよう
なパリティ・バスである。ＥＣＣ論理回路を含む制御装
置が、このパリティ・バスをＦＣＣを含まない１つまた
は複数のメモリ・カードに接続する。しかし、メモリ・
カード上の論理回路は依然として、そのアレイとカード
外のメモリ・バスの間でデータを緩衝記憶する必要があ
る。ＥＣＣをメモリ・カード・バッファ論理回路に含め
ることにより、メモリ・カードを直接パリティ・バス上
に置くことができ、したがってより迅速なメモリ・アク
セスが行なえる。同期環境では、こうすると、１つまた
は複数のラッチ状態が不要になって、各取出しまたは記
憶転送の際に少なくとも１クロツクが節約される。
レイとアレイ・データの使用点の間に余分なバスが不要
になり、したがって、この性能面でクリティカルな経路
上での関連するバスの遅延がなくなる。通常、入出力及
びキャッシュ用のバスは、各キャッシュ及び入出力イン
ターフェース上にＦＣＣ論理を複製する必要がないよう
なパリティ・バスである。ＥＣＣ論理回路を含む制御装
置が、このパリティ・バスをＦＣＣを含まない１つまた
は複数のメモリ・カードに接続する。しかし、メモリ・
カード上の論理回路は依然として、そのアレイとカード
外のメモリ・バスの間でデータを緩衝記憶する必要があ
る。ＥＣＣをメモリ・カード・バッファ論理回路に含め
ることにより、メモリ・カードを直接パリティ・バス上
に置くことができ、したがってより迅速なメモリ・アク
セスが行なえる。同期環境では、こうすると、１つまた
は複数のラッチ状態が不要になって、各取出しまたは記
憶転送の際に少なくとも１クロツクが節約される。
カード上のＥＣＣ用の論理回路が若干のバス遅延を除去
して性能を高めるので、拡張ＦＣＣ，ソフト障害スクラ
ビング、読取り・修正・書込み（ＲＭＷ）などの動作用
の自立式論理回路は、これらの動作のサイクル時間を減
少させて性能を向上させる。これらの動作中に複数のカ
ード外のバス交差の必要がないため、サイクル時間が減
少する。これらの動作は自動的な性格であるため、シス
テム制御オーバーヘッドと必要な付随時間がなくなる。
して性能を高めるので、拡張ＦＣＣ，ソフト障害スクラ
ビング、読取り・修正・書込み（ＲＭＷ）などの動作用
の自立式論理回路は、これらの動作のサイクル時間を減
少させて性能を向上させる。これらの動作中に複数のカ
ード外のバス交差の必要がないため、サイクル時間が減
少する。これらの動作は自動的な性格であるため、シス
テム制御オーバーヘッドと必要な付随時間がなくなる。
１つの例は拡張ＥＣＣ（ＸＥＣＣ）である。システムは
、１つまたは１連のアレイ取出しを開始するだけである
。拡張ＥＣＣを実行する必要がある場合、メモリ・カー
ドは、ＸＥＣＣが内部で発生している間、ＢＵＳＹ線を
活動状態に保つ。これは、検出可能であるが（ＦＣＣだ
けでは）訂正不可能なエラーを含む最初に取り出された
データを反転し、同じメモリ位置に戻して記憶し、その
位置への他のデータを取り出し、続いてそのデータを反
転した後、ＥＣＣ論理回路で処理を行なうことから構成
される。ＸＥＣＣ動作がうまくいくと、訂正されたデー
タが、そのメモリ位置に復元される。うまくいかないと
、検出可能なエラーを含む最初のデータが復元される。
、１つまたは１連のアレイ取出しを開始するだけである
。拡張ＥＣＣを実行する必要がある場合、メモリ・カー
ドは、ＸＥＣＣが内部で発生している間、ＢＵＳＹ線を
活動状態に保つ。これは、検出可能であるが（ＦＣＣだ
けでは）訂正不可能なエラーを含む最初に取り出された
データを反転し、同じメモリ位置に戻して記憶し、その
位置への他のデータを取り出し、続いてそのデータを反
転した後、ＥＣＣ論理回路で処理を行なうことから構成
される。ＸＥＣＣ動作がうまくいくと、訂正されたデー
タが、そのメモリ位置に復元される。うまくいかないと
、検出可能なエラーを含む最初のデータが復元される。
ＸＥＣＣ動作がうま（いくと、続いてシステム・バスへ
の残りの取出し転送が行なわれる。これらの３つの内部
動作のバス交差遅延があると、それらの動作が外部で行
なわれる場合、その動作の正味のサイクル時間が増加す
ることになる。
の残りの取出し転送が行なわれる。これらの３つの内部
動作のバス交差遅延があると、それらの動作が外部で行
なわれる場合、その動作の正味のサイクル時間が増加す
ることになる。
もう１つの例は読取り・修正・書込み（ＲＭＷ）である
。読取り・修正・書込み動作は部分記憶であるが、部分
的というのは、１つまたは複数の４バイ）ＥＣＣワード
で、すべてのバイトではなく１つまたは複数のバイトだ
けが重ね書きされるという意味である。ＥＣＣワードが
正しいデータ及び正しい関連検査ビットをもつようにす
るには、まずメモリに記憶された部分的に重ね書きすべ
きデータをメモリから取り出して（これは事前取出しと
呼ばれる）、ＥＣＣにかけて単一ビット・エラーを訂正
しなければならない。複数のビット・エラーはＸＥＣＣ
動作を呼び出すことができる。
。読取り・修正・書込み動作は部分記憶であるが、部分
的というのは、１つまたは複数の４バイ）ＥＣＣワード
で、すべてのバイトではなく１つまたは複数のバイトだ
けが重ね書きされるという意味である。ＥＣＣワードが
正しいデータ及び正しい関連検査ビットをもつようにす
るには、まずメモリに記憶された部分的に重ね書きすべ
きデータをメモリから取り出して（これは事前取出しと
呼ばれる）、ＥＣＣにかけて単一ビット・エラーを訂正
しなければならない。複数のビット・エラーはＸＥＣＣ
動作を呼び出すことができる。
システムは、記憶コマンドを関連するフィールド長及び
開始アドレスと共に送り、メモリ・カードは、直接書込
みまたはＲＭＷが必要かどうかを決定する。ＲＭＷが必
要な場合、場合によっては、カードは、メモリの事前取
出しを開始しながら、すべてのシステム転送をバッファ
に記憶する。すなわち、システム記憶とカード事前取出
しが同時に実行される。事前取出しが行なわれメモリ・
エラーが訂正される度に、カードは、当該の事前取出し
されたバイトを重ね書きして、その結果をメモリに再記
憶する。この場合も、動作サイクル及びシステム論理オ
ーバーヘッドが最小になる。
開始アドレスと共に送り、メモリ・カードは、直接書込
みまたはＲＭＷが必要かどうかを決定する。ＲＭＷが必
要な場合、場合によっては、カードは、メモリの事前取
出しを開始しながら、すべてのシステム転送をバッファ
に記憶する。すなわち、システム記憶とカード事前取出
しが同時に実行される。事前取出しが行なわれメモリ・
エラーが訂正される度に、カードは、当該の事前取出し
されたバイトを重ね書きして、その結果をメモリに再記
憶する。この場合も、動作サイクル及びシステム論理オ
ーバーヘッドが最小になる。
カード・メモリ再生及び関連するソフト・エラー・スク
ラビングもシステムにとっである程度トランスペアレン
トである。通常の再生動作では、システムは、再生線を
活動化し、ＢＵＳＹが消えるのを待つ。メモリ・カード
は再生アドレス・カウントとアレイ制御を取り扱う。活
動状態になりトリガされると、活動再生時間に当該の再
生を置換することにより、ソフト・エラーのスクラビン
グが行なわれる。スクラブ動作は基本的にはゼロ・バイ
トのＲＭＷである。メモリからデータが取り出され、カ
ード上のＥＣＣが単一ビット・エラーを訂正し、次いで
データがメモリに復元される。
ラビングもシステムにとっである程度トランスペアレン
トである。通常の再生動作では、システムは、再生線を
活動化し、ＢＵＳＹが消えるのを待つ。メモリ・カード
は再生アドレス・カウントとアレイ制御を取り扱う。活
動状態になりトリガされると、活動再生時間に当該の再
生を置換することにより、ソフト・エラーのスクラビン
グが行なわれる。スクラブ動作は基本的にはゼロ・バイ
トのＲＭＷである。メモリからデータが取り出され、カ
ード上のＥＣＣが単一ビット・エラーを訂正し、次いで
データがメモリに復元される。
単一ビット・エラーがソフト障害に関連している場合、
復元動作で、ソフト障害であった不良データ・ビットの
代わりに良好なデータが入れられる。
復元動作で、ソフト障害であった不良データ・ビットの
代わりに良好なデータが入れられる。
この動作中に再生も実行される。
ＩＢＭ９３７０プロセッサは、高性能の機能を組み込む
ように進化してきたが、それには、次々と次世代システ
ム用のメモリ・カードの改良された設計が必要であった
。この改良された設計及び機能が本出願の基礎である。
ように進化してきたが、それには、次々と次世代システ
ム用のメモリ・カードの改良された設計が必要であった
。この改良された設計及び機能が本出願の基礎である。
次世代設計の目的の１つは、初期アクセスの後２７ナノ
秒ごとにメモリ・カードから最高８回の８バイト・デー
タ転送を獲得する能力をもつことであった。この２７ナ
ノ秒という転送速度は、エラー訂正コード（ＦＣＣ）、
パリティ生成及び他の信頼性向上機能に必要な時間を含
むものでなければならなかった。
秒ごとにメモリ・カードから最高８回の８バイト・デー
タ転送を獲得する能力をもつことであった。この２７ナ
ノ秒という転送速度は、エラー訂正コード（ＦＣＣ）、
パリティ生成及び他の信頼性向上機能に必要な時間を含
むものでなければならなかった。
この新しいメモリ・カードの設計過程で、最小数の集積
回路（ＩＣ）に必要なすべての機能を詰め込むことがも
う１つの設計上の目的であった。
回路（ＩＣ）に必要なすべての機能を詰め込むことがも
う１つの設計上の目的であった。
この場合の問題点は、コスト上の制約と現在の技術的能
力によって課されるチップ／モジュール入出力制限の範
囲内で、必要なすべての機能を提供することであった。
力によって課されるチップ／モジュール入出力制限の範
囲内で、必要なすべての機能を提供することであった。
第３の設計上の目的は、単純で極めて柔軟なインターフ
ェース及びアーキテクチャを定義して、メモリ・カード
が広範なハードウェア技術及びシステム用途で使用でき
るようにすることである。
ェース及びアーキテクチャを定義して、メモリ・カード
が広範なハードウェア技術及びシステム用途で使用でき
るようにすることである。
Ｃ０問題点を解決するための手段
したがって、本発明の目的は、初期アクセスの後でメモ
リ・カードから最高８回の８バイト転送を行なえる、改
良された「スマート」メモリ・カードを提供することに
ある。
リ・カードから最高８回の８バイト転送を行なえる、改
良された「スマート」メモリ・カードを提供することに
ある。
本発明の他の目的は、コスト上の制約と技術的能力によ
って課される最小チップ・カウント制限をもつ、完全機
能メモリ・カードのインターフェース及びアーキテクチ
ャを提供することにある。
って課される最小チップ・カウント制限をもつ、完全機
能メモリ・カードのインターフェース及びアーキテクチ
ャを提供することにある。
本発明の他の目的は、広範囲のハードウェア技術及びシ
ステム用途に対してシステムから見て非常に簡単に動作
するコンピュータ・メモリ・カードのインターフェース
及びアーキテクチャを提供することにある。
ステム用途に対してシステムから見て非常に簡単に動作
するコンピュータ・メモリ・カードのインターフェース
及びアーキテクチャを提供することにある。
本発明の他の目的は、メモリ・カード・インターフェー
スに必要な制御を単純化しながら、同時に部分記憶の柔
軟性を大幅に増大させる、メモリ・カード・アーキテク
チャを提供することにある。
スに必要な制御を単純化しながら、同時に部分記憶の柔
軟性を大幅に増大させる、メモリ・カード・アーキテク
チャを提供することにある。
次世代のＩＢＭ９３７０プロセッサ環境で実施された発
明の好ましい実施例によると、「スマート」メモリ・カ
ードのアーキテクチャ及びインターフェースは、一部に
は、初期アクセスの後２７ナノ秒ごとにメモリ・カード
から最高８回の８バイト・データ転送が可能な、８０ナ
ノ秒の高速アクセス動的ランダム・アクセス・メモリ（
ＤＲＡＭ）を使用することにより、飛躍的に向上した性
能をもたらす。２７ナノ秒という転送速度は、エラー訂
正コード（ＥＣＣ）、パリティ生成及び他の信頼性機能
に必要な時間を含むものである。２つの相補型金属酸化
物半導体（０ＭＯ８）集積回路（ＩＣ）論理チップまた
はモジュールだけで必要なすべての機能を提供するにも
関わらず、コスト上の制約と技術的能力によって課され
るチップ／モジュール入出力制限の範囲内にある。「ス
マート」メモリ・カード方式によって提供される単純性
と柔軟性により、１つのカード・インターフェースが広
範囲のハードウェア技術及び様々なシステムで使用でき
る手段がもたらされる。メモリ・カードのアーキテクチ
ャは、システムにとってトランスペアレントな形で広範
囲の直接かつ部分的な記憶動作を提供する。
明の好ましい実施例によると、「スマート」メモリ・カ
ードのアーキテクチャ及びインターフェースは、一部に
は、初期アクセスの後２７ナノ秒ごとにメモリ・カード
から最高８回の８バイト・データ転送が可能な、８０ナ
ノ秒の高速アクセス動的ランダム・アクセス・メモリ（
ＤＲＡＭ）を使用することにより、飛躍的に向上した性
能をもたらす。２７ナノ秒という転送速度は、エラー訂
正コード（ＥＣＣ）、パリティ生成及び他の信頼性機能
に必要な時間を含むものである。２つの相補型金属酸化
物半導体（０ＭＯ８）集積回路（ＩＣ）論理チップまた
はモジュールだけで必要なすべての機能を提供するにも
関わらず、コスト上の制約と技術的能力によって課され
るチップ／モジュール入出力制限の範囲内にある。「ス
マート」メモリ・カード方式によって提供される単純性
と柔軟性により、１つのカード・インターフェースが広
範囲のハードウェア技術及び様々なシステムで使用でき
る手段がもたらされる。メモリ・カードのアーキテクチ
ャは、システムにとってトランスペアレントな形で広範
囲の直接かつ部分的な記憶動作を提供する。
Ｄ、実施例
図面中の第１図を参照すると、本発明によるスマート・
メモリ・カードの概略構成図が示されている。図のカー
ドは、それぞれ４０個からなる２つのバンクの８０個の
２５６ＫＸ４のＤＲＡＭまたはそれぞれ４０個からなる
４つのバンクの１６０個の２５６ＫＸ４のＤＲＡＭから
構成されたメモリ４０を含む。１６バイト幅の内部メモ
リ・バス４Ｌ４２及び８バイト幅の外部メモリ・バス４
３．４４がある。内部メモリ・バス４１．４２は、メモ
リ４０と論理ブロック４５との間に、データ及び制御用
の通信経路をもたらす。論理ブロック４５は、この新し
いメモリ・カードの性能と機能を支援するように特に設
計された２つのＣＭＯＳチップ４６と４７から構成され
る。大まかに述べると、ＣＭＯＳチップ４６と４７はそ
れぞれ、５つの機能部分に分かれている。第１の部分（
ａ）は、システム・バスとメモリ４０の間の双方向デー
タ・フローを支援し、２つの完全な４バイトＥＣＣを含
む。第２の部分（ｂ）は、状態マシンとして実施されて
いる主制御部である。第３の部分（Ｃ）は、アレイ制御
機能をもたらす。第４の部分（ｄ）はデータ・フロー制
御を行なう。第５の部分（ｅ）はアレイ制御再駆動部で
ある。これらのＣＭＯＳチップのいくつかの部分によっ
て実行される設計及び動作については、以下により詳細
に説明する。
メモリ・カードの概略構成図が示されている。図のカー
ドは、それぞれ４０個からなる２つのバンクの８０個の
２５６ＫＸ４のＤＲＡＭまたはそれぞれ４０個からなる
４つのバンクの１６０個の２５６ＫＸ４のＤＲＡＭから
構成されたメモリ４０を含む。１６バイト幅の内部メモ
リ・バス４Ｌ４２及び８バイト幅の外部メモリ・バス４
３．４４がある。内部メモリ・バス４１．４２は、メモ
リ４０と論理ブロック４５との間に、データ及び制御用
の通信経路をもたらす。論理ブロック４５は、この新し
いメモリ・カードの性能と機能を支援するように特に設
計された２つのＣＭＯＳチップ４６と４７から構成され
る。大まかに述べると、ＣＭＯＳチップ４６と４７はそ
れぞれ、５つの機能部分に分かれている。第１の部分（
ａ）は、システム・バスとメモリ４０の間の双方向デー
タ・フローを支援し、２つの完全な４バイトＥＣＣを含
む。第２の部分（ｂ）は、状態マシンとして実施されて
いる主制御部である。第３の部分（Ｃ）は、アレイ制御
機能をもたらす。第４の部分（ｄ）はデータ・フロー制
御を行なう。第５の部分（ｅ）はアレイ制御再駆動部で
ある。これらのＣＭＯＳチップのいくつかの部分によっ
て実行される設計及び動作については、以下により詳細
に説明する。
第１８図に示した従来のメモリ・カードのインターフェ
ース・データ・バスは必要な専用入出力の数を最小にし
たが、バス自体の幅に対する入出力の数が重要な設計上
の要素となっていた。幅広のカード外データ・バスは、
プロセッサへの主な性能上の利点を備えている。このバ
スの幅が広くなるにつれて、カード入出力の数が増えな
ければならない。この論理機能は少なくともカード間で
送られる信号を緩衝記憶しなければならないので、関連
するチップ／モジュール入出力の数も増えなければなら
ない。チップ入出力の数が増加するにつれて、これらの
入出力を支援するチップ面積が増え、したがって必要な
バッファ回路用、及び「スマート」カード・アーキテク
チャを構成するすべての追加論理機能用のシリコンを提
供する。
ース・データ・バスは必要な専用入出力の数を最小にし
たが、バス自体の幅に対する入出力の数が重要な設計上
の要素となっていた。幅広のカード外データ・バスは、
プロセッサへの主な性能上の利点を備えている。このバ
スの幅が広くなるにつれて、カード入出力の数が増えな
ければならない。この論理機能は少なくともカード間で
送られる信号を緩衝記憶しなければならないので、関連
するチップ／モジュール入出力の数も増えなければなら
ない。チップ入出力の数が増加するにつれて、これらの
入出力を支援するチップ面積が増え、したがって必要な
バッファ回路用、及び「スマート」カード・アーキテク
チャを構成するすべての追加論理機能用のシリコンを提
供する。
実際、カード上のＦＣＣ及び他の信頼性向上機能はほと
んど自由である。
んど自由である。
この入出力及び関連する機能のカード上での分割は、次
の２つの方式のどちらかで実施できる。
の２つの方式のどちらかで実施できる。
すなわち、多数の小型、低価格のモジュールか、それと
も１．２個のより大型でより高価なモジュールである。
も１．２個のより大型でより高価なモジュールである。
第１図に示したような１つまたは２つのモジュールを使
用するだけで、重要な利点が得られることが判明した。
用するだけで、重要な利点が得られることが判明した。
したがって、本発明では、２モジユ一ル方式を選択した
が、これらの利点を活用できるカード・アーキテクチャ
を開発しなければならなかった。
が、これらの利点を活用できるカード・アーキテクチャ
を開発しなければならなかった。
カードは、アレイ４０に対する１６バイトのインターフ
ェース４１．４２、システムに対する８バイトのインタ
ーフェース、及び関連するカード上の論理回路が対称的
に２等分されるように構成した。このため、１つのモジ
ュール部品番号がカード上で２度使用できるようになっ
た。こうして、追加カード部品番号に関連する設計開発
及び在庫オーバーヘッドが大幅に減少した。論理機能は
類似しているが、２つの論理モジュールは別々に機能し
なければならない。これは、論理回路を個性化するため
接地または高電位に接続された専用モジュール線によっ
て処理される。カード上に４つのＦＣＣがある場合、２
つまたは４つのモジュールの間に論理ブロックを区分す
るのは難しいことではない。モジュールの数を３個以下
に保つことにより、モジュール間の通信線は６本に抑え
られる。ＩＢＭ９３７０プロセッサの主記憶装置の場合
と同じく、ＥＣＣのセクションを、モジュール境界を横
切って分割しなければならないとき、チップ間信号は飛
躍的に増大する。
ェース４１．４２、システムに対する８バイトのインタ
ーフェース、及び関連するカード上の論理回路が対称的
に２等分されるように構成した。このため、１つのモジ
ュール部品番号がカード上で２度使用できるようになっ
た。こうして、追加カード部品番号に関連する設計開発
及び在庫オーバーヘッドが大幅に減少した。論理機能は
類似しているが、２つの論理モジュールは別々に機能し
なければならない。これは、論理回路を個性化するため
接地または高電位に接続された専用モジュール線によっ
て処理される。カード上に４つのＦＣＣがある場合、２
つまたは４つのモジュールの間に論理ブロックを区分す
るのは難しいことではない。モジュールの数を３個以下
に保つことにより、モジュール間の通信線は６本に抑え
られる。ＩＢＭ９３７０プロセッサの主記憶装置の場合
と同じく、ＥＣＣのセクションを、モジュール境界を横
切って分割しなければならないとき、チップ間信号は飛
躍的に増大する。
モジュールの数を２に制限するために、アレイ制御論理
ブロックをデータ・フロー論理ブロックと−緒にした。
ブロックをデータ・フロー論理ブロックと−緒にした。
第１８図に示すように、１８Ｍ９３７０主記憶装置は２
つのデータ・フロー・モジュール３０．３１．３つのア
レイ制御再駆動モジュール２８ ａ％ ２８ ｂ１２８
ａｓ及び１つの主制御モジュール２９を有する。１つ
のモジュール内にこの論理ブロックを入れることにより
、厳格にタイミングを調整されたアレイ制御信号（ＲＡ
Ｓ、ＣＡＳ１アドレスなど）が１つの論理チップからし
かこなくなる。このため、タイミング・スキューが減少
し、タイミング・マージンが増大するので、実質的にカ
ード性能が向上する。スキューの減少は、単一のチップ
上で固有な内部論理機能及びドライバ・ブロックのため
の経路、処理及び環境に関する追跡の結果生じる。カー
ドは１枚当りのモジュールの数を制限すると、電力及び
信号用の論理モジュール・ピンの合計数が減少する。
つのデータ・フロー・モジュール３０．３１．３つのア
レイ制御再駆動モジュール２８ ａ％ ２８ ｂ１２８
ａｓ及び１つの主制御モジュール２９を有する。１つ
のモジュール内にこの論理ブロックを入れることにより
、厳格にタイミングを調整されたアレイ制御信号（ＲＡ
Ｓ、ＣＡＳ１アドレスなど）が１つの論理チップからし
かこなくなる。このため、タイミング・スキューが減少
し、タイミング・マージンが増大するので、実質的にカ
ード性能が向上する。スキューの減少は、単一のチップ
上で固有な内部論理機能及びドライバ・ブロックのため
の経路、処理及び環境に関する追跡の結果生じる。カー
ドは１枚当りのモジュールの数を制限すると、電力及び
信号用の論理モジュール・ピンの合計数が減少する。
この減少によりカードの信頼性がやや向上し、カード面
積の活用とカード配線の改善に役に立つ。
積の活用とカード配線の改善に役に立つ。
１モジユールが最適の方式であったはずであるが、入出
力の合計数及び関連する同時交換要件を処理するための
パッケージ技術はなかった。以下に説明するカード外デ
ータのインターリーブに関する重要な技術上の問題を回
避するために、最終的に４モジユールではなく２モジユ
ールを選択した。この問題を回避したことは、選択され
たアーキテクチャと大いに関係がある。４個の論理モジ
ュールを使用する場合、各モジュールに１つのＥＣＣを
割り当てる機能的区分が必要となる。この場合、アレイ
における１６バイトをシステムで８バイトにするデータ
のインターリーブには、システム・インターフェースで
１つのＥＣＣモジュールの入出力に別のモジュールを物
理的に点在させることが必要となる。残り２つのＥＣＣ
についても同様である。この点在するインターフェース
に対するドライバによる高インピーダンス制御は、適切
に行なうのが非常に難しい。モジュール間のインターリ
ーブは、ドライバに損害を与える恐れのあるバス争奪の
問題を回避しながら、しかもバス性能を満たすように厳
格にタイミングを調整しなければならない。バスの過重
な負荷及び内部論理スキニーにより、これらのクリティ
カルなタイミングが合致しなくなる。本発明では、ＥＣ
Ｃの関連する対を１つのモジュールに置き、データ出力
選択マルチプレクサ（第２図の５９）を介して内部にそ
れらの出力を「点在」させることにより、それを回避す
る。以下に示す説明では、この動作をメモリ・データ取
出し動作に関連付け、またやはり第２図に示したもう一
方の基本アーキテクチャ構成要素を扱う。
力の合計数及び関連する同時交換要件を処理するための
パッケージ技術はなかった。以下に説明するカード外デ
ータのインターリーブに関する重要な技術上の問題を回
避するために、最終的に４モジユールではなく２モジユ
ールを選択した。この問題を回避したことは、選択され
たアーキテクチャと大いに関係がある。４個の論理モジ
ュールを使用する場合、各モジュールに１つのＥＣＣを
割り当てる機能的区分が必要となる。この場合、アレイ
における１６バイトをシステムで８バイトにするデータ
のインターリーブには、システム・インターフェースで
１つのＥＣＣモジュールの入出力に別のモジュールを物
理的に点在させることが必要となる。残り２つのＥＣＣ
についても同様である。この点在するインターフェース
に対するドライバによる高インピーダンス制御は、適切
に行なうのが非常に難しい。モジュール間のインターリ
ーブは、ドライバに損害を与える恐れのあるバス争奪の
問題を回避しながら、しかもバス性能を満たすように厳
格にタイミングを調整しなければならない。バスの過重
な負荷及び内部論理スキニーにより、これらのクリティ
カルなタイミングが合致しなくなる。本発明では、ＥＣ
Ｃの関連する対を１つのモジュールに置き、データ出力
選択マルチプレクサ（第２図の５９）を介して内部にそ
れらの出力を「点在」させることにより、それを回避す
る。以下に示す説明では、この動作をメモリ・データ取
出し動作に関連付け、またやはり第２図に示したもう一
方の基本アーキテクチャ構成要素を扱う。
第２図及び第３図を参照すると、本発明によるスマート
・メモリ・カードのデータ・フロー・アーキテクチャ及
び制御論理ブロックが構成図として示されている。取出
しコマンドがカードに送られ、監視制御論理ブロック（
第３図の６４）によって解釈される。この論理ブロック
は、内部制御バス（第３図の８６）を介してアレイ制御
論理ブロック（第３図の６３）に、取出し動作のために
アレイを適切に活動化させるように指示する。短時間後
、アレイに対するアクセス時間に関して、データが内部
メモリ・データ・バスに載せられ、−時的にメモリ取出
しレジスタ５１に記憶される。フロー選択論理ブロック
５２は、メモリ記憶バッファ５３や内部データ・ループ
・レジスタ５４からのデータではなくレジスタ５１のデ
ータを選択する。
・メモリ・カードのデータ・フロー・アーキテクチャ及
び制御論理ブロックが構成図として示されている。取出
しコマンドがカードに送られ、監視制御論理ブロック（
第３図の６４）によって解釈される。この論理ブロック
は、内部制御バス（第３図の８６）を介してアレイ制御
論理ブロック（第３図の６３）に、取出し動作のために
アレイを適切に活動化させるように指示する。短時間後
、アレイに対するアクセス時間に関して、データが内部
メモリ・データ・バスに載せられ、−時的にメモリ取出
しレジスタ５１に記憶される。フロー選択論理ブロック
５２は、メモリ記憶バッファ５３や内部データ・ループ
・レジスタ５４からのデータではなくレジスタ５１のデ
ータを選択する。
次にフロー選択論理ブロック５２の出力が、ＥＣＣ及び
パリティ生成論理ブロック５５に供給される。論理ブロ
ック５５は、ＥＣＣ出力レジスタ５７に出力を供給する
。
パリティ生成論理ブロック５５に供給される。論理ブロ
ック５５は、ＥＣＣ出力レジスタ５７に出力を供給する
。
第２図のブロック５６は、診断コマンドによってロード
または読み取られる内部レジスタを表わす。括弧内の文
字は、レジスタについての説明である。制御レジスタは
（Ｃ）で示し、状況レジスタは（Ｓ）で示し、データ・
レジスタは（Ｄ）で示す。文字（Ｒ）と（Ｗ）は、それ
ぞれレジスタが「多用途データ・バス」を介して読取り
または書込みができるかどうかを示すのに使用する。図
ではデータ・フロー論理の説明のためにレジスタをすべ
て示しであるが、プログラム・レジスタなどいくつかの
レジスタは、実際は制御論理ブロック（第３図の７１）
にあり、チエッカ・レジスタナトいくつかのレジスタは
、データ・フロー論理ブロックと制御論理ブロックの間
で分割されている。
または読み取られる内部レジスタを表わす。括弧内の文
字は、レジスタについての説明である。制御レジスタは
（Ｃ）で示し、状況レジスタは（Ｓ）で示し、データ・
レジスタは（Ｄ）で示す。文字（Ｒ）と（Ｗ）は、それ
ぞれレジスタが「多用途データ・バス」を介して読取り
または書込みができるかどうかを示すのに使用する。図
ではデータ・フロー論理の説明のためにレジスタをすべ
て示しであるが、プログラム・レジスタなどいくつかの
レジスタは、実際は制御論理ブロック（第３図の７１）
にあり、チエッカ・レジスタナトいくつかのレジスタは
、データ・フロー論理ブロックと制御論理ブロックの間
で分割されている。
２重ラッチ設計、すなわち、ＥＣＣ５５の前のレジスタ
５１とＥＣＣの後のレジスタ５７は、ＥＣＣ論理機能の
同期動作、及び連続データ出力を得るためのＦＣＣを介
したデータのパイプライン化にとって極めて重要である
。ＥＣＣコード化回路は、各データ・バイトに対して１
つの未訂正パリティ・ビットを生成することにより２重
の目的を実施するので、パリティ生成及びＥＣＣ論理機
能は単一ブロックとして示されている。パリティ訂正が
、必要な場合、コード化論理回路に続く別の回路で行な
われる。取出し動作では、ＥＣＣ論理ブロックは、シン
ドローム・データを生成しブロック５６のシンドローム
状況レジスタに記憶もする。このシンドロームは、取出
し動作と一緒に将来診断動作が行なわれる場合に備えて
保持される。ＦＣＣ論理ブロック５５はまた、任意の適
切なエラー信号を生成する。１６バイト幅（１モジュー
ル当り８バイト）のＥＣＣ出力レジスタ５７に一時的に
記憶された取出しデータは、データ出力選択論理ブロッ
ク５９、データ出力レジスタ６０及びバス・ドライバ６
１を介して外部システムに多重化して出力される。多重
化は、各モジュールごとに一方のＦＣＣから４バイト、
次いでもう一方のＦＣＣから４バイトの８バイトを出力
し、さらに他の２つのＥＣＣから８バイトを出力する。
５１とＥＣＣの後のレジスタ５７は、ＥＣＣ論理機能の
同期動作、及び連続データ出力を得るためのＦＣＣを介
したデータのパイプライン化にとって極めて重要である
。ＥＣＣコード化回路は、各データ・バイトに対して１
つの未訂正パリティ・ビットを生成することにより２重
の目的を実施するので、パリティ生成及びＥＣＣ論理機
能は単一ブロックとして示されている。パリティ訂正が
、必要な場合、コード化論理回路に続く別の回路で行な
われる。取出し動作では、ＥＣＣ論理ブロックは、シン
ドローム・データを生成しブロック５６のシンドローム
状況レジスタに記憶もする。このシンドロームは、取出
し動作と一緒に将来診断動作が行なわれる場合に備えて
保持される。ＦＣＣ論理ブロック５５はまた、任意の適
切なエラー信号を生成する。１６バイト幅（１モジュー
ル当り８バイト）のＥＣＣ出力レジスタ５７に一時的に
記憶された取出しデータは、データ出力選択論理ブロッ
ク５９、データ出力レジスタ６０及びバス・ドライバ６
１を介して外部システムに多重化して出力される。多重
化は、各モジュールごとに一方のＦＣＣから４バイト、
次いでもう一方のＦＣＣから４バイトの８バイトを出力
し、さらに他の２つのＥＣＣから８バイトを出力する。
性能を最適化するために、最初の８バイト転送は、ＥＣ
Ｃ出力レジスタ５７とデータ出力レジスタ８０に同時に
ラッチされる。これについては、後で第５図に関してよ
り詳細に説明する。データ・パイプライン化のため、Ｅ
ＣＣ出力レジスタ５７の出力はまた、内部データ・ルー
プ・バスを介して内部データ・ループ・レジスタ５４に
送られてラッチされる。これは、拡張ＦＣＣ動作の活動
化があり得ることを予期して行なわれる。このレジスタ
は、後続の、ＸＥＣＣ動作の反転ステップ及びメモリ再
記憶ステップのためにｒ不良」データを保持することに
なる。
Ｃ出力レジスタ５７とデータ出力レジスタ８０に同時に
ラッチされる。これについては、後で第５図に関してよ
り詳細に説明する。データ・パイプライン化のため、Ｅ
ＣＣ出力レジスタ５７の出力はまた、内部データ・ルー
プ・バスを介して内部データ・ループ・レジスタ５４に
送られてラッチされる。これは、拡張ＦＣＣ動作の活動
化があり得ることを予期して行なわれる。このレジスタ
は、後続の、ＸＥＣＣ動作の反転ステップ及びメモリ再
記憶ステップのためにｒ不良」データを保持することに
なる。
本発明によるスマート・メモリ・カードの制御論理アー
キテクチャを第３図に示す。この論理回路は、アレイ制
御論理及び再駆動ブロック６３、監視機構６４及びデー
タ処理制御論理ブロック６５の３つの主要構成要素を含
む。これらの構成要素はそれぞれ、内部制御バス６７に
よって相互接続され、クロック論理ブロック６８から線
６７を介して内部クロック信号を受け取る。アレイ制御
論理ブロック６３は再生カウンタ６９とスクラブ・カウ
ンタ７０を含む。これらのカウンタについては、後で第
１５図に関してより詳細に説明する。
キテクチャを第３図に示す。この論理回路は、アレイ制
御論理及び再駆動ブロック６３、監視機構６４及びデー
タ処理制御論理ブロック６５の３つの主要構成要素を含
む。これらの構成要素はそれぞれ、内部制御バス６７に
よって相互接続され、クロック論理ブロック６８から線
６７を介して内部クロック信号を受け取る。アレイ制御
論理ブロック６３は再生カウンタ６９とスクラブ・カウ
ンタ７０を含む。これらのカウンタについては、後で第
１５図に関してより詳細に説明する。
監視機構６４は、アレイ制御論理ブロック６３及びデー
タ・フロー制御論理ブロック６５を構成する状態マシン
を駆動する主状態マシンである。それに含まれるプログ
ラム・レジスタ７１は、適切なカード形式とシステム適
用業務に合わせて状態マシンを初期化／個性化するのに
使用される。データ・フロー制御論理ブロック６５は、
特殊機能レジスタ（ＳＦＲ）７２を含む。ＳＦＲは主と
して、種々の診断動作及び自己検査動作のためにデータ
・フロー論理ブロック６５を個性化するのに使用される
。プログラム・レジスタ７１と５ＦＲ７２は、第２図に
示した診断状況レジスタ及び内部制御レジスタ５６の一
部である。
タ・フロー制御論理ブロック６５を構成する状態マシン
を駆動する主状態マシンである。それに含まれるプログ
ラム・レジスタ７１は、適切なカード形式とシステム適
用業務に合わせて状態マシンを初期化／個性化するのに
使用される。データ・フロー制御論理ブロック６５は、
特殊機能レジスタ（ＳＦＲ）７２を含む。ＳＦＲは主と
して、種々の診断動作及び自己検査動作のためにデータ
・フロー論理ブロック６５を個性化するのに使用される
。プログラム・レジスタ７１と５ＦＲ７２は、第２図に
示した診断状況レジスタ及び内部制御レジスタ５６の一
部である。
第１図のメモリ・カードのデータ・フロー・アーキテク
チャを、第４図により詳細に示す。ただし、同じまたは
類似の構成要素は第２図で使用したものと同じ参照番号
で示す。第４図で、参照番号に付加された接尾辞ｒａＪ
またはｒｂＪはそれぞれ偶数及び奇数のデータ転送論理
回路を示す。データ・フローの主要部分をよりよく示す
ため、第５図を参照する。第５図は、第４図のデータ・
フロー図の破線領域の論理回路の拡大図である。
チャを、第４図により詳細に示す。ただし、同じまたは
類似の構成要素は第２図で使用したものと同じ参照番号
で示す。第４図で、参照番号に付加された接尾辞ｒａＪ
またはｒｂＪはそれぞれ偶数及び奇数のデータ転送論理
回路を示す。データ・フローの主要部分をよりよく示す
ため、第５図を参照する。第５図は、第４図のデータ・
フロー図の破線領域の論理回路の拡大図である。
本発明−によるスマート・メモリ・カードについて述べ
るべき最初の様態は性能である。ここでは、主要な取出
し及び記憶転送速度の問題とそれに関連する解決法につ
いて述べる。さらに、メモリ・カードの全体的性能を向
上させるための他のユニークなアーキテクチャ及びイン
ターフェース技術についても述べる。
るべき最初の様態は性能である。ここでは、主要な取出
し及び記憶転送速度の問題とそれに関連する解決法につ
いて述べる。さらに、メモリ・カードの全体的性能を向
上させるための他のユニークなアーキテクチャ及びイン
ターフェース技術についても述べる。
新世代Ｉ ８Ｍ９３７０シリーズ・コンピュータが必要
とするような、２７ナノ秒ごとにカード１枚当り８バイ
トという速さのデータ転送速度を達成するため、メモリ
・カード・アーキテクチャでは、カード上で２つの形の
インターリーブを利用する。
とするような、２７ナノ秒ごとにカード１枚当り８バイ
トという速さのデータ転送速度を達成するため、メモリ
・カード・アーキテクチャでは、カード上で２つの形の
インターリーブを利用する。
第１の形は、現在使用中の大半の動的ランダム・アクセ
ス・メモリの固有部分であるページ・モード動作に関す
るものである。第２の形式は、１６バイトの内部アレイ
・バスと８バイトの外部システム・バス間のオンカード
操作である。本発明による「スマート」メモリ・カード
・アーキテクチャは、後述する単純なインターフェース
とあいまって、このインターリ−ピングを可能にし、広
範囲のインターリーブ方式に使用して様々な性能上の要
件を満たすことができる。
ス・メモリの固有部分であるページ・モード動作に関す
るものである。第２の形式は、１６バイトの内部アレイ
・バスと８バイトの外部システム・バス間のオンカード
操作である。本発明による「スマート」メモリ・カード
・アーキテクチャは、後述する単純なインターフェース
とあいまって、このインターリ−ピングを可能にし、広
範囲のインターリーブ方式に使用して様々な性能上の要
件を満たすことができる。
タイミング図を第６図に示す。活動状態のアレイ・ペー
ジ・モード動作中にアレイ列アドレス・ストローブ（Ｃ
ＡＳ）線をインターリーブすると、背面取出しまたは記
憶動作の場合よりメモリとの間でのデータのより高速な
転送が可能になる。−例として、第６図を参照すると、
１対のメモリ・バンクのすべてのアレイに対するアレイ
行アドレス・ストローブ（ＲＡＳ）が活動化され（低レ
ベル）、取出しページ・モード動作中ずっと保持される
。次いでバンクＡに対するＣＡＳが活動化されて、メモ
リから１６バイトを取り出し、続いて、バンクＢに対す
るＣＡＳが活動化されてさらに１６バイトを取り出し、
続いてバンクＡからさらに１６バイトが取り出され、最
後にバンクＢから１６バイトが取り出される。これらの
４回の１６バイト・アレイ転送は、次いでＦＣＣ論理回
路により２重１６バイト・レジスタ（第２図の５１と５
７）を介してパイプライン化される。本発明は、アレイ
のバンク１個当りわずか２ページ・サイクルの場合につ
いて示す。しかし、ページ・モード動作は、１回のＲＡ
Ｓ活動化中に多数のＣＡＳ活動化を含むことができる。
ジ・モード動作中にアレイ列アドレス・ストローブ（Ｃ
ＡＳ）線をインターリーブすると、背面取出しまたは記
憶動作の場合よりメモリとの間でのデータのより高速な
転送が可能になる。−例として、第６図を参照すると、
１対のメモリ・バンクのすべてのアレイに対するアレイ
行アドレス・ストローブ（ＲＡＳ）が活動化され（低レ
ベル）、取出しページ・モード動作中ずっと保持される
。次いでバンクＡに対するＣＡＳが活動化されて、メモ
リから１６バイトを取り出し、続いて、バンクＢに対す
るＣＡＳが活動化されてさらに１６バイトを取り出し、
続いてバンクＡからさらに１６バイトが取り出され、最
後にバンクＢから１６バイトが取り出される。これらの
４回の１６バイト・アレイ転送は、次いでＦＣＣ論理回
路により２重１６バイト・レジスタ（第２図の５１と５
７）を介してパイプライン化される。本発明は、アレイ
のバンク１個当りわずか２ページ・サイクルの場合につ
いて示す。しかし、ページ・モード動作は、１回のＲＡ
Ｓ活動化中に多数のＣＡＳ活動化を含むことができる。
すなわち、多数の取出し動作に対する１６バイト・アレ
イ転送の実際の数を飛躍的に増大させることができる。
イ転送の実際の数を飛躍的に増大させることができる。
ベクトル処理の性能を向上させるために、アレイ・バン
ク１つ当りのページ・サイクルの数を増加させることが
できる。現在使用されているアレイに対するページ制限
でも、十二分な能力が提供される。
ク１つ当りのページ・サイクルの数を増加させることが
できる。現在使用されているアレイに対するページ制限
でも、十二分な能力が提供される。
メモリへのまたはメモリからの各１６バイト・アレイ転
送は、それぞれ奇数及び偶数システム・データ転送とカ
ード上またはカード外でインターリーブされる。取出し
時のデータの１６バイトから８バイトへの多重化は、出
力多重化回路７３と７４（第４図）によって実行される
。記憶時の８バイトから１６バイトへの変換は、受け取
ったシステム・データを記憶バッファの奇数セクション
１２５ａまたは１２６ａ及び偶数セフシラン１２５ｂま
たは１２８ｂ （第４図）に経路指定することによって
実施され、対応するシステム転送用の当該のラッチ・セ
クションのみを使用可能にする。
送は、それぞれ奇数及び偶数システム・データ転送とカ
ード上またはカード外でインターリーブされる。取出し
時のデータの１６バイトから８バイトへの多重化は、出
力多重化回路７３と７４（第４図）によって実行される
。記憶時の８バイトから１６バイトへの変換は、受け取
ったシステム・データを記憶バッファの奇数セクション
１２５ａまたは１２６ａ及び偶数セフシラン１２５ｂま
たは１２８ｂ （第４図）に経路指定することによって
実施され、対応するシステム転送用の当該のラッチ・セ
クションのみを使用可能にする。
取出し時１６バイトから８バイトへの変換について、以
下に第４図と第５図に関して説明する。
下に第４図と第５図に関して説明する。
ＬＧＡラッチ５１ａからの偶数転送はＥＣＣＡ３５ａに
供給され、ＬＧＡラッチ５１． ｂからの奇数転送はＥ
ＣＣＢ５５ｂに供給される。ＥＣＣＡ３５ａ及びＥＣＣ
Ｂ５５ｂの出力は、それぞれＬＧＢラッチ５７ａ及び５
７ｂにラッチされる。これらのラッチは、低速マルチプ
レクサ（ＭＵＸ）７３に出力を供給する。ＥＣＣＡ３５
ａとＥＣＣＢ５５ｂの出力はまた、マルチプレクサ７３
の出力と共に高速マルチプレクサ（ＭＵＸ）７４に供給
される。高速ＭＵＸ７４の出力は、システム転送ラッチ
６０を介してドライバ６１に供給される。
供給され、ＬＧＡラッチ５１． ｂからの奇数転送はＥ
ＣＣＢ５５ｂに供給される。ＥＣＣＡ３５ａ及びＥＣＣ
Ｂ５５ｂの出力は、それぞれＬＧＢラッチ５７ａ及び５
７ｂにラッチされる。これらのラッチは、低速マルチプ
レクサ（ＭＵＸ）７３に出力を供給する。ＥＣＣＡ３５
ａとＥＣＣＢ５５ｂの出力はまた、マルチプレクサ７３
の出力と共に高速マルチプレクサ（ＭＵＸ）７４に供給
される。高速ＭＵＸ７４の出力は、システム転送ラッチ
６０を介してドライバ６１に供給される。
ドライバ６１は、システム・バスへのインターフェース
をもたらす。取出しの第１の８バイト転送は、常に高速
マルチプレクサ経路０または１を介して送られ、第２の
８バイト転送は高速マルチプレクサ経路２を介して送ら
れる。第１の８バイト転送は、関連する１６バイト・ア
レイ転送がＬＧＢラッチ５７にラッチされるのと同時に
、システム転送ラッチ６０にラッチされる。
をもたらす。取出しの第１の８バイト転送は、常に高速
マルチプレクサ経路０または１を介して送られ、第２の
８バイト転送は高速マルチプレクサ経路２を介して送ら
れる。第１の８バイト転送は、関連する１６バイト・ア
レイ転送がＬＧＢラッチ５７にラッチされるのと同時に
、システム転送ラッチ６０にラッチされる。
以下の例に示すように、連続する４回の１６バイト転送
は、ＣＡＳ線をインターリーブして、この６４バイトの
データを８回の８バイト転送でシステム・バスに転送す
ることにより、メモリから取り出される。この２つのイ
ンターリーブ動作により、８回のデータ転送がすべて連
続し最小のシステム・クロック速度で行なわれるように
、エラー訂正コード（ＥＣＣ）回路５５ａと５５ｂを介
してデータをパイプライン化することができる。この動
作のタイミング図を、第７図に示す。第７図では、括弧
内の数は、タイミング・パルスが高レベルのとき、どの
レジスタ・ラッチが使用可能になるかを示す。ａ／ｂは
、偶数（ａ）データと奇数（ｂ）データの両方（完全１
６バイト）が同時にラッチされることを示す。
は、ＣＡＳ線をインターリーブして、この６４バイトの
データを８回の８バイト転送でシステム・バスに転送す
ることにより、メモリから取り出される。この２つのイ
ンターリーブ動作により、８回のデータ転送がすべて連
続し最小のシステム・クロック速度で行なわれるように
、エラー訂正コード（ＥＣＣ）回路５５ａと５５ｂを介
してデータをパイプライン化することができる。この動
作のタイミング図を、第７図に示す。第７図では、括弧
内の数は、タイミング・パルスが高レベルのとき、どの
レジスタ・ラッチが使用可能になるかを示す。ａ／ｂは
、偶数（ａ）データと奇数（ｂ）データの両方（完全１
６バイト）が同時にラッチされることを示す。
取出し動作時の２７ナノ秒という転送速度を満たし、最
適なデータ制御の柔軟性を可能にするために、ユニーク
な出力マルチプレクサとラッチ回路を開発しなければな
らなかった。この回路は、２つの重要なタイミング経路
を満たさなければならなかった。一方の経路は、ＥＣＣ
取出し論理回路を介する内部ラッチ５１からラッチ５７
への遅延で、他方の経路はシステム・バス出力へのラッ
チ６０である。システム・バスを横切るラッチ間遅延が
２７ナノ秒という要件のため、システム・ラッチ６０と
ドライバ６１の間に組合せ論理回路を配置することは妨
げられた。したがって、１６バイト・アレイ転送から８
バイト・システム転送へのインターリーブのためのマル
チプレクサ論理回路は、内部ＥＣＣラッチ・グループ間
に配置しなければならない。このため、システム・ラッ
チ６０でラッチされてその直後に送り出されるように、
ＥＣＣ回路５５ａと５５ｂで各アレイ転送（偶数または
奇数）の最初の８バイトを得ることに関して問題が生じ
た。この特殊なラッチ及びマルチプレクサの方式は、デ
ータ及びパリティ・ビットならびにいくつかのエラー信
号に使用される。
適なデータ制御の柔軟性を可能にするために、ユニーク
な出力マルチプレクサとラッチ回路を開発しなければな
らなかった。この回路は、２つの重要なタイミング経路
を満たさなければならなかった。一方の経路は、ＥＣＣ
取出し論理回路を介する内部ラッチ５１からラッチ５７
への遅延で、他方の経路はシステム・バス出力へのラッ
チ６０である。システム・バスを横切るラッチ間遅延が
２７ナノ秒という要件のため、システム・ラッチ６０と
ドライバ６１の間に組合せ論理回路を配置することは妨
げられた。したがって、１６バイト・アレイ転送から８
バイト・システム転送へのインターリーブのためのマル
チプレクサ論理回路は、内部ＥＣＣラッチ・グループ間
に配置しなければならない。このため、システム・ラッ
チ６０でラッチされてその直後に送り出されるように、
ＥＣＣ回路５５ａと５５ｂで各アレイ転送（偶数または
奇数）の最初の８バイトを得ることに関して問題が生じ
た。この特殊なラッチ及びマルチプレクサの方式は、デ
ータ及びパリティ・ビットならびにいくつかのエラー信
号に使用される。
次にこの方法について詳細に説明する。
以下の説明の理解を助けるために、用語の定義を示す。
通常取出しという用語は、６４バイト（４アレイ転送）
境界を越えるデータ循環が起こらないことを意味する。
境界を越えるデータ循環が起こらないことを意味する。
すなわち、転送列０１２３４５６７、Ｇ３４５８７．４
５Ｂ、Ｇ７などは許容されるが、１２３４５６７０．８
７０１２３．７０などは許容されない。０１２３４５８
７の列を第７図のタイミング図に示す。ページ取出しと
いう用語は、完全８転送動作のみを指し、その際に境界
を越えることが許容される。偶数開始列の例は、２３０
１６７４５．８７４５２３０１などである。奇数開始列
の例は、１０３２５４７８．５４７８１０３２などであ
る。
５Ｂ、Ｇ７などは許容されるが、１２３４５６７０．８
７０１２３．７０などは許容されない。０１２３４５８
７の列を第７図のタイミング図に示す。ページ取出しと
いう用語は、完全８転送動作のみを指し、その際に境界
を越えることが許容される。偶数開始列の例は、２３０
１６７４５．８７４５２３０１などである。奇数開始列
の例は、１０３２５４７８．５４７８１０３２などであ
る。
偶数（ＥＣＣＢ５５ｂ）システム転送を最初に送り出す
通常取出しまたはページ取出しでは、以下に示す動作が
行なわれる。許容される開始及び奇数非ページ動作のタ
イミング・ギャップをＧとして示す。１６バイト・アレ
イ取出しは、カード上の両方のモジュールのＬＧＡ５１
ａと５１ｂにラッチされる。取出しの場合について、
この点を、第７図にクロック・ポイント３で示す。両方
のモジュールを横切る４つのＦＣＣがこのデータを処理
し、完全１６バイトがクロック・ポイント５でＬＧＢ５
７ａと５７ｂにラッチされる。ＬＧＢ５７ａと５７ｂに
ラッチされた１６バイトは、第２の８バイト・システム
転送の間データを保持するが、クロック・ポイント５で
ＬＧＡ５１に同時にラッチされた次の１６バイト・アレ
イ転送は、ＥＣＣ論理回路５５ａと５５ｂを介してパイ
プライン化される。保持されたＬＧＢデータは、拡張Ｅ
ＣＣが呼び出される場合に使用される完全１６バイト内
部データ・ループ（＋検査ビット）にも使用される。同
時に（クロック・ポイント５で）、この特定の場合（偶
数が最初）、各ＥＣＣＡ３５ａからの８バイトが、「高
速マルチプレクサ」７４経路０を介してシステム・ラッ
チ６０に送られ、次いでシステム・バス上でドライブさ
れる。次のクロック（クロック・ポイント６）で、各Ｅ
ＣＣＢ５５ｂからの以前にラッチされた８バイトが、Ｌ
ＧＢ５７ｂから「低速マルチプレクサ」７３経路１及び
高速マルチプレクサ７４経路２を介してシステム・ラッ
チ６０に送られる。したがって、カード外での連続８バ
イト転送は、一方のモジュールからの４バイトと他方の
モジュールからの４バイトで構成される。
通常取出しまたはページ取出しでは、以下に示す動作が
行なわれる。許容される開始及び奇数非ページ動作のタ
イミング・ギャップをＧとして示す。１６バイト・アレ
イ取出しは、カード上の両方のモジュールのＬＧＡ５１
ａと５１ｂにラッチされる。取出しの場合について、
この点を、第７図にクロック・ポイント３で示す。両方
のモジュールを横切る４つのＦＣＣがこのデータを処理
し、完全１６バイトがクロック・ポイント５でＬＧＢ５
７ａと５７ｂにラッチされる。ＬＧＢ５７ａと５７ｂに
ラッチされた１６バイトは、第２の８バイト・システム
転送の間データを保持するが、クロック・ポイント５で
ＬＧＡ５１に同時にラッチされた次の１６バイト・アレ
イ転送は、ＥＣＣ論理回路５５ａと５５ｂを介してパイ
プライン化される。保持されたＬＧＢデータは、拡張Ｅ
ＣＣが呼び出される場合に使用される完全１６バイト内
部データ・ループ（＋検査ビット）にも使用される。同
時に（クロック・ポイント５で）、この特定の場合（偶
数が最初）、各ＥＣＣＡ３５ａからの８バイトが、「高
速マルチプレクサ」７４経路０を介してシステム・ラッ
チ６０に送られ、次いでシステム・バス上でドライブさ
れる。次のクロック（クロック・ポイント６）で、各Ｅ
ＣＣＢ５５ｂからの以前にラッチされた８バイトが、Ｌ
ＧＢ５７ｂから「低速マルチプレクサ」７３経路１及び
高速マルチプレクサ７４経路２を介してシステム・ラッ
チ６０に送られる。したがって、カード外での連続８バ
イト転送は、一方のモジュールからの４バイトと他方の
モジュールからの４バイトで構成される。
奇数（ＥＣＣＢ５５ｂ）システム転送を最初に送り出す
通常取出しでは、データは、ＬＧＡ５１ａ、５１ｂ及び
ＬＧＢ５７ａ１５７ｂにラッチされ、前述の場合と同様
にＥＣＣ５５ａ及び５５ｂによって処理される。しかし
、ＥＣＣＢ５５ｂデータは、ＬＧＢ時（クロック・ポイ
ント５）にシステム・ラッチにラッチされない。データ
が転送ストリングをラッチ・アップする前に間隙を置く
ために１クロツク・サイクルの遅延を設けて、クロック
・ポイント６で奇数データをシステム・ラッチ６０に保
持し、転送ストリングがこのケースで連続するようにさ
せる。その結果、最初のケースで使用したものと同じＬ
ＧＢ−システム・ラッチ・マルチプレクサ方式に従う。
通常取出しでは、データは、ＬＧＡ５１ａ、５１ｂ及び
ＬＧＢ５７ａ１５７ｂにラッチされ、前述の場合と同様
にＥＣＣ５５ａ及び５５ｂによって処理される。しかし
、ＥＣＣＢ５５ｂデータは、ＬＧＢ時（クロック・ポイ
ント５）にシステム・ラッチにラッチされない。データ
が転送ストリングをラッチ・アップする前に間隙を置く
ために１クロツク・サイクルの遅延を設けて、クロック
・ポイント６で奇数データをシステム・ラッチ６０に保
持し、転送ストリングがこのケースで連続するようにさ
せる。その結果、最初のケースで使用したものと同じＬ
ＧＢ−システム・ラッチ・マルチプレクサ方式に従う。
ただし、ＬＧＢ時におけるシステム・ラッチへの「高速
マルチプレクサ」７４経路Ｏ入力が阻止される。
マルチプレクサ」７４経路Ｏ入力が阻止される。
奇数（ＥＣＣＢ５５ｂ）システム転送を最初に送り出す
ページ取出しでは、奇数転送は、その前に間隙を置かず
に、直接送り出される。この場合、システム・ラッチは
、「高速マルチプレクサ」７４経路１を介して、ＬＧＢ
時（クロック・ポイント５）にＥＣＣＢデータをロード
される。次のクロック（クロック・ポイント６）で、各
ＥＣＣＡ３５ａからの以前にラッチされた８バイトが、
「低速マルチプレクサ」７３経路Ｏ及び「高速マルチプ
レクサ」７４経路２を介してＬＧＢ５７ａからシステム
・ラッチに送り出される。
ページ取出しでは、奇数転送は、その前に間隙を置かず
に、直接送り出される。この場合、システム・ラッチは
、「高速マルチプレクサ」７４経路１を介して、ＬＧＢ
時（クロック・ポイント５）にＥＣＣＢデータをロード
される。次のクロック（クロック・ポイント６）で、各
ＥＣＣＡ３５ａからの以前にラッチされた８バイトが、
「低速マルチプレクサ」７３経路Ｏ及び「高速マルチプ
レクサ」７４経路２を介してＬＧＢ５７ａからシステム
・ラッチに送り出される。
システム・バスへのコマンドで活動化された診断データ
転送はすべて、前のサイクルからのデータを保持するｒ
ＬＧＢ様」ラッチからくる。長いＬＧＢ−ＦＣＣ経路は
最初のバス転送には含まれないので、すべての診断コマ
ンド取出し転送は、「低速マルチプレクサ」７３を介し
て経路設定される。本発明によるメモリ・カードに必要
な診断取出しの数に対応するために、「高速マルチプレ
クサ」７４に追加の「低速マルチプレクサ」７３経路入
力（３）が追加されて、均衡の取れた４−１マルチプレ
クサになる。「低速マルチプレクサ」７３は、必要に応
じた幅にできる。この幅の増加は、多目的データ・バス
の柔軟性によって獲得できる、前述の転送深さの増加に
関連する。コマンドには関連しないが、内部特殊機能レ
ジスタ（ＳＦＲ）（第２図の５８）設定に関連する診断
データ転送は、ＬＧＢラッチ及び出力マルチプレクサの
前にデータ経路に経路設定される。すなわち、それらの
転送は、上記の３つのケースのいずれかに応じて処理さ
れる。
転送はすべて、前のサイクルからのデータを保持するｒ
ＬＧＢ様」ラッチからくる。長いＬＧＢ−ＦＣＣ経路は
最初のバス転送には含まれないので、すべての診断コマ
ンド取出し転送は、「低速マルチプレクサ」７３を介し
て経路設定される。本発明によるメモリ・カードに必要
な診断取出しの数に対応するために、「高速マルチプレ
クサ」７４に追加の「低速マルチプレクサ」７３経路入
力（３）が追加されて、均衡の取れた４−１マルチプレ
クサになる。「低速マルチプレクサ」７３は、必要に応
じた幅にできる。この幅の増加は、多目的データ・バス
の柔軟性によって獲得できる、前述の転送深さの増加に
関連する。コマンドには関連しないが、内部特殊機能レ
ジスタ（ＳＦＲ）（第２図の５８）設定に関連する診断
データ転送は、ＬＧＢラッチ及び出力マルチプレクサの
前にデータ経路に経路設定される。すなわち、それらの
転送は、上記の３つのケースのいずれかに応じて処理さ
れる。
第８図に示すように、カード上の別々の４つの４バイト
ＥＣＣ７５，７８，７７及び７８を使用すると、カード
上アレイ・バスは１６バイト幅だとしても４バイト直接
記憶動作を行なう手段が与えられる。主メモリ記憶装置
の多くは１６バイトより小さいので、このことは、キャ
ッシュが存在しないときシステム性能にとって重要であ
る。この細分性の高いＥＣＣ方式により、ＥＣＣ境界か
ら始まるすべての記憶は、４バイトずつの増分で直接記
憶として実行することができる。直接記憶が実行できな
いときは、同じ結果を得るために追加の読取り・修正・
書込−み（ＲＭＷ）サイクルが必要となる。
ＥＣＣ７５，７８，７７及び７８を使用すると、カード
上アレイ・バスは１６バイト幅だとしても４バイト直接
記憶動作を行なう手段が与えられる。主メモリ記憶装置
の多くは１６バイトより小さいので、このことは、キャ
ッシュが存在しないときシステム性能にとって重要であ
る。この細分性の高いＥＣＣ方式により、ＥＣＣ境界か
ら始まるすべての記憶は、４バイトずつの増分で直接記
憶として実行することができる。直接記憶が実行できな
いときは、同じ結果を得るために追加の読取り・修正・
書込−み（ＲＭＷ）サイクルが必要となる。
４つの４バイトＦＣＣを使用すると、またメモリ・アレ
イが、×１構成の代わりに×４構成で使用できるように
なる。×４アレイ、すなわちチップ１個当り４つのデー
タ入出力を用いると、メモリの細分性が向上する。すな
わち、設定されたメモリ・チップ密度で、個々のバンク
内のメモリの深さを減少させ、そのバンク内のアレイの
入出力幅を増加させることにより、より小さなカード・
アドレス密度を実現することができる。たとえば、５１
２ＫＸ２アレイを用いて１６バイトの帯幅を得るために
、８０アレイが必要である。追加のアレイは、各ＥＣＣ
に関連する検査ビット及び予備ビット用のものである。
イが、×１構成の代わりに×４構成で使用できるように
なる。×４アレイ、すなわちチップ１個当り４つのデー
タ入出力を用いると、メモリの細分性が向上する。すな
わち、設定されたメモリ・チップ密度で、個々のバンク
内のメモリの深さを減少させ、そのバンク内のアレイの
入出力幅を増加させることにより、より小さなカード・
アドレス密度を実現することができる。たとえば、５１
２ＫＸ２アレイを用いて１６バイトの帯幅を得るために
、８０アレイが必要である。追加のアレイは、各ＥＣＣ
に関連する検査ビット及び予備ビット用のものである。
すなわち、バンクのメモリの深さは、５１２にで、バン
クのサイズは８メガバイト（Ｍｂ）である。最小の２つ
のバンク・カードは１８Ｍｂである。前述した必要なイ
ンターリ−ピングのために常に少なくとも２つのバンク
がなければならない。ＩＭｂのＤＲＡＭを２５６ＫＸ４
に構成する場合、そのバンクに対する１６０ビツト（１
６バイトに対して１２８ビツト、検査ビット用に２８ビ
ツト、予備ビットに４ビツト）を得るのに４０アレイし
か必要でない。すなわち、バンクは、わずか深さ２５６
Ｋ、サイズ４Ｍｂである。同じ幅のアレイ・バンクを
さらに追加することにより、プロセッサのカード密度の
全範囲が実現される。細分性を減少するために×４構成
にし、直接書込み効率のために４つのＦＣＣを設けると
、第８図に示すようなある種の方式で内部プレイ・バス
を構成することにより、重要な信頼性上の利点が実現さ
れる。各アレイからの入出力１は第１のＥＣＣ７５に送
られ、各アレイからの入出力２は第２のＥＣＣ７６に送
られ、入出力３は第３のＥＣＣ７７に、入出力４は第４
のＥＣＣ７８に送られる。このようにして、チップ破損
などの大きなアレイ障害が起こっても、せいぜいＩＥＣ
Ｃワードワー１ビツトしか影響を受けない。このため、
単一エラー訂正（ＳＥＣ）ハードウェアがその障害を補
償するため最も効率的に動作することができる。
クのサイズは８メガバイト（Ｍｂ）である。最小の２つ
のバンク・カードは１８Ｍｂである。前述した必要なイ
ンターリ−ピングのために常に少なくとも２つのバンク
がなければならない。ＩＭｂのＤＲＡＭを２５６ＫＸ４
に構成する場合、そのバンクに対する１６０ビツト（１
６バイトに対して１２８ビツト、検査ビット用に２８ビ
ツト、予備ビットに４ビツト）を得るのに４０アレイし
か必要でない。すなわち、バンクは、わずか深さ２５６
Ｋ、サイズ４Ｍｂである。同じ幅のアレイ・バンクを
さらに追加することにより、プロセッサのカード密度の
全範囲が実現される。細分性を減少するために×４構成
にし、直接書込み効率のために４つのＦＣＣを設けると
、第８図に示すようなある種の方式で内部プレイ・バス
を構成することにより、重要な信頼性上の利点が実現さ
れる。各アレイからの入出力１は第１のＥＣＣ７５に送
られ、各アレイからの入出力２は第２のＥＣＣ７６に送
られ、入出力３は第３のＥＣＣ７７に、入出力４は第４
のＥＣＣ７８に送られる。このようにして、チップ破損
などの大きなアレイ障害が起こっても、せいぜいＩＥＣ
Ｃワードワー１ビツトしか影響を受けない。このため、
単一エラー訂正（ＳＥＣ）ハードウェアがその障害を補
償するため最も効率的に動作することができる。
冗長アレイも×４で構成される。このようにして、各Ｅ
ＣＣワードに冗長ビット（予備ビット）を設けることが
できる。この論理回路は、故障チップをｆｉｔｆｉする
ために冗長アレイの４つのビットすべてを交換し、ある
いはチップの入出力の故障を置換するためにビットの一
部だけを置換することができる能力をもつ。個別化され
た各ＥＣＣごとにこの交換を制御するために、チップ上
に冗長ビット・アドレス・レジスタが設けられている。
ＣＣワードに冗長ビット（予備ビット）を設けることが
できる。この論理回路は、故障チップをｆｉｔｆｉする
ために冗長アレイの４つのビットすべてを交換し、ある
いはチップの入出力の故障を置換するためにビットの一
部だけを置換することができる能力をもつ。個別化され
た各ＥＣＣごとにこの交換を制御するために、チップ上
に冗長ビット・アドレス・レジスタが設けられている。
カード上のアレイ・バンク間を別々に制御するための追
加の冗長ビット・アドレス・レジスタも存在する。すな
わち、一方のバンク中の冗長アレイが位置１の故障チッ
プを交換して外し、他方のバンク中の冗長アレイが位置
９の故障チップを交換して外すことができる。４つのＦ
ＣＣと×４構成でアレイを使用することの結合効果が完
全に実現できるのは、データ選択を伴うアレイを使用す
るときだけであることに留意されたい。すなわち、個別
データ選択を伴うＩＭｂ及び４Ｍｂのアレイを使用する
と、データ選択をもたない標準アレイに対して大きな性
能上の利益が得られる。
加の冗長ビット・アドレス・レジスタも存在する。すな
わち、一方のバンク中の冗長アレイが位置１の故障チッ
プを交換して外し、他方のバンク中の冗長アレイが位置
９の故障チップを交換して外すことができる。４つのＦ
ＣＣと×４構成でアレイを使用することの結合効果が完
全に実現できるのは、データ選択を伴うアレイを使用す
るときだけであることに留意されたい。すなわち、個別
データ選択を伴うＩＭｂ及び４Ｍｂのアレイを使用する
と、データ選択をもたない標準アレイに対して大きな性
能上の利益が得られる。
第２図を参照すると、取出し動作の場合、ユニークな２
重ラッチ・グループ５１及び５７のデータ・フロー設計
を利用することにより、本発明によるメモリ・カードで
、ＥＣＣ論理遅延の固有の影響が最小になり、回路カウ
ントも大幅に減少する。
重ラッチ・グループ５１及び５７のデータ・フロー設計
を利用することにより、本発明によるメモリ・カードで
、ＥＣＣ論理遅延の固有の影響が最小になり、回路カウ
ントも大幅に減少する。
記憶動作では、２重ラッチ対は５３及び５７であり、内
部データ・ループ動作を必要とする動作では、２重ラッ
チ対は５４及び５７である。データがＥＣＣ５５にラッ
チされそこから取り出されるこの同期２重ラッチ方式は
、データをＥＣＣ５５を介して高速度でパイプライン化
することができる。さらに、取出し時には、ＦＣＣＣＣ
シカラッチ５１データをＥＣＣコード化回路に同期させ
ることにより、全体的ＦＣＣ性能を向上させる。このこ
とが重要となるのは、１つまたは複数のアレイに欠陥が
あり、そのデータ出力が不定レベルにあるときである。
部データ・ループ動作を必要とする動作では、２重ラッ
チ対は５４及び５７である。データがＥＣＣ５５にラッ
チされそこから取り出されるこの同期２重ラッチ方式は
、データをＥＣＣ５５を介して高速度でパイプライン化
することができる。さらに、取出し時には、ＦＣＣＣＣ
シカラッチ５１データをＥＣＣコード化回路に同期させ
ることにより、全体的ＦＣＣ性能を向上させる。このこ
とが重要となるのは、１つまたは複数のアレイに欠陥が
あり、そのデータ出力が不定レベルにあるときである。
入力ラッチ動作は、このデータを強制的に良好状態また
は不良状態にするが、どちらの状態もＦＣＣによって処
理でき、かつ必要な場合はＸＥＣＣによって処理できる
。ＥＣＣ出力の同期化により、取出し時にシステムへの
転送を行なうとき、特にビットが訂正されるとき、すべ
てのデータ及びパリティが育効になり、記憶動作が実行
中の場合に、アレイに転送すべき育効検査ビットがすで
に生成されているようになる。
は不良状態にするが、どちらの状態もＦＣＣによって処
理でき、かつ必要な場合はＸＥＣＣによって処理できる
。ＥＣＣ出力の同期化により、取出し時にシステムへの
転送を行なうとき、特にビットが訂正されるとき、すべ
てのデータ及びパリティが育効になり、記憶動作が実行
中の場合に、アレイに転送すべき育効検査ビットがすで
に生成されているようになる。
またこの２重うッチ同期設計は、様々なりロック速度に
関する柔軟性をももたらす。ラッチ間でデータをパイプ
ライン化することによって、ＥＣ０５５中のフローを、
最も遅いラッチ間経路のタイミング・マージンを十分に
見込んだクロック速度の数倍の速度で、クロック速度と
同調させることができる。本発明によるメモリ・カード
を使用するロー・エンド・プロセッサのクロック速度は
４０ナノ秒である。すなわち、取出しの場合、ＬＧＡラ
ッチ５１からＬＧＢラッチ５７に至るＥＣＣ経路が、１
クロツタ遅延となるように同調される。記憶動作の場合
も同じことがいえる。ハイ・エンド・プロセッサのクロ
ック速度が２７ナノ秒の場合、内部ラッチ間転送に２つ
のクロック・サイクルが見込まれる。外部システム・バ
スを横切る１回のクロック転送を行なうために、レシー
バからラッチへ及びラッチからドライバへの遅延が制限
されるように、内部論理回路の周りにカード内部ラッチ
・グループが置かれている。設計の目的は、それらの間
に組合せ論理回路がないようにすることであった。
関する柔軟性をももたらす。ラッチ間でデータをパイプ
ライン化することによって、ＥＣ０５５中のフローを、
最も遅いラッチ間経路のタイミング・マージンを十分に
見込んだクロック速度の数倍の速度で、クロック速度と
同調させることができる。本発明によるメモリ・カード
を使用するロー・エンド・プロセッサのクロック速度は
４０ナノ秒である。すなわち、取出しの場合、ＬＧＡラ
ッチ５１からＬＧＢラッチ５７に至るＥＣＣ経路が、１
クロツタ遅延となるように同調される。記憶動作の場合
も同じことがいえる。ハイ・エンド・プロセッサのクロ
ック速度が２７ナノ秒の場合、内部ラッチ間転送に２つ
のクロック・サイクルが見込まれる。外部システム・バ
スを横切る１回のクロック転送を行なうために、レシー
バからラッチへ及びラッチからドライバへの遅延が制限
されるように、内部論理回路の周りにカード内部ラッチ
・グループが置かれている。設計の目的は、それらの間
に組合せ論理回路がないようにすることであった。
内部取出し経路論理回路を通過するのに必要な時間を最
小にするために、パリティ生成が、ＥＣＣコード化論理
回路と並列に行なわれる。実際に、パリティ生成論理回
路の多くは、コード化論理回路の部分から構成され、し
たがって、回路が節約できる。ＥＣＣによるバイト内の
可能なデータ・ビット訂正を補償するため、パリティ・
ビットは、その経路中でデータ経路中のものと類似の訂
正ＸＯＲをもつ。バイト中の任意のビットが訂正（反転
）された場合、システム・バス上で適切なパリティを維
持するために、関連するパリティ・ビットが反転される
。
小にするために、パリティ生成が、ＥＣＣコード化論理
回路と並列に行なわれる。実際に、パリティ生成論理回
路の多くは、コード化論理回路の部分から構成され、し
たがって、回路が節約できる。ＥＣＣによるバイト内の
可能なデータ・ビット訂正を補償するため、パリティ・
ビットは、その経路中でデータ経路中のものと類似の訂
正ＸＯＲをもつ。バイト中の任意のビットが訂正（反転
）された場合、システム・バス上で適切なパリティを維
持するために、関連するパリティ・ビットが反転される
。
このアーキテクチャを用いて、ＥＣＣ及び他の内部論理
回路を通過するラッチ・フローを１方向にすることによ
り回路数が大幅に減少する。ＸＥＣＣ及びＲＭＷの内部
ループを含めてすべての動作に対して、このことがあて
はまる。このため、装置負荷を最小にし、チップ上のワ
イヤ長さを短くすることによって、ＥＣＣ経路の総遅延
が間接的に減少する。チップに対する双方向データ・フ
ローの効果は、第２図に示すような、ラッチ・グループ
５１．５３．５７．８０と、システム・ドライバとレシ
ーバの対６Ｌ６２及びメモリ・ドライバとレシーバの対
５０．５８との間でのユニークな経路設定によって実現
される。ＦＣＣ出力ラッチ５７は記憶時は直接メモリに
入力を供給し、取出し動作中には出力回路６０を介して
システムに入力を供給する。ＥＣＣ入力ラッチ５１と５
３はそれぞれ、取出し時はメモリ・レシーバ５０から、
また記憶時はシステム・レシーバ６２から、入力を供給
される。
回路を通過するラッチ・フローを１方向にすることによ
り回路数が大幅に減少する。ＸＥＣＣ及びＲＭＷの内部
ループを含めてすべての動作に対して、このことがあて
はまる。このため、装置負荷を最小にし、チップ上のワ
イヤ長さを短くすることによって、ＥＣＣ経路の総遅延
が間接的に減少する。チップに対する双方向データ・フ
ローの効果は、第２図に示すような、ラッチ・グループ
５１．５３．５７．８０と、システム・ドライバとレシ
ーバの対６Ｌ６２及びメモリ・ドライバとレシーバの対
５０．５８との間でのユニークな経路設定によって実現
される。ＦＣＣ出力ラッチ５７は記憶時は直接メモリに
入力を供給し、取出し動作中には出力回路６０を介して
システムに入力を供給する。ＥＣＣ入力ラッチ５１と５
３はそれぞれ、取出し時はメモリ・レシーバ５０から、
また記憶時はシステム・レシーバ６２から、入力を供給
される。
このカード・インターフェースの重要な特徴は、幅の広
い多目的データ・バスである。このバスを使用すると、
適正なカード機能のためにこのメモリ・システム・イン
ターフェースに追加しなげればならない制御入力と状況
出力及びエラー出力の数が制限される。すなわち、これ
は、カード設計で直面する機能対チップ／モジュール入
出力（Ｉｌｏ）の制限に対する重要な解決策である。多
目的データ・バスは、カードの柔軟性の要件に対する重
要な解決策でもある。モジュール入出力段での多目的バ
スの仕様は以下の通りである（第９Ａ図及び第９Ｂ図を
参照されたい）。
い多目的データ・バスである。このバスを使用すると、
適正なカード機能のためにこのメモリ・システム・イン
ターフェースに追加しなげればならない制御入力と状況
出力及びエラー出力の数が制限される。すなわち、これ
は、カード設計で直面する機能対チップ／モジュール入
出力（Ｉｌｏ）の制限に対する重要な解決策である。多
目的データ・バスは、カードの柔軟性の要件に対する重
要な解決策でもある。モジュール入出力段での多目的バ
スの仕様は以下の通りである（第９Ａ図及び第９Ｂ図を
参照されたい）。
モジュール入出力バス（合計４５ビツト）ａ）双方向デ
ータまたはアドレス入力用のバイト１ないし３ （２４
） ｂ）双方向データまたはコマンド、フィールド長入力用
のバイトＯ（０８） Ｃ）他のモジュールのバイトＯの入力用の補助バイト（
０８）（この分岐により、カード・タブのコマンド及び
フィールド長情報の単一人力が論理モジュールによって
共用できる。またこの分岐により、コマンドとアドレス
の全体を１サイクルでカードに転送でき、そのため性能
が向上することに留意されたい。）ｄ）４つの双方向デ
ータ・バイト用の双方向パリティ・ビットＯ−４（０４
） ｅ）補助バイト用のパリティ・ビット入力（０１）この
多目的データ・バスは、同じバス線上で様々な入出力デ
ータ・フィールドを多重化することにより、システム・
インターフェースにおけるカード信号入出力の総数を減
少させる。データ及びアドレス／コマンド／フィールド
長による実際の多重化指定を第９Ｂ図に示す。たとえば
、モジュールＬ（第９Ａ図）のデータ・バイト０は、選
択（ＳＥＬ）が表明されたときカードに送られる「コマ
ンド」ワードのフィールド長部分と多重化される。（バ
イトＡで示した）補助バイトは、「コマンド」ワードに
対してだけ存在し、データ・ワード転送には存在しない
ことに留意されたい。
ータまたはアドレス入力用のバイト１ないし３ （２４
） ｂ）双方向データまたはコマンド、フィールド長入力用
のバイトＯ（０８） Ｃ）他のモジュールのバイトＯの入力用の補助バイト（
０８）（この分岐により、カード・タブのコマンド及び
フィールド長情報の単一人力が論理モジュールによって
共用できる。またこの分岐により、コマンドとアドレス
の全体を１サイクルでカードに転送でき、そのため性能
が向上することに留意されたい。）ｄ）４つの双方向デ
ータ・バイト用の双方向パリティ・ビットＯ−４（０４
） ｅ）補助バイト用のパリティ・ビット入力（０１）この
多目的データ・バスは、同じバス線上で様々な入出力デ
ータ・フィールドを多重化することにより、システム・
インターフェースにおけるカード信号入出力の総数を減
少させる。データ及びアドレス／コマンド／フィールド
長による実際の多重化指定を第９Ｂ図に示す。たとえば
、モジュールＬ（第９Ａ図）のデータ・バイト０は、選
択（ＳＥＬ）が表明されたときカードに送られる「コマ
ンド」ワードのフィールド長部分と多重化される。（バ
イトＡで示した）補助バイトは、「コマンド」ワードに
対してだけ存在し、データ・ワード転送には存在しない
ことに留意されたい。
関連するパリティ・ビットは第９Ｂ図には示されていな
い。最も重要なことであるが、このことが、カード論理
回路上のチップ入出力信号パッド及びモジュール入出力
ビンの削減に直接に関係している。「スマート」メモリ
・カードの好ましい実施例の多目的バスの特定のデータ
・フィールドを、以下のリストに示す。
い。最も重要なことであるが、このことが、カード論理
回路上のチップ入出力信号パッド及びモジュール入出力
ビンの削減に直接に関係している。「スマート」メモリ
・カードの好ましい実施例の多目的バスの特定のデータ
・フィールドを、以下のリストに示す。
１）入力フィールド
ａ）コマンド／フィールド長／アドレス（「コマンド」
ワード） ｂ）通常記憶データ（パリティを含む）Ｃ）診断データ
（１） 制御レジスタは次のものをロードする。
ワード） ｂ）通常記憶データ（パリティを含む）Ｃ）診断データ
（１） 制御レジスタは次のものをロードする。
ｉ）特殊機能レジスタ７２
（データ・フロー論理の内部制御）
（非コマンド診断動作開始）
ｉｉ）冗長ビット・アドレス・レジスタ５８ｄ（内部ビ
ット交換を制御する） ｉｉｉ ）プログラム・レジスタ７１ （内部制御論理回路の初期化） データ・レジスタ・ロード５６ｆ ｉ）検査ビット・レジスタ ｉｉ）冗長ビット・レジスタ ｄ）診断データ（２） データ・ループ記憶 直接検査及び冗長ビット記憶 ＥＣＣなしの記憶 ２）出力フィールド ａ）通常取出しデータ（パリティをもつ）ｂ）診断デー
タ（１） 制御レジスタは次のものを読み取る。
ット交換を制御する） ｉｉｉ ）プログラム・レジスタ７１ （内部制御論理回路の初期化） データ・レジスタ・ロード５６ｆ ｉ）検査ビット・レジスタ ｉｉ）冗長ビット・レジスタ ｄ）診断データ（２） データ・ループ記憶 直接検査及び冗長ビット記憶 ＥＣＣなしの記憶 ２）出力フィールド ａ）通常取出しデータ（パリティをもつ）ｂ）診断デー
タ（１） 制御レジスタは次のものを読み取る。
ｉ）特殊機能レジスタ７２
ｉｉ）冗長ビット・アドレス・レジスタ５６ｄｉｉｉ
）プログラム・レジスタ７１ ｉｖ）マスク・レジスタ５８ｃ データ・レジスタは次のものを読み取る。
）プログラム・レジスタ７１ ｉｖ）マスク・レジスタ５８ｃ データ・レジスタは次のものを読み取る。
ｉ）検査ビット・レジスタ５６ｆ
ｉｔ ）冗長ビット・レジスタ５８ｆ
状況レジスタは次のものを読み取る。
ｉ）シンドローム・レジスタ５８ａ
ｉｆ ）チエッカ情報５８ｂ
ｉｉｉ ）拡張ＥＣＣカウンタ５８ｅ
ｄ）診断データ（２）
データ・ループ取出し
直接検査及び冗長ビット取出し
ＥＣＣなしの取出し
上記のリストで、診断（１）は、コマンドで駆動される
ものに関する。コマンド・リストについては表１を参照
されたい。診断（２）は、特殊機能レジスタ（ＳＦＲ）
？２の設定によって制御されるものに関する。５ＦＲ７
２のロードはコマンドによって駆動されることに留意さ
れたい。表１のコマンドＨＥ Ｘ Ｏ６０，を参照のこ
と。表１には「１６進コ一ド解釈ｊ図及び例も含まれて
いる。
ものに関する。コマンド・リストについては表１を参照
されたい。診断（２）は、特殊機能レジスタ（ＳＦＲ）
？２の設定によって制御されるものに関する。５ＦＲ７
２のロードはコマンドによって駆動されることに留意さ
れたい。表１のコマンドＨＥ Ｘ Ｏ６０，を参照のこ
と。表１には「１６進コ一ド解釈ｊ図及び例も含まれて
いる。
メモリ・カード上の論理回路は、２つの主要部分に分か
れる。１）制御論理回路、第１図の４６ｂ−ｅまたは４
７ ｂ −ｅ ｏ監視機構６４（状態マシン制御装置）
、第３図のアレイ制御論理回路６３、及びデータ・フロ
ー制御論理回路６５から構成される。２）データ・フロ
ー論理回路自体、第４図の４８ａまたは４７ａ、ＥＣＣ
及び冗長ビット交換論理回路及びカード上のアレイ・バ
スとカード外のシステム・バスの間の様々なデータ経路
を含む。
れる。１）制御論理回路、第１図の４６ｂ−ｅまたは４
７ ｂ −ｅ ｏ監視機構６４（状態マシン制御装置）
、第３図のアレイ制御論理回路６３、及びデータ・フロ
ー制御論理回路６５から構成される。２）データ・フロ
ー論理回路自体、第４図の４８ａまたは４７ａ、ＥＣＣ
及び冗長ビット交換論理回路及びカード上のアレイ・バ
スとカード外のシステム・バスの間の様々なデータ経路
を含む。
多目的データ・バスは、カード選択時（活動ＳＥＬ入力
）にブマンド／フィールド長／アドレス転送を介して、
または診断コマンド（第１表に示した０８０コマンドま
たはＯＤＯコマンド）の１つによってロードされた内部
レジスタを使って制御入力信号の大半を処理する。
）にブマンド／フィールド長／アドレス転送を介して、
または診断コマンド（第１表に示した０８０コマンドま
たはＯＤＯコマンド）の１つによってロードされた内部
レジスタを使って制御入力信号の大半を処理する。
表１
１６進動−Ｆ解釈
例：
１６進詭３Ｆ −６４々トの通常記憶
ＸＦＲ： コマンドのシステム転送の数ＭＣＬ上のＣ
Ｂ／ＲＣ： 転送１−８回（取出しまたは記憶） デー、り・ループ：転送８回 クロツタ及びドライバ制御マクロ（１７信号）及び非シ
ステム使用アレイ検査信号（２）用のもの以外にバス入
力の外部に追加しなければならないただ２つの専用モジ
ュール入力を以下にリストする。この場合、クロック及
びドライバ・マクロ入出力は、システムの大半またはす
べてのカード上で標準的なものなので、扱わない。
Ｂ／ＲＣ： 転送１−８回（取出しまたは記憶） デー、り・ループ：転送８回 クロツタ及びドライバ制御マクロ（１７信号）及び非シ
ステム使用アレイ検査信号（２）用のもの以外にバス入
力の外部に追加しなければならないただ２つの専用モジ
ュール入力を以下にリストする。この場合、クロック及
びドライバ・マクロ入出力は、システムの大半またはす
べてのカード上で標準的なものなので、扱わない。
制御入力の最小セット
１）ＳＥＬ：カード選択信号
２）ＲＥＦ：カード再生活動化信号
多目的データ・バスは、診断取出しコマンド（表１に示
す１６０コマンドまたはＩＤＯコマンド）を使って、状
況及びエラー信号の大半を処理する。多目的バスの外部
に追加しなければならない唯一の状況モジュール入出力
を以下にリストする。
す１６０コマンドまたはＩＤＯコマンド）を使って、状
況及びエラー信号の大半を処理する。多目的バスの外部
に追加しなければならない唯一の状況モジュール入出力
を以下にリストする。
状況／エラー信号の最小セット
１）ＢＵＳＹ：カード使用中状況信号
２）ＸＦＥＲニジステムへの有効データ転送状況信号
３）ＭＣＬ ：機械チエツク・エラー信号４）ＭＢＥ：
複数ビット・エラー信号 ５）ＳＢＥ：単一ビット・エラー信号 ８）ＵＣＥ：訂正不能エラー信号 多目的データ・バス及び上記の信号によってカバーされ
ない残りのモジュール入出力は、以下にリストする論理
回路間で必要なチップ間連絡信号だけである。
複数ビット・エラー信号 ５）ＳＢＥ：単一ビット・エラー信号 ８）ＵＣＥ：訂正不能エラー信号 多目的データ・バス及び上記の信号によってカバーされ
ない残りのモジュール入出力は、以下にリストする論理
回路間で必要なチップ間連絡信号だけである。
１）ＭＳＹＮＣ：機械チエツク同期信号２）ＸＳＹＮＣ
：拡張ＥＣＣ同期信号 ３）ＳＳＹＮＣ：同期スクラブ信号 ４）ＭＡＣＫＮ：機械チエツク肯定応答信号５）ＸＡＣ
ＫＮ：拡張ＥＣＣ肯定応答信号８）ＳＡＣＫＮニスクラ
ブ肯定応答信号このインターフェースは、従来のＩ ８
Ｍ９３７０プロセツサのメモリ・インターフェースに幾
分類似しているが、コマン゛ド処理方式の大きな改良に
よって、機能能力が増大し、柔軟性が向上し、システム
・コマンドが減少する。従来のＩ ８Ｍ９３７０プロセ
ツサ・メモリ・インターフェースは、７ビツトのコマン
ド・フィールドをもち、そのすべてのピッ、トが復号さ
れて一定数の専用コマンドをもたらす。これは、診断コ
マンドには十分であったが、取出し、直接記憶、及び読
取り・修正・書込み（ＲＭＷ）動作にとってはやや不十
分である。
：拡張ＥＣＣ同期信号 ３）ＳＳＹＮＣ：同期スクラブ信号 ４）ＭＡＣＫＮ：機械チエツク肯定応答信号５）ＸＡＣ
ＫＮ：拡張ＥＣＣ肯定応答信号８）ＳＡＣＫＮニスクラ
ブ肯定応答信号このインターフェースは、従来のＩ ８
Ｍ９３７０プロセツサのメモリ・インターフェースに幾
分類似しているが、コマン゛ド処理方式の大きな改良に
よって、機能能力が増大し、柔軟性が向上し、システム
・コマンドが減少する。従来のＩ ８Ｍ９３７０プロセ
ツサ・メモリ・インターフェースは、７ビツトのコマン
ド・フィールドをもち、そのすべてのピッ、トが復号さ
れて一定数の専用コマンドをもたらす。これは、診断コ
マンドには十分であったが、取出し、直接記憶、及び読
取り・修正・書込み（ＲＭＷ）動作にとってはやや不十
分である。
この幾分ランダムな復号方式は４ないし６４バイトの６
つの異なる記憶「長さ」及び６つの異なる取出し「長さ
」しかもたらさなかった。読取り・修正・書込み動作は
、システムによって生成された別々の取出しコマンドと
部分記憶コマンドから構成される別々の１６個のコマン
ドによってカバーされる。
つの異なる記憶「長さ」及び６つの異なる取出し「長さ
」しかもたらさなかった。読取り・修正・書込み動作は
、システムによって生成された別々の取出しコマンドと
部分記憶コマンドから構成される別々の１６個のコマン
ドによってカバーされる。
本発明による改良されたＩＢＭ９３７０プロセッサ・メ
モリ・インターフェースは、以下に示すような構成の１
０ピツト・フィールドをもつ。コマンド・ビット取出し
／記憶制御用に１つと、通常／診断動作制御用に１つの
計２つしかない。これらは、表１の「１６進コードの解
釈」リストに示した上の２つのビットである。表１のそ
れらの下に示した他の８つのビットは、２通りに使用さ
れる。診断コマンドでは、それらのビットは、専用診断
動作を選択するための直線的復号として使用される。し
かし、通常コマンドでは、それらのビットは、その取出
しまたは記憶のフィールド長を示すのに使用される。通
常コマンドをＸ （２ＸＸ。
モリ・インターフェースは、以下に示すような構成の１
０ピツト・フィールドをもつ。コマンド・ビット取出し
／記憶制御用に１つと、通常／診断動作制御用に１つの
計２つしかない。これらは、表１の「１６進コードの解
釈」リストに示した上の２つのビットである。表１のそ
れらの下に示した他の８つのビットは、２通りに使用さ
れる。診断コマンドでは、それらのビットは、専用診断
動作を選択するための直線的復号として使用される。し
かし、通常コマンドでは、それらのビットは、その取出
しまたは記憶のフィールド長を示すのに使用される。通
常コマンドをＸ （２ＸＸ。
３ＸＸ）で示したのはそのためである。Ｘは、許容され
る記憶または取出しの「長さ」に対して存在できる様々
な１６進値を表わす。フィールド長は、開始バイト・ア
ドレスとあいまって、カード１枚当り１ないし２５６個
までの連続バイトがその単一コマンドの作用を受けるよ
うにすることにより、個別のバイトごとの柔軟性をもた
らす。カードごとの実際の実施例は、最高６４バイトで
ある。これは、論理回路を変えることによって２５６バ
イトにまで容易に拡張することができ、２５８バイトの
限界は、アーキテクチャにさらにフィールド長ビットを
追加することによって変更できる。その最大の利点は、
どの通常記憶動作にも１つのコマンドしか必要でなく、
どの通常取出し動作にも１つのコマンドしか必要でない
ことである。記憶動作の場合、この１つの関連するコマ
ンドの開始アドレスとフィールド長を、カード上の論理
回路が使って、直接記憶を行なうかどうか、または８２
５６の固有の読取り・修正・書込み動作のうちの１つを
内部で行なうかどうかを自動的に決定する。
る記憶または取出しの「長さ」に対して存在できる様々
な１６進値を表わす。フィールド長は、開始バイト・ア
ドレスとあいまって、カード１枚当り１ないし２５６個
までの連続バイトがその単一コマンドの作用を受けるよ
うにすることにより、個別のバイトごとの柔軟性をもた
らす。カードごとの実際の実施例は、最高６４バイトで
ある。これは、論理回路を変えることによって２５６バ
イトにまで容易に拡張することができ、２５８バイトの
限界は、アーキテクチャにさらにフィールド長ビットを
追加することによって変更できる。その最大の利点は、
どの通常記憶動作にも１つのコマンドしか必要でなく、
どの通常取出し動作にも１つのコマンドしか必要でない
ことである。記憶動作の場合、この１つの関連するコマ
ンドの開始アドレスとフィールド長を、カード上の論理
回路が使って、直接記憶を行なうかどうか、または８２
５６の固有の読取り・修正・書込み動作のうちの１つを
内部で行なうかどうかを自動的に決定する。
第１ＯＡ図ないし第１０Ｈ図は、「ＳＢ」列の番号で示
される開始バイト・アドレスとｒＦ ＬＪ行の番号で示
されるフィールド長の関係を示す。
される開始バイト・アドレスとｒＦ ＬＪ行の番号で示
されるフィールド長の関係を示す。
たとえば、「３２１」コマンドは、第１０Ａ図の表に基
づいて次のように解釈される。１６進数の３は、それが
取出しコマンド（３ＸＸ）であることを意味する。１６
進数２１は、２つのＸを表し、したがって関連する取出
しコマンドのフィールド長を表し、ＦＬ＝３３と解釈さ
れる。関連する開始バイト・アドレスが５Ｂ＝ＯＯＯの
場合、第１０Ｃ図に進んで、それらに対応するボックス
中での「、」または「０」を見つける。ＦＬ＝３３及び
５Ｂ＝ＯＯＯは、ボックス中の「、」に対応する。記憶
コマンドを考慮するとき、「、」と「３」だけが一義的
な意味を持ち、それらの意味は第１０Ａ図で説明されて
いる。「３転送」は、関連するデータを取り出すために
行なわなければならないシステム転送の回数に関係する
。ｒ （ＨＥ） Ｊは、２カード・ポートを指す。これ
らの表は、８回の転送で移動できる１２８バイトの最大
数に関係する１２７の最大ＦＬを示す。１枚のカードに
対する前述の最大値は６４バイトなので、１２８バイト
では２枚のカードが必要になる。
づいて次のように解釈される。１６進数の３は、それが
取出しコマンド（３ＸＸ）であることを意味する。１６
進数２１は、２つのＸを表し、したがって関連する取出
しコマンドのフィールド長を表し、ＦＬ＝３３と解釈さ
れる。関連する開始バイト・アドレスが５Ｂ＝ＯＯＯの
場合、第１０Ｃ図に進んで、それらに対応するボックス
中での「、」または「０」を見つける。ＦＬ＝３３及び
５Ｂ＝ＯＯＯは、ボックス中の「、」に対応する。記憶
コマンドを考慮するとき、「、」と「３」だけが一義的
な意味を持ち、それらの意味は第１０Ａ図で説明されて
いる。「３転送」は、関連するデータを取り出すために
行なわなければならないシステム転送の回数に関係する
。ｒ （ＨＥ） Ｊは、２カード・ポートを指す。これ
らの表は、８回の転送で移動できる１２８バイトの最大
数に関係する１２７の最大ＦＬを示す。１枚のカードに
対する前述の最大値は６４バイトなので、１２８バイト
では２枚のカードが必要になる。
多目的データ・バス上での多重化により、カード上の特
殊制御レジスタに対して任意の数の診断記憶または取出
しが可能となる。メモリ・カード上の２個の論理モジュ
ールはそれぞれ、２つの重要制御レジスタを有し、それ
が本発明によるインターフェースに関連する柔軟性の多
くをもたらす。
殊制御レジスタに対して任意の数の診断記憶または取出
しが可能となる。メモリ・カード上の２個の論理モジュ
ールはそれぞれ、２つの重要制御レジスタを有し、それ
が本発明によるインターフェースに関連する柔軟性の多
くをもたらす。
チップ上の制御レジスタは、非常によく使われている設
計ツールであるが、それらのレジスタによってサポート
されるメモリ・カードに関連する機能の組合せは独特で
ある。これらの機能をリストし、要約して記述する。
計ツールであるが、それらのレジスタによってサポート
されるメモリ・カードに関連する機能の組合せは独特で
ある。これらの機能をリストし、要約して記述する。
特殊機能レジスタ（ＳＦＲ）７２は、通常コマンドがデ
ータ・フロー中で実行される方式、またはデータ・フロ
ー経路自体が任意の動作に対して構成される方式を修正
するために使用される。レジスタの２４ビツトは、下記
の機能を提供し、また将来グレードアップの際に追加す
る機能を収容する。このレジスタは容易に３２ビツトま
たはそれ以上に拡張できる。従来のＩＢＭ９３７０メモ
リ・カードは４つのＳＦＲビットしかもっていなかった
。そのうちの３つが復号されて、以下の８つの機能を提
供していた； ａ）特殊機能なし：ｂ−ｄ）１モジュール当り１つだけ
のデータ・ビット、検査ビットまたはその両方に対する
ハード故障シミュレーシ１ン：ｅ）通常読取り時のＥＣ
Ｃ：ｆ）メモリなしの単純データ・ループ二ｇ）通常取
出し／記憶コマンドに対するメモリ・オーバーヘッド・
ビット：及びｈ）ＥＥＣなしの記憶時の使用禁止冗長ビ
ット・レジスタである。４番目のＳＦＲビットは、シン
ドローム・レジスタを使用可能にするために様々なモー
ドを選択するのに使用された。本発明による５ＦＲ７２
により、以下の制御が可能となる。
ータ・フロー中で実行される方式、またはデータ・フロ
ー経路自体が任意の動作に対して構成される方式を修正
するために使用される。レジスタの２４ビツトは、下記
の機能を提供し、また将来グレードアップの際に追加す
る機能を収容する。このレジスタは容易に３２ビツトま
たはそれ以上に拡張できる。従来のＩＢＭ９３７０メモ
リ・カードは４つのＳＦＲビットしかもっていなかった
。そのうちの３つが復号されて、以下の８つの機能を提
供していた； ａ）特殊機能なし：ｂ−ｄ）１モジュール当り１つだけ
のデータ・ビット、検査ビットまたはその両方に対する
ハード故障シミュレーシ１ン：ｅ）通常読取り時のＥＣ
Ｃ：ｆ）メモリなしの単純データ・ループ二ｇ）通常取
出し／記憶コマンドに対するメモリ・オーバーヘッド・
ビット：及びｈ）ＥＥＣなしの記憶時の使用禁止冗長ビ
ット・レジスタである。４番目のＳＦＲビットは、シン
ドローム・レジスタを使用可能にするために様々なモー
ドを選択するのに使用された。本発明による５ＦＲ７２
により、以下の制御が可能となる。
１、データ・ループ：異なる３種のデータ・ループ動作
を実行して、システムがメモリに行くことなくカード・
データを記憶し取り出すことができる。この機能を使う
と、カード上の３つの主要データ・フロー経路が、メモ
リからの干渉（またはメモリに対する妨害）なしにチエ
ツクアウトできる。
を実行して、システムがメモリに行くことなくカード・
データを記憶し取り出すことができる。この機能を使う
と、カード上の３つの主要データ・フロー経路が、メモ
リからの干渉（またはメモリに対する妨害）なしにチエ
ツクアウトできる。
この機能はまた、他の様々な診断にも使用でき、カード
を小型キャッシュとして使用することさえもできる。
を小型キャッシュとして使用することさえもできる。
２、通常コマンドに対するメモリ・オーバーヘッド・ビ
ット：この機能を使うと、通常記憶及び取出しコマンド
を用いてすべての検査ビット及び冗長ビット・アレイ位
置の迅速な検査が可能になる。
ット：この機能を使うと、通常記憶及び取出しコマンド
を用いてすべての検査ビット及び冗長ビット・アレイ位
置の迅速な検査が可能になる。
これは、カード上のすべてのアレイ位置を迅速に検査す
るために、システムが「アレイ検査モード」動作を使用
することができない場合にその補償をする助けとなる。
るために、システムが「アレイ検査モード」動作を使用
することができない場合にその補償をする助けとなる。
「アレイ検査モード」については、後でより詳細に説明
する。
する。
３、ハード故障シミュレーシロン：この機能を使うと、
カードに物理的な損害を及ぼすことなく複数のビットを
１つの値にスタックすることができる。カード拡張ＥＣ
Ｃ動作の完全な能力が検査できるのは、ハードウェア故
障が存在する（スタックされたビット）場合だけである
。カードが「クリーン」 （スタックされたビットのよ
うなアレイ障害がない）メモリの状態で出荷されるので
、アレイの問題点をシミュレートするには、スタックさ
れたビットを論理回路中で活動化しなければならない。
カードに物理的な損害を及ぼすことなく複数のビットを
１つの値にスタックすることができる。カード拡張ＥＣ
Ｃ動作の完全な能力が検査できるのは、ハードウェア故
障が存在する（スタックされたビット）場合だけである
。カードが「クリーン」 （スタックされたビットのよ
うなアレイ障害がない）メモリの状態で出荷されるので
、アレイの問題点をシミュレートするには、スタックさ
れたビットを論理回路中で活動化しなければならない。
スタックできるのはＥＣＣ１つ当り２（モジュール当り
４）ビットである。スタックされた各ビットは、複数の
ビットの復号ではなく、ＳＦＲ中の単一ビットによって
制御される。すなわち、４つのビットの任意の組合せが
可能である。
４）ビットである。スタックされた各ビットは、複数の
ビットの復号ではなく、ＳＦＲ中の単一ビットによって
制御される。すなわち、４つのビットの任意の組合せが
可能である。
４、ＥＣＣ禁止：取出しまたは記憶に関連するＥＣＣ動
作を禁止できる。取出し時の訂正またはデータ・エラー
信号も、記憶時の検査ビット生成もない。冗長ビットも
検査ビットと一緒に制御できる。ＩＢＭ９３７０プロセ
ッサの設計では、専用コマンドで記憶時のＥＣＣ禁止を
行なわなければならなかった。
作を禁止できる。取出し時の訂正またはデータ・エラー
信号も、記憶時の検査ビット生成もない。冗長ビットも
検査ビットと一緒に制御できる。ＩＢＭ９３７０プロセ
ッサの設計では、専用コマンドで記憶時のＥＣＣ禁止を
行なわなければならなかった。
５、拡張ＥＣＣ禁止：拡張ＥＣＣが、取出しコマンド、
または読取り・修正・書込みに関連する事前取出しある
いはその両方に対して個別に禁止できる。
または読取り・修正・書込みに関連する事前取出しある
いはその両方に対して個別に禁止できる。
６、拡張ＥＣＣカウンタ：拡張ＥＣＣカウンタが、外部
状況信号の活動化をトリガする速度が、このレジスタに
よって制御される。システムは、この状況線を監視して
メモリがどのぐらい「汚れているか」についての指示を
得る。診断ルーチンは適切な時に通常の動作を中断して
、アレイ障害の程度を決定し、また深刻な性能の低下さ
らに不良データの逸出をもたらす恐れのある、故障メモ
リの大きな部分を交換するために予備ビットを使用でき
るかどうかを決定すべきことを示す表示として使われる
。
状況信号の活動化をトリガする速度が、このレジスタに
よって制御される。システムは、この状況線を監視して
メモリがどのぐらい「汚れているか」についての指示を
得る。診断ルーチンは適切な時に通常の動作を中断して
、アレイ障害の程度を決定し、また深刻な性能の低下さ
らに不良データの逸出をもたらす恐れのある、故障メモ
リの大きな部分を交換するために予備ビットを使用でき
るかどうかを決定すべきことを示す表示として使われる
。
７、シンドローム・レジスタ：ＳＦＲは内部レジスタが
後で読み出せるように特定の動作シンドローム・データ
をいつ保持するかを制御する。それらの内部レジスタは
、異なる４種のエラーのケースに応じて使用可能になる
。１）誤りなし：各取出し転送ごとにレジスタが更新さ
れる。２）単一ビット・エラーの発生時にのみ、レジス
タが更新され保持される。これは、デバッグ中に使用し
て、長時間の実行中に断続的に起こる単一ビット・エラ
ーの発生を捕捉することができる。次いで、保持された
シンドロームを使って、その障害に関連するアレイ・ビ
ットを特定することができる。３）任意の多重ビット・
エラーの発生時にレジスタが、更新され保持される。４
）拡張ＦＣＣ動作中に単一ビット・エラーに対してのみ
レジスタが更新され保持される。この場合、シンドロー
ムを使って、拡張ＥＣＣ動作をトリガした２重ビット障
害の種類を決定することができる。ＸＥＣＣ動作自体が
うまくいかなかった場合、２つ（または４．６．８．１
０など）のソフト障害がある。ＸＥＣＣがうまくいき、
影響°を受けるＦＣＣに対する関連するシンドロームが
すべてゼロであった場合、２つのハード障害が存在し、
訂正された。シンドロームが有効な奇数値の場合、１つ
のソフト障害及び１つのハード障害が存在し、訂正され
た。ＸＥＣＣ動作で、メモリからソフト・エラーがスク
ラブされ、奇数のシンドローム値はそれがあった場所を
示す。ハード障害は、新しいアレイと物理的に置換し、
あるいは電気的に交換しなければならないメモリ中での
実際の故障である。ソフト障害は、放射線またはノイズ
によって変更されたアレイ中のデータである。アレイが
損傷を受けていす、したがってその障害は訂正できる。
後で読み出せるように特定の動作シンドローム・データ
をいつ保持するかを制御する。それらの内部レジスタは
、異なる４種のエラーのケースに応じて使用可能になる
。１）誤りなし：各取出し転送ごとにレジスタが更新さ
れる。２）単一ビット・エラーの発生時にのみ、レジス
タが更新され保持される。これは、デバッグ中に使用し
て、長時間の実行中に断続的に起こる単一ビット・エラ
ーの発生を捕捉することができる。次いで、保持された
シンドロームを使って、その障害に関連するアレイ・ビ
ットを特定することができる。３）任意の多重ビット・
エラーの発生時にレジスタが、更新され保持される。４
）拡張ＦＣＣ動作中に単一ビット・エラーに対してのみ
レジスタが更新され保持される。この場合、シンドロー
ムを使って、拡張ＥＣＣ動作をトリガした２重ビット障
害の種類を決定することができる。ＸＥＣＣ動作自体が
うまくいかなかった場合、２つ（または４．６．８．１
０など）のソフト障害がある。ＸＥＣＣがうまくいき、
影響°を受けるＦＣＣに対する関連するシンドロームが
すべてゼロであった場合、２つのハード障害が存在し、
訂正された。シンドロームが有効な奇数値の場合、１つ
のソフト障害及び１つのハード障害が存在し、訂正され
た。ＸＥＣＣ動作で、メモリからソフト・エラーがスク
ラブされ、奇数のシンドローム値はそれがあった場所を
示す。ハード障害は、新しいアレイと物理的に置換し、
あるいは電気的に交換しなければならないメモリ中での
実際の故障である。ソフト障害は、放射線またはノイズ
によって変更されたアレイ中のデータである。アレイが
損傷を受けていす、したがってその障害は訂正できる。
８、周波数スクラブ：再生時にソフト・エラー・スクラ
ブ動作を活動化して、それが発生する率を制御する。
ブ動作を活動化して、それが発生する率を制御する。
プログラム・レジスタ７１は、どの種類のカードが差し
込まれるかを監視し、システム構成がどんなものである
かを知ることによって決定されるシステム入力に基づい
て、カードの動作を個性化するために制御論理回路によ
って使用される。次に、システム内に記憶された適切な
データがこのレジスタにロードされる。このレジスタの
３２ビツトは、以下に示す機能を提供し、将来グレード
アップの際に追加される機能を収容する。
込まれるかを監視し、システム構成がどんなものである
かを知ることによって決定されるシステム入力に基づい
て、カードの動作を個性化するために制御論理回路によ
って使用される。次に、システム内に記憶された適切な
データがこのレジスタにロードされる。このレジスタの
３２ビツトは、以下に示す機能を提供し、将来グレード
アップの際に追加される機能を収容する。
１、カード・サイズ指示
２、カード上のアレイ・バンクの数
３、ボート中のカード位置
４、ボート中のカード数
５、ＦＣＣ伝播遅延
６、同時切替えに対するメモリ・ドライバ・スキュー動
作 ７、カード使用中信号のプログラミング８、アレイＲＡ
Ｓ及びＣＡＳパルスを変更するための様々の制御。
作 ７、カード使用中信号のプログラミング８、アレイＲＡ
Ｓ及びＣＡＳパルスを変更するための様々の制御。
この変更により、異なるアレイ技術が使用でき、また実
際のハードウェア性能に基づいてアレイ・タイミング・
マージンを改善することができる。
際のハードウェア性能に基づいてアレイ・タイミング・
マージンを改善することができる。
こうしたプログラム・レジスタは従来のＩ ８Ｍ９３７
０メモリには存在しなかった。
０メモリには存在しなかった。
本発明によるカード・アーキテクチャは、最小の専用入
出力及び論理オーバーヘッドをもつが、カード上での製
造検査時間を半分に削減できる、「アレイ検査モード」
を提供する。「アレイ検査モード」を用いると、カード
上のあるメモリ位置にあるすべてのデータが、検査ビッ
ト（ＣＢ）と冗長ビット（ＲＢ）を含めて１回のアレイ
転送（２回のシステム転送）記憶及び１つのアレイ転送
可取出しによって検査できる。これを行なうには、カー
ド上のＦＣＣ及びパリティ活動を完全に禁止する。取出
し時にはＥＣＣ訂正及びパリティ生成が禁止され、記憶
時にはＦＣＣ検出ビット生成及びパリティ検査が禁止さ
れる。パリティ用の４つのモジュール入出力が、７つの
モジュール検出ビットのうちの４つに使用され、多数ビ
ット・エラー（ＭＢＥ）用の４つの再駆動入出力が、３
つの検査ビット及び冗長ビットに使用される。ＥＣＣが
禁止され、「アレイ検査モード」の双方向動作に必要な
レシーバは、ＭＢＥドライバ上のチエッカ回路に対して
すでに存在しているので、ＭＢＥが使用できる。
出力及び論理オーバーヘッドをもつが、カード上での製
造検査時間を半分に削減できる、「アレイ検査モード」
を提供する。「アレイ検査モード」を用いると、カード
上のあるメモリ位置にあるすべてのデータが、検査ビッ
ト（ＣＢ）と冗長ビット（ＲＢ）を含めて１回のアレイ
転送（２回のシステム転送）記憶及び１つのアレイ転送
可取出しによって検査できる。これを行なうには、カー
ド上のＦＣＣ及びパリティ活動を完全に禁止する。取出
し時にはＥＣＣ訂正及びパリティ生成が禁止され、記憶
時にはＦＣＣ検出ビット生成及びパリティ検査が禁止さ
れる。パリティ用の４つのモジュール入出力が、７つの
モジュール検出ビットのうちの４つに使用され、多数ビ
ット・エラー（ＭＢＥ）用の４つの再駆動入出力が、３
つの検査ビット及び冗長ビットに使用される。ＥＣＣが
禁止され、「アレイ検査モード」の双方向動作に必要な
レシーバは、ＭＢＥドライバ上のチエッカ回路に対して
すでに存在しているので、ＭＢＥが使用できる。
システム診断でカード「システム・モード」中にすべて
のアレイを検査しなければならない場合と比較すれば、
検査時間の削減が明らかになる。
のアレイを検査しなければならない場合と比較すれば、
検査時間の削減が明らかになる。
カード上の各メモリ・アドレス位置ごとに、システムは
、記憶及び取出しのために以下のことを行なわなければ
ならない。後で見るように、各７レイを検査するために
カード・メモリ空間全体にわたってあらゆるアドレス位
置で合計８回のシステム転送を行なわなければならない
。それには、カード密度が８４ＭＢ以上の場合、かなり
の時間がかかる。表１に示すように、コマンド０８０及
び１６０の代わりに、取出し及び記憶時に検査ビット及
び冗長ビットだけを移動させる特殊機能レジスタ・オプ
ションを使用することができることに留意され′たい。
、記憶及び取出しのために以下のことを行なわなければ
ならない。後で見るように、各７レイを検査するために
カード・メモリ空間全体にわたってあらゆるアドレス位
置で合計８回のシステム転送を行なわなければならない
。それには、カード密度が８４ＭＢ以上の場合、かなり
の時間がかかる。表１に示すように、コマンド０８０及
び１６０の代わりに、取出し及び記憶時に検査ビット及
び冗長ビットだけを移動させる特殊機能レジスタ・オプ
ションを使用することができることに留意され′たい。
その結果、システム転送は８回となる。
記憶：
ａ）ＣＢレジスタ及びＲＢレジスタをロードするための
コマンド０６０（システム転送２回） ｂ＞ ＤＢをロードするための、ＥＣＣが禁止されたコ
マンド２ＸＸ （システム転送２回）取出し： ａ）ＤＢを読み取るための、ＥＣＣが禁止されたコマン
ド３ＸＸ（システム転送２ 回）ｂ）ＣＢレジスタ及び
ＲＢレジスタを読み取るためのコマンド１８０（システ
ム転送２回）それに対応する「アレイ検査モード」では
、記憶及び取出しの場合、各アドレス位置で次のことだ
けを実行すればよい。後で見るように、各アレイを検査
するために全カード・メモリ空間全体にわたってあらゆ
るアドレス位置で合計４回の「システム」転送を実行し
なければならない。
コマンド０６０（システム転送２回） ｂ＞ ＤＢをロードするための、ＥＣＣが禁止されたコ
マンド２ＸＸ （システム転送２回）取出し： ａ）ＤＢを読み取るための、ＥＣＣが禁止されたコマン
ド３ＸＸ（システム転送２ 回）ｂ）ＣＢレジスタ及び
ＲＢレジスタを読み取るためのコマンド１８０（システ
ム転送２回）それに対応する「アレイ検査モード」では
、記憶及び取出しの場合、各アドレス位置で次のことだ
けを実行すればよい。後で見るように、各アレイを検査
するために全カード・メモリ空間全体にわたってあらゆ
るアドレス位置で合計４回の「システム」転送を実行し
なければならない。
記憶：
ａ）コマンド２ＸＸ （システム転送２回）取出し：
ｂ）コマンド３ＸＸ（システム転送２回）この機能のた
だ２つの専用入出力は、ＣＴＭとＲＥＳＥＴである。Ｃ
ＴＭは、「アレイ検査モード」と「システム・モード」
間の切替えを行なう。
だ２つの専用入出力は、ＣＴＭとＲＥＳＥＴである。Ｃ
ＴＭは、「アレイ検査モード」と「システム・モード」
間の切替えを行なう。
ＲＥＳＥＴは、長い走査を必要とせずに、カードを初期
化する手段をもたらす。システムは、走査を使ってカー
ドの初期化及びその診断の多くを行なう。リセットなら
びに内部レジスタ・ロード及び読取りコマンド（コマン
ド０８０、ＯＤ、０及び１６０、ＩＤ０）の追加により
、走査経路及び関連する制御装置がカード上で完全に配
線されるのにちょうど十分な走査で製造検査を行なうこ
とができる。このため、テスタのオーバーヘッドと検査
時間を減少させることができる。チップ上の走査経路の
連続性はチップ／モジュール検査で確認され、走査ラッ
チの関連機能はカードの論理回路の検査中に「システム
・モード」で検査される。
化する手段をもたらす。システムは、走査を使ってカー
ドの初期化及びその診断の多くを行なう。リセットなら
びに内部レジスタ・ロード及び読取りコマンド（コマン
ド０８０、ＯＤ、０及び１６０、ＩＤ０）の追加により
、走査経路及び関連する制御装置がカード上で完全に配
線されるのにちょうど十分な走査で製造検査を行なうこ
とができる。このため、テスタのオーバーヘッドと検査
時間を減少させることができる。チップ上の走査経路の
連続性はチップ／モジュール検査で確認され、走査ラッ
チの関連機能はカードの論理回路の検査中に「システム
・モード」で検査される。
このカード上の「アレイ検査モード」機能を用いると、
メモリ・カードからＥＣＣを外して、異なるシステムが
このカードを使用できるようにすることもできる。この
場合、検査ビットと冗長ビットが、使用するカード外の
論理回路用のデータ・ビットと同時に利用できる。カー
ド上のＲＢ交換はこのモードでも依然として使用できる
。アレイに対するＥＣＣ保護が、カード上の論理回路及
びカード外のバスまで行なわれるので、パリティ・ビッ
トが生成されないことは、重要ではない。
メモリ・カードからＥＣＣを外して、異なるシステムが
このカードを使用できるようにすることもできる。この
場合、検査ビットと冗長ビットが、使用するカード外の
論理回路用のデータ・ビットと同時に利用できる。カー
ド上のＲＢ交換はこのモードでも依然として使用できる
。アレイに対するＥＣＣ保護が、カード上の論理回路及
びカード外のバスまで行なわれるので、パリティ・ビッ
トが生成されないことは、重要ではない。
従来のメモリ設計技術を本発明によるユニークな特徴と
組み合わせることにより、ＩＢＭ９３７０プロセッサの
新バージタンの性能及び機能上の要件に対応できる、一
般的でしかも同時に強力で柔軟なメモリ・インターフェ
ース及びアーキテクチャが実現された。
組み合わせることにより、ＩＢＭ９３７０プロセッサの
新バージタンの性能及び機能上の要件に対応できる、一
般的でしかも同時に強力で柔軟なメモリ・インターフェ
ース及びアーキテクチャが実現された。
自己エラー訂正機能をもつメモリ・カードは、メモリと
のシステム対話を最小にするために、メモリへのシステ
ム記憶を処理する２つのモードを提供しなければならな
い。一方のモードは直接モードで、他方のモードは、読
取り・修正・書込み（ＲＭＷ）と呼ばれる部分記憶であ
る。直接記憶が行なえるのは、重ね書きすべきデータが
１つまたは複数のカードＦＣＣ境界内に完全に収まると
きである。本発明の好ましい実施例は、４個の４バイト
ＥＣＣをもつ。すなわち、４つのバイトがすべて１つの
ＥＣＣ境界内に完全に収まる場合に、４バイトの直接記
憶を行なうことができる。１６バイトのカード上インタ
ーフェースで４バイトまたは８バイトの直接記憶を行な
う能力があるため、主記憶メモリを緩衝記憶するための
キャッシュ・メモリが存在しないとき、システム性能の
大幅な向上が可能になる。記憶すべきデータがＥＣＣ境
界上で開始も終了もしないときに、ＲＭＷ動作を実行し
なければならない。カード上のＥＣＣでは、重ね書きす
べきデータの事前取出しを最初に行なうことが必要であ
る。可能な場合、この事前取出しにより、ＥＣＣ及び拡
張ＥＣＣ論理回路は、関連するＥＣＣワード中にあるど
んなエラーでも消すことができる。それが行なわれなか
った場合、ＥＣＣワードの重ね書きされない部分に存在
するエラーが、不良データに対する正しい検出ビットの
生成によってマスクされることになる。将来完全に重ね
書きされない場合、このエラーの結果、その位置に対す
る次の取出し時に不良データが逸出する。ＲＭＷ性能の
低下は事前取出しに関係し、その結果行なわれるメモリ
への記憶のための純サイクル時間が大幅に増大する。こ
の機能を外部メモリ制御装置中ではなくてメモリ・カー
ド上で実施することにより、この時間が大幅に削減され
る。
のシステム対話を最小にするために、メモリへのシステ
ム記憶を処理する２つのモードを提供しなければならな
い。一方のモードは直接モードで、他方のモードは、読
取り・修正・書込み（ＲＭＷ）と呼ばれる部分記憶であ
る。直接記憶が行なえるのは、重ね書きすべきデータが
１つまたは複数のカードＦＣＣ境界内に完全に収まると
きである。本発明の好ましい実施例は、４個の４バイト
ＥＣＣをもつ。すなわち、４つのバイトがすべて１つの
ＥＣＣ境界内に完全に収まる場合に、４バイトの直接記
憶を行なうことができる。１６バイトのカード上インタ
ーフェースで４バイトまたは８バイトの直接記憶を行な
う能力があるため、主記憶メモリを緩衝記憶するための
キャッシュ・メモリが存在しないとき、システム性能の
大幅な向上が可能になる。記憶すべきデータがＥＣＣ境
界上で開始も終了もしないときに、ＲＭＷ動作を実行し
なければならない。カード上のＥＣＣでは、重ね書きす
べきデータの事前取出しを最初に行なうことが必要であ
る。可能な場合、この事前取出しにより、ＥＣＣ及び拡
張ＥＣＣ論理回路は、関連するＥＣＣワード中にあるど
んなエラーでも消すことができる。それが行なわれなか
った場合、ＥＣＣワードの重ね書きされない部分に存在
するエラーが、不良データに対する正しい検出ビットの
生成によってマスクされることになる。将来完全に重ね
書きされない場合、このエラーの結果、その位置に対す
る次の取出し時に不良データが逸出する。ＲＭＷ性能の
低下は事前取出しに関係し、その結果行なわれるメモリ
への記憶のための純サイクル時間が大幅に増大する。こ
の機能を外部メモリ制御装置中ではなくてメモリ・カー
ド上で実施することにより、この時間が大幅に削減され
る。
これら２つのモードを扱うため、従来のＩＢＭ９３７０
プロセッサ主記憶装置用のコマンド・セットは、４ない
し６４バイトの直接記憶用の６つの個別コマンド、部分
記憶の異なる読取り（事前取出し）部分用の８つの個別
コマンド、及び部分記憶の複数の異なる書込み部分用の
８つの個別の関連コマンドを含む。したがって、システ
ムは、どのモードにし、どのコマンドを送るべきかを決
定しなければならない。これによって、特定のカード上
のＥＣＣ構成と限られた数のアレイ形式にインターフェ
ースが固定される。システムを将来グレードアップする
には、インターフェースに変更を加えなければならない
。本発明によるインターフェース及びアーキテクチャは
、システムからほとんど何も必要とせずに、最適の柔軟
性をもたらす。この大幅に縮小されたコマンド・セット
は、構造化し直されたコマンド・データ書式とあいまっ
て、単純でトランスペアレントな動作をもたらす。
プロセッサ主記憶装置用のコマンド・セットは、４ない
し６４バイトの直接記憶用の６つの個別コマンド、部分
記憶の異なる読取り（事前取出し）部分用の８つの個別
コマンド、及び部分記憶の複数の異なる書込み部分用の
８つの個別の関連コマンドを含む。したがって、システ
ムは、どのモードにし、どのコマンドを送るべきかを決
定しなければならない。これによって、特定のカード上
のＥＣＣ構成と限られた数のアレイ形式にインターフェ
ースが固定される。システムを将来グレードアップする
には、インターフェースに変更を加えなければならない
。本発明によるインターフェース及びアーキテクチャは
、システムからほとんど何も必要とせずに、最適の柔軟
性をもたらす。この大幅に縮小されたコマンド・セット
は、構造化し直されたコマンド・データ書式とあいまっ
て、単純でトランスペアレントな動作をもたらす。
ハードウェアの観点から見たこれらの拡張機能について
以下に詳しく説明する。
以下に詳しく説明する。
ＩＢＭ９３７０のコマンド・ワードは、８つのコマンド
・ビットと２４のアドレス・ビットから構成される。前
述のように、特定の直接記憶またはＲＭＷを行なうには
、異なる２２個のコマンドのうちから全８ビツトの復号
を選択する必要がある。ＲＭＷでは、選択されたコマン
ドは修正すベキハイド数を示す。アドレス・フィールド
の２つのビットだけがモジュールの開始バイトを指すの
に使用される。すなわち、限られた数のＲＭＷオプショ
ンを実行するのにかなりのシステム動作が必要である。
・ビットと２４のアドレス・ビットから構成される。前
述のように、特定の直接記憶またはＲＭＷを行なうには
、異なる２２個のコマンドのうちから全８ビツトの復号
を選択する必要がある。ＲＭＷでは、選択されたコマン
ドは修正すベキハイド数を示す。アドレス・フィールド
の２つのビットだけがモジュールの開始バイトを指すの
に使用される。すなわち、限られた数のＲＭＷオプショ
ンを実行するのにかなりのシステム動作が必要である。
ＩＢＭ９３７０より後のモデルに対する本発明の好まし
い実施例では、２つのコマンド・ビット、８つのフィー
ルド長ビット及び３０のアドレス・ビットから構成され
る「コマンド・ワード」がある。カード上の２つのモジ
ュールそれぞれの「コマンド・ワード」の５番目のバイ
トは、カード・タブに６４個しか固有ビットがないので
、８バイトのうちの２バイトを両方のモジュールに供給
することによって実施する。これらの補助バイトが実際
にカード上でどう配線されるかについては第９Ａ図を参
照されたい。２つのコマンド・ビットが、記憶動作か取
出し動作か、及び通常動作か診断動作かの選択を行なう
。現在の設計では、８つのフィールド長ビットのうちの
７つを使って、８回のシステム転送で書き込むべきバイ
トの数を選択する。すなわち、１バイトを表わす。ｏｏ
ｏ。
い実施例では、２つのコマンド・ビット、８つのフィー
ルド長ビット及び３０のアドレス・ビットから構成され
る「コマンド・ワード」がある。カード上の２つのモジ
ュールそれぞれの「コマンド・ワード」の５番目のバイ
トは、カード・タブに６４個しか固有ビットがないので
、８バイトのうちの２バイトを両方のモジュールに供給
することによって実施する。これらの補助バイトが実際
にカード上でどう配線されるかについては第９Ａ図を参
照されたい。２つのコマンド・ビットが、記憶動作か取
出し動作か、及び通常動作か診断動作かの選択を行なう
。現在の設計では、８つのフィールド長ビットのうちの
７つを使って、８回のシステム転送で書き込むべきバイ
トの数を選択する。すなわち、１バイトを表わす。ｏｏ
ｏ。
００のフィールド長から１２８バイトを表わす１１１１
１１１のフィールド長まで使用できる。最高１２８バイ
トの範囲で、２カード・ポート全体にわたるＲＭＷ動作
が可能である。８番目のフィールド長ビットは、深さが
わずか８転送ではなく、１８システム転送であるＲＭＷ
動作を行なうのに利用できる。全アドレス・フィールド
は、全メモリ空間内で、ＲＭＷサイクルを構成する４つ
のアレイ転送の開始位置の選択を行なう。そのうちの７
ビツトは、関連する４つのアレイ転送（８システム転送
）のグループ内での開始バイトを示す。
１１１のフィールド長まで使用できる。最高１２８バイ
トの範囲で、２カード・ポート全体にわたるＲＭＷ動作
が可能である。８番目のフィールド長ビットは、深さが
わずか８転送ではなく、１８システム転送であるＲＭＷ
動作を行なうのに利用できる。全アドレス・フィールド
は、全メモリ空間内で、ＲＭＷサイクルを構成する４つ
のアレイ転送の開始位置の選択を行なう。そのうちの７
ビツトは、関連する４つのアレイ転送（８システム転送
）のグループ内での開始バイトを示す。
２カード・ポートでは、開始バイトが０００の場合、書
込み可能なバイト数は、１ないし１２８である。開始バ
イトが１２７の場合、１バイトしか書き込めない。した
がって、境界を横切る循環動作は行なえない。その結果
得られる実行可能なＲＭＷ動作を、第１０Ａ図ないし第
１０Ｈ図に示す。
込み可能なバイト数は、１ないし１２８である。開始バ
イトが１２７の場合、１バイトしか書き込めない。した
がって、境界を横切る循環動作は行なえない。その結果
得られる実行可能なＲＭＷ動作を、第１０Ａ図ないし第
１０Ｈ図に示す。
これらの図をどう解釈するかの詳細は上記に説明した。
１カード・ポート及び２カード・ポートの境界を、第１
１Ａ図及び１１８図に示す。第１１Ａ図及び第１１８図
のボックス内の数は、バイト数を表わす。たとえば、２
０を含むサブボックスは、実際には２０．２１．２２．
２３の４つのバイトを表わす。ｒＭＯＤＪは、関連する
バイトがカード上の左側と右側のどちらのモジュールに
あるかを示す。各モジュールは、Ａ及びＢで示した２つ
のＦＣＣをもつ。「開始」は、開始アドレス（システム
転送）が偶数（ＥＣＣＡ）かそれとも奇数（ＥＣＣＢ）
かを示す。２カード・ポート全体で１つのモジュール部
品番号しか使用しない。したがって、様々なＲＭＷ動作
を実行するために、ポート全体で４つのモジュールを一
義的に個性化する必要がある。カード上のモジュール位
置は、ノ１−ド・ワイヤ式モジュール・ピンによって決
定される。ポート内のカード位置は、そのモジュール中
のプログラム・レジスタのシステム個性化によって決定
される。
１Ａ図及び１１８図に示す。第１１Ａ図及び第１１８図
のボックス内の数は、バイト数を表わす。たとえば、２
０を含むサブボックスは、実際には２０．２１．２２．
２３の４つのバイトを表わす。ｒＭＯＤＪは、関連する
バイトがカード上の左側と右側のどちらのモジュールに
あるかを示す。各モジュールは、Ａ及びＢで示した２つ
のＦＣＣをもつ。「開始」は、開始アドレス（システム
転送）が偶数（ＥＣＣＡ）かそれとも奇数（ＥＣＣＢ）
かを示す。２カード・ポート全体で１つのモジュール部
品番号しか使用しない。したがって、様々なＲＭＷ動作
を実行するために、ポート全体で４つのモジュールを一
義的に個性化する必要がある。カード上のモジュール位
置は、ノ１−ド・ワイヤ式モジュール・ピンによって決
定される。ポート内のカード位置は、そのモジュール中
のプログラム・レジスタのシステム個性化によって決定
される。
ＲＭＷ動作に関していくつかの重要な特徴がある。記憶
コマンドの実行中、開始アドレスとフィールド長は、直
接記憶を行なうか、それともＲＭＷ（部分記憶）を行な
うかを決定する。書き込むべきデータのすべてがＥＣＣ
ワードに対応する４バイト境界内にきちんと含まれると
きだけ直接記憶が行なわれる。
コマンドの実行中、開始アドレスとフィールド長は、直
接記憶を行なうか、それともＲＭＷ（部分記憶）を行な
うかを決定する。書き込むべきデータのすべてがＥＣＣ
ワードに対応する４バイト境界内にきちんと含まれると
きだけ直接記憶が行なわれる。
開始アドレスがＦＣＣ境界外にあり、終了アドレスが境
界上にあるＲＭＷは、事前取出し／記憶転送とその後に
続く最高７回の直接記憶転送から構成される。これを、
ＰＷＲＭＷのケースと呼ぶ。開始アドレスが境界上にあ
り、終了アドレスが境界外にあるＲＭＷは、事前取出し
／記憶転送で終了し、その前に最高７回の直接記憶転送
がくる。これをＷＰ ＲＭＷケースの場合と呼ぶ。開
始アドレスも終了アドレスも境界外にあるときは、間に
最高６回の直接記憶転送をはさんで両端で事前取出し／
記憶転送が行なわれる。これを、ＰＰＲＭＷケースと呼
ぶ。１回だけ転送が行なわれるとき、このケースは、単
一事前取出し／記憶動作となる。これらの異なる３種の
ＲＭＷサイクルで、可能なすべてのＲＭＷの組合せがカ
バーされる。
界上にあるＲＭＷは、事前取出し／記憶転送とその後に
続く最高７回の直接記憶転送から構成される。これを、
ＰＷＲＭＷのケースと呼ぶ。開始アドレスが境界上にあ
り、終了アドレスが境界外にあるＲＭＷは、事前取出し
／記憶転送で終了し、その前に最高７回の直接記憶転送
がくる。これをＷＰ ＲＭＷケースの場合と呼ぶ。開
始アドレスも終了アドレスも境界外にあるときは、間に
最高６回の直接記憶転送をはさんで両端で事前取出し／
記憶転送が行なわれる。これを、ＰＰＲＭＷケースと呼
ぶ。１回だけ転送が行なわれるとき、このケースは、単
一事前取出し／記憶動作となる。これらの異なる３種の
ＲＭＷサイクルで、可能なすべてのＲＭＷの組合せがカ
バーされる。
上記では８システム転送を参照したが、それが１カード
・コマンド・サイクル当り許容される転送の最高数だか
らである。７回以下の転送を含むＲＭＷ動作は、これら
３つのグループのうちの１つのサブセット集合である。
・コマンド・サイクル当り許容される転送の最高数だか
らである。７回以下の転送を含むＲＭＷ動作は、これら
３つのグループのうちの１つのサブセット集合である。
これらの異なる３種のＲＭＷの完全な実施例については
、第１２図を参照されたい。このカード上ＲＭＷ機能の
基本概念は、９回以上の転送にも拡張できる。カードは
、ＲＭＷの完全な柔軟性をもたらし、制御論理回路を比
較的単純に保つように構成されている。同時にＲＭＷ形
式の最小数を３種に保つため、ＲＭＷは連続するバイト
・セットに対してのみ行なわれる。すなわち、事前取出
しは、連続するデータ・ブロックの開始バイト及び終了
バイトでしか行なえない。中間部では事前取出しは行な
えない。
、第１２図を参照されたい。このカード上ＲＭＷ機能の
基本概念は、９回以上の転送にも拡張できる。カードは
、ＲＭＷの完全な柔軟性をもたらし、制御論理回路を比
較的単純に保つように構成されている。同時にＲＭＷ形
式の最小数を３種に保つため、ＲＭＷは連続するバイト
・セットに対してのみ行なわれる。すなわち、事前取出
しは、連続するデータ・ブロックの開始バイト及び終了
バイトでしか行なえない。中間部では事前取出しは行な
えない。
事前取出し中に、ＥＣＣはカード全体（または２カード
・ポート）にわたって活動状態になる。
・ポート）にわたって活動状態になる。
しかし、拡張ＦＣＣ（ＸＥＣＣ）は、境界内で部分記憶
が行なわれる、ＥＣＣに対して複数ビット・エラーが発
生する場合にしかトリガされない。複数ビット・エラー
信号はＸＥＣＣに関する通常取出し用のものなので、Ｘ
ＥＣＣが開始される場合は活動化されない。ＸＥＣＣ動
作ステップは、１つのＦＣＣのみによって活動化された
としても、カード（ポート）全体にわたって行なわれる
。これは、アレイ・タイミングの同期を保つためである
。上記のチップ間連絡線（ＸＳＹＮＣ，ＭＳＹＮＣ，５
ＳＹＮＣ，ＸＡＣＫＮ、ＭＡＣＫＮ、５ＡＣＫＮ）のい
くつかを使って、１枚のカード上の２つのモジュールま
たは２カード・ポートにわたる４つのモジュールを同期
する。しかし、各ＸＥＣＣ動作内での作業は、そのＥＣ
Ｃの境界内で部分記憶が行なわれているか否かに応じて
変わる。
が行なわれる、ＥＣＣに対して複数ビット・エラーが発
生する場合にしかトリガされない。複数ビット・エラー
信号はＸＥＣＣに関する通常取出し用のものなので、Ｘ
ＥＣＣが開始される場合は活動化されない。ＸＥＣＣ動
作ステップは、１つのＦＣＣのみによって活動化された
としても、カード（ポート）全体にわたって行なわれる
。これは、アレイ・タイミングの同期を保つためである
。上記のチップ間連絡線（ＸＳＹＮＣ，ＭＳＹＮＣ，５
ＳＹＮＣ，ＸＡＣＫＮ、ＭＡＣＫＮ、５ＡＣＫＮ）のい
くつかを使って、１枚のカード上の２つのモジュールま
たは２カード・ポートにわたる４つのモジュールを同期
する。しかし、各ＸＥＣＣ動作内での作業は、そのＥＣ
Ｃの境界内で部分記憶が行なわれているか否かに応じて
変わる。
このことについては、以下で詳細に説明する。部分記憶
ＥＣＣ境界内のデータに対するＸＥＣＣ動作がうまくい
かなかった場合は、適切なＳＦＲビットが設定されてい
れば、未訂正エラー（ＵＣＥ）が活動状態になる。ＵＣ
Ｅが活動状態であってもなくても、メモリの不良データ
は復元され、その結果、その位置への次のアクセスでは
、不良データの逸出（非検出）ではなく、検出可能エラ
ーが依然として提示される。事前取出しのみで奇数の複
数ビット・エラーが生じた場合、ＸＥＣＣにいかずにＵ
ＣＥが活動状態になる。ＳＦＲ内の別のビットを使って
、通常の取出しコマンドに対するＸＥＣＣを可能にし、
同時にＲＭＷ中にＸＥＣＣを非活動状態にすることがで
きる。事前取出し時に単一ビット訂正を示す単一ビット
・エラー信号が活動状態になる。
ＥＣＣ境界内のデータに対するＸＥＣＣ動作がうまくい
かなかった場合は、適切なＳＦＲビットが設定されてい
れば、未訂正エラー（ＵＣＥ）が活動状態になる。ＵＣ
Ｅが活動状態であってもなくても、メモリの不良データ
は復元され、その結果、その位置への次のアクセスでは
、不良データの逸出（非検出）ではなく、検出可能エラ
ーが依然として提示される。事前取出しのみで奇数の複
数ビット・エラーが生じた場合、ＸＥＣＣにいかずにＵ
ＣＥが活動状態になる。ＳＦＲ内の別のビットを使って
、通常の取出しコマンドに対するＸＥＣＣを可能にし、
同時にＲＭＷ中にＸＥＣＣを非活動状態にすることがで
きる。事前取出し時に単一ビット訂正を示す単一ビット
・エラー信号が活動状態になる。
基本的な直接記憶／ＲＭＷ制御手順を、第１３図の流れ
図に示す。カードが選択されたと判断ブロック１０１で
判定されると、機能ブロック１０２で１．コマンド、開
始アドレス及びフィールド長がロードされる。機能ブロ
ック１０３で、ロードされたコマンド、開始アドレス及
びフィールド長を使って、終了アドレス、アレイ数とシ
ステム転送の数、最初及び最後のバイト・エネーブル位
置、それに必要なら事前取出しが必要な場所を決定する
。これらの計算に基づいて、工ないし４回（または、設
計されている場合はそれ以上）のアレイ転送が、判断ブ
ロック１０４で決定された一連の動作経路に従って進行
する。上記の項目を計算する方法については、以下でよ
り詳細に説明する。
図に示す。カードが選択されたと判断ブロック１０１で
判定されると、機能ブロック１０２で１．コマンド、開
始アドレス及びフィールド長がロードされる。機能ブロ
ック１０３で、ロードされたコマンド、開始アドレス及
びフィールド長を使って、終了アドレス、アレイ数とシ
ステム転送の数、最初及び最後のバイト・エネーブル位
置、それに必要なら事前取出しが必要な場所を決定する
。これらの計算に基づいて、工ないし４回（または、設
計されている場合はそれ以上）のアレイ転送が、判断ブ
ロック１０４で決定された一連の動作経路に従って進行
する。上記の項目を計算する方法については、以下でよ
り詳細に説明する。
４アレイ転送直接記憶ｗｗｗｗでは、その後に続く動作
経路シーケンスは判断ブロック１０４から始まり、そこ
でブロック１０６に分岐することが決定される。判断ブ
ロック１０６で、修正開始動作に従うかどうか決定する
ためのテストが行なわれる。このテストの結果はノーで
あり、機能ブロック１０７で、ＥＦＢバイトの記憶が実
行され、その後判断ブロック１０８で、処理が完了した
かどうか判定するためのテストが行なわれる。このテス
トの結果もノーであり、判断ブロック１０４に戻る。次
に、機能ブロック１０９に進み、そこで１６バイトの直
接記憶が実行され、その後判断ブロック１０８に進む。
経路シーケンスは判断ブロック１０４から始まり、そこ
でブロック１０６に分岐することが決定される。判断ブ
ロック１０６で、修正開始動作に従うかどうか決定する
ためのテストが行なわれる。このテストの結果はノーで
あり、機能ブロック１０７で、ＥＦＢバイトの記憶が実
行され、その後判断ブロック１０８で、処理が完了した
かどうか判定するためのテストが行なわれる。このテス
トの結果もノーであり、判断ブロック１０４に戻る。次
に、機能ブロック１０９に進み、そこで１６バイトの直
接記憶が実行され、その後判断ブロック１０８に進む。
第３のｒＷＪ転送について、この経路が、再び繰り返さ
れる。次に、第４の最後のＷアレイ転送について、判断
ブロック１１３に進み、そこで処理が修正で終了かどう
か判定するためのテストが行なわれる。このテストの結
果はノーであり、機能ブロック１１４で、ＥＬＢバイト
の記憶が行なわれて処理が完了する。
れる。次に、第４の最後のＷアレイ転送について、判断
ブロック１１３に進み、そこで処理が修正で終了かどう
か判定するためのテストが行なわれる。このテストの結
果はノーであり、機能ブロック１１４で、ＥＬＢバイト
の記憶が行なわれて処理が完了する。
２アレイ転送ＰＷ ＰＭＷでは、動作経路シーケンス
は、判断ブロック１０６から始まり、その結果はイエス
である。機能ブロック１１２で、完全取出しが実行され
、続いてＥＦＢバイトごとにデータの組合せが行なわれ
る。次いで、機能ブロック１０７及び判断ブロック１０
８を経て判断ブロック１０４に戻り、そこから判断ブロ
ック１１３に進む。判断ブロック１１３でのテストの結
果はノーであり、機能ブロック１１４に進んで処理が完
了する。
は、判断ブロック１０６から始まり、その結果はイエス
である。機能ブロック１１２で、完全取出しが実行され
、続いてＥＦＢバイトごとにデータの組合せが行なわれ
る。次いで、機能ブロック１０７及び判断ブロック１０
８を経て判断ブロック１０４に戻り、そこから判断ブロ
ック１１３に進む。判断ブロック１１３でのテストの結
果はノーであり、機能ブロック１１４に進んで処理が完
了する。
２アレイ転送ＷＰ ＲＭＷでは、動作経路シーケンス
は、やはり判断ブロック１０６から始まり、そのテスト
の結果はノーになる。検査プロ、り１０７と判断ブロッ
ク１０８を経て判断ブロック１０４に戻り、そこから判
断ブロック１１３に進み、テストの結果はイエスとなる
。したがって、機能ブロック１１５に進み、そこで完全
取出しが行なわれ、続いてＥＬＢバイトごとにデータの
組合せが行なわれる。
は、やはり判断ブロック１０６から始まり、そのテスト
の結果はノーになる。検査プロ、り１０７と判断ブロッ
ク１０８を経て判断ブロック１０４に戻り、そこから判
断ブロック１１３に進み、テストの結果はイエスとなる
。したがって、機能ブロック１１５に進み、そこで完全
取出しが行なわれ、続いてＥＬＢバイトごとにデータの
組合せが行なわれる。
２アレイ転送ＰＰ ＲＭＷでは、動作経路シーケンス
は、やはり判断ブロック１０６から始まり、そこでテス
トの結果はイエスとなり、以下、ＰＷの場合と同じ経路
をたどって判断ブロック１１３に進み、そこでやはりテ
ストの結果はイエスとなり、以下、ＷＰの場合と同じ経
路をたどって完了する。
は、やはり判断ブロック１０６から始まり、そこでテス
トの結果はイエスとなり、以下、ＰＷの場合と同じ経路
をたどって判断ブロック１１３に進み、そこでやはりテ
ストの結果はイエスとなり、以下、ＷＰの場合と同じ経
路をたどって完了する。
特殊単一転送Ｐ ＲＭＷでは、動作経路は判断ブロッ
ク１１０から始まり、そのテストの結果はイエスとなる
。この場合は、機能ブロック１１６に進み、そこで完全
取出しが実行され、続いてＥＬＢバイトと論理的にＡＮ
ＤされたＥＦＢのデータ組合せが行なわれる。単一直接
書込み転送では、判断ブロック１１０でのテストの結果
はノーとなる。流れ図には示されていないが、各完全取
出しく事前取出し）について、ＸＥＣＣが活動状態にな
る必要があるか否かの決定が行なわれる。この流れ図で
参照された様々な計算は以下の通りである。
ク１１０から始まり、そのテストの結果はイエスとなる
。この場合は、機能ブロック１１６に進み、そこで完全
取出しが実行され、続いてＥＬＢバイトと論理的にＡＮ
ＤされたＥＦＢのデータ組合せが行なわれる。単一直接
書込み転送では、判断ブロック１１０でのテストの結果
はノーとなる。流れ図には示されていないが、各完全取
出しく事前取出し）について、ＸＥＣＣが活動状態にな
る必要があるか否かの決定が行なわれる。この流れ図で
参照された様々な計算は以下の通りである。
１）開始アドレス（ＳＡ）＝入力アドレス２）計算終了
アドレス（ＥＡ）＝開始アドレス＋フィールド長（ＦＬ
） ３）（１カード・ポートに基づく）アレイ転送（ＡＸＦ
）の数を（２進加算で）計算する：ＦＬビット ７６５
４３２ｉ０ ＳＡピット ＋ ３２１０ ｘｘｘ ただし、合計中の２つの８ビツトに１つを加えると転送
の数になる（・たとえば、０１＝２転送）４）（１カー
ド・ポートに基づく）システム転送（ＳＦＸ）の数を（
２進加算で）計算する：ＦＬビット ７８５４３２１０ ＳＡビット ２１０ ””ｘｘｘ ただし、合計中の３つの６ビツトに１つを加えると、転
送の数に等しくなる（たとえば、１１１＝８転送） ５）（ＳＡ （１： Ｏ）≠°００°Ｂ）または（ＥＡ
（１： Ｏ）≠’１１”Ｂ）及び（ＡＸＦ数＝°００
″Ｂ）の場合、事前取出しくたとえば、ＰＷＷＷ）から
始まる。（１：Ｏ）は２つの最下位ビット（ＬＳＢ）を
示す。
アドレス（ＥＡ）＝開始アドレス＋フィールド長（ＦＬ
） ３）（１カード・ポートに基づく）アレイ転送（ＡＸＦ
）の数を（２進加算で）計算する：ＦＬビット ７６５
４３２ｉ０ ＳＡピット ＋ ３２１０ ｘｘｘ ただし、合計中の２つの８ビツトに１つを加えると転送
の数になる（・たとえば、０１＝２転送）４）（１カー
ド・ポートに基づく）システム転送（ＳＦＸ）の数を（
２進加算で）計算する：ＦＬビット ７８５４３２１０ ＳＡビット ２１０ ””ｘｘｘ ただし、合計中の３つの６ビツトに１つを加えると、転
送の数に等しくなる（たとえば、１１１＝８転送） ５）（ＳＡ （１： Ｏ）≠°００°Ｂ）または（ＥＡ
（１： Ｏ）≠’１１”Ｂ）及び（ＡＸＦ数＝°００
″Ｂ）の場合、事前取出しくたとえば、ＰＷＷＷ）から
始まる。（１：Ｏ）は２つの最下位ビット（ＬＳＢ）を
示す。
６）（ＥＡ （１： Ｏ）≠″１１°Ｂの場合、事前取
出しくたとえば、ＷＷＷＰ）で終了する。
出しくたとえば、ＷＷＷＰ）で終了する。
７）第１７レイ転送バイト・エネーブル復号（ＥＦＢバ
イト） １カード・ボート ２カード・ボートＣＲ
Ｄ＞ 左 右
ＭＯＤ＞ 左 右 左 右 左
右ＥＦＢＯ＝Ｏ≦４＝０≦４≦８≦Ｃ ＥＦＢ１≦１≦５≦１≦５≦９≦Ｄ ＥＦＢ２≦２≦６≦２≦６≦Ａ≦Ｅ ＥＦＢ３≦３≦７≦３≦７≦Ｂ≦Ｆ ＥＦＢ４≦８≦Ｃ≦１０≦１４≦１８≦ＩＣＥＦＢ５≦
９≦Ｄ≦１１≦１５≦１９≦ＩＤＥＦＢ８≦Ａ≦Ｅ≦１
２≦１６≦ＩＡ≦ＩＥＥＦＢ７≦Ｂ≦Ｆ≦１３≦１７≦
１Ｂ≦ＩＦ１カード・ポート ２カード・
ボートＣＲＤ＞ 左
右ＭＯＤ＞ 左 右 左 右
左 右ＥＬＢＯ≧０≧４≧０≧４≧８≧Ｃ ＥＬＢ１≧１≧５≧１≧５≧９≧Ｄ ＥＬＢ２≧２≧６≧２≧６≧Ａ≧Ｅ ＥＬＢ３≧３≧７≧３≧７≧Ｂ≧Ｆ ＥＬＢ４≧８≧Ｃ≧１０≧１４≧１８≧ＩＣＥＬＢ５≧
９≧Ｄ≧１１≧１５≧１９≧ＩＤＥＬＢ６≧Ａ≧Ｅ≧１
２≧１６≧ＩＡ≧ＩＥＥＬＢ７≧Ｂ ＝Ｆ≧１３≧１７
≧１Ｂ ＝ＩＦ上記で、ＥＦＢｎが活動状態になるのは
、ｓＡの４つ（１カード・ポートの場合）のＬＳＢまた
はＳＡの５つ（２カード・ポートの場合）のＬＳＢの１
６進値が所与の１６進値以下の場合である。
イト） １カード・ボート ２カード・ボートＣＲ
Ｄ＞ 左 右
ＭＯＤ＞ 左 右 左 右 左
右ＥＦＢＯ＝Ｏ≦４＝０≦４≦８≦Ｃ ＥＦＢ１≦１≦５≦１≦５≦９≦Ｄ ＥＦＢ２≦２≦６≦２≦６≦Ａ≦Ｅ ＥＦＢ３≦３≦７≦３≦７≦Ｂ≦Ｆ ＥＦＢ４≦８≦Ｃ≦１０≦１４≦１８≦ＩＣＥＦＢ５≦
９≦Ｄ≦１１≦１５≦１９≦ＩＤＥＦＢ８≦Ａ≦Ｅ≦１
２≦１６≦ＩＡ≦ＩＥＥＦＢ７≦Ｂ≦Ｆ≦１３≦１７≦
１Ｂ≦ＩＦ１カード・ポート ２カード・
ボートＣＲＤ＞ 左
右ＭＯＤ＞ 左 右 左 右
左 右ＥＬＢＯ≧０≧４≧０≧４≧８≧Ｃ ＥＬＢ１≧１≧５≧１≧５≧９≧Ｄ ＥＬＢ２≧２≧６≧２≧６≧Ａ≧Ｅ ＥＬＢ３≧３≧７≧３≧７≧Ｂ≧Ｆ ＥＬＢ４≧８≧Ｃ≧１０≧１４≧１８≧ＩＣＥＬＢ５≧
９≧Ｄ≧１１≧１５≧１９≧ＩＤＥＬＢ６≧Ａ≧Ｅ≧１
２≧１６≧ＩＡ≧ＩＥＥＬＢ７≧Ｂ ＝Ｆ≧１３≧１７
≧１Ｂ ＝ＩＦ上記で、ＥＦＢｎが活動状態になるのは
、ｓＡの４つ（１カード・ポートの場合）のＬＳＢまた
はＳＡの５つ（２カード・ポートの場合）のＬＳＢの１
６進値が所与の１６進値以下の場合である。
≦“Ｆ′１６進数または≦’ ＩＦ’ １８進数は、Ｅ
ＦＢが常にオンであることを意味する。
ＦＢが常にオンであることを意味する。
８）最終アレイ転送バイト・エネーブル復号（ＥＬＢバ
イト） 上記で、ＥＦＢｎが活動状態になるのは、ＥＡの４つ（
１カード・ボートの場合）のＬＳＢまたはＥＡの５つ（
２カード・ボートの場合）のＬＳＢの１６進値が、所与
の１６進値以上の場合である。≧’Ｏ’１６進数は、Ｅ
ＬＢが常に活動状態にあることを意味する。
イト） 上記で、ＥＦＢｎが活動状態になるのは、ＥＡの４つ（
１カード・ボートの場合）のＬＳＢまたはＥＡの５つ（
２カード・ボートの場合）のＬＳＢの１６進値が、所与
の１６進値以上の場合である。≧’Ｏ’１６進数は、Ｅ
ＬＢが常に活動状態にあることを意味する。
バイト選択の例（第１３図参照）
１）事前取出し・修正・書込みを伴う単一アレイ転送：
具体的には、’０２’１６進数アドレスの１２バイト。
具体的には、’０２’１６進数アドレスの１２バイト。
ブロック１０１で、システムはコマンド、アドレス、フ
ィールド長を使ってカードを選択する。ブロック１０２
でカードはそれらをロードする。
ィールド長を使ってカードを選択する。ブロック１０２
でカードはそれらをロードする。
開始アドレス及びフィールド長：
５Ａ（７：Ｏ） ＝ ’００００００１０°Ｂ （’０
１’ １８進数）ＦＬ（７：Ｏ）＝’００００１０１
１’Ｂ （’ＯＢ’ １８進数）ブロック１０３で、
カードは以下の計算を行なう。
１’ １８進数）ＦＬ（７：Ｏ）＝’００００１０１
１’Ｂ （’ＯＢ’ １８進数）ブロック１０３で、
カードは以下の計算を行なう。
終了アドレス
ＦＬ（７：０） ００００１０１１ＳＡ（７：Ｏ）
＋０ＯＯＯＯＯ１０アレイ転送の数 ＦＬ（７：０） ＳＡ（３：０） ＵＭ ＡＸＦ（Ｃｏ） ＝００ 回の転送 ＋ ００１０ したがって、 アレイ・バス上で１ システム転送の数 ＦＬ（７：０） ００００１０１１ ＳΔ（２：Ｏ） ＋ ０１０ ＳＵＭ ００００１１０１ ＳＸＦ（２：Ｏ） ＝ＯＯＩ したがって、アレイ・
バス上で２回の転送 修正開始＝真、なぜならば、５Ａ（１：Ｏ）≠°００°
Ｂ修正終了＝真、なぜならば、ＥＡ（１：Ｏ）≠’１１
’Ｂブロック１０３でＥＦＢとＥＬＢを計算する。
＋０ＯＯＯＯＯ１０アレイ転送の数 ＦＬ（７：０） ＳＡ（３：０） ＵＭ ＡＸＦ（Ｃｏ） ＝００ 回の転送 ＋ ００１０ したがって、 アレイ・バス上で１ システム転送の数 ＦＬ（７：０） ００００１０１１ ＳΔ（２：Ｏ） ＋ ０１０ ＳＵＭ ００００１１０１ ＳＸＦ（２：Ｏ） ＝ＯＯＩ したがって、アレイ・
バス上で２回の転送 修正開始＝真、なぜならば、５Ａ（１：Ｏ）≠°００°
Ｂ修正終了＝真、なぜならば、ＥＡ（１：Ｏ）≠’１１
’Ｂブロック１０３でＥＦＢとＥＬＢを計算する。
左ＥＦＢ（０ニア） ＝ ’００１１１１１１’Ｂ左Ｅ
ＬＢ（０ニア） ＝ ’１１１１１１１１°Ｂ右ＥＦＢ
（０ニア） ＝ ’１１１１１１１１°Ｂ右ＥＬＢ（０
ニア） ＝ ’１１１１１１００°Ｂ書込みコマンドな
ので、ブロック１０４に戻る。
ＬＢ（０ニア） ＝ ’１１１１１１１１°Ｂ右ＥＦＢ
（０ニア） ＝ ’１１１１１１１１°Ｂ右ＥＬＢ（０
ニア） ＝ ’１１１１１１００°Ｂ書込みコマンドな
ので、ブロック１０４に戻る。
ブロック１０４で、これは唯一のアレイ転送なので、最
初かつ最後の転送である。ブロック１１０に進む。ブロ
ック１１０で、修正開始と修正終了がともに真である。
初かつ最後の転送である。ブロック１１０に進む。ブロ
ック１１０で、修正開始と修正終了がともに真である。
ブロック１１６に進む。ブロック１１６で、完全取出し
を実行し、次いで方程式に従ってデータの組合せを行な
い、次いでブロック１１１に進む。
を実行し、次いで方程式に従ってデータの組合せを行な
い、次いでブロック１１１に進む。
左モジュール： ＥＦＢ（ｏニア）＝’００１１１１１
１’ＢＥＬＢ（０ニア） ＝ ’１１１１１１１１°Ｂ
論理積 ＝ ’００１１１１１１°Ｂ 旧 新 データ データ バイト バイト 右モジュール： ＥＦＢ（０ニア）＝’１ｌｌｌｌｌｌ
ｌ°ＢＥＬＢ（０ニア）＝ ’１１１１１１００’Ｂ論
理積 ＝ ’１１１１１１００’Ｂ 新旧 データデータ バイト バイト フロック１１１で、方程式に従って左モジュール・バイ
ト０と１及び右モジュール・バイト６と７に旧データを
記憶する。左モジュール・バイト２ないし７と右モジュ
ール・バイト０ないし５に新データを記憶する。ブロッ
ク１０８に進む。ブロック１０８で処理が完了し、ブロ
ック１０１で待機状態に入る。
１’ＢＥＬＢ（０ニア） ＝ ’１１１１１１１１°Ｂ
論理積 ＝ ’００１１１１１１°Ｂ 旧 新 データ データ バイト バイト 右モジュール： ＥＦＢ（０ニア）＝’１ｌｌｌｌｌｌ
ｌ°ＢＥＬＢ（０ニア）＝ ’１１１１１１００’Ｂ論
理積 ＝ ’１１１１１１００’Ｂ 新旧 データデータ バイト バイト フロック１１１で、方程式に従って左モジュール・バイ
ト０と１及び右モジュール・バイト６と７に旧データを
記憶する。左モジュール・バイト２ないし７と右モジュ
ール・バイト０ないし５に新データを記憶する。ブロッ
ク１０８に進む。ブロック１０８で処理が完了し、ブロ
ック１０１で待機状態に入る。
２）２アレイ転送ＰＷの例ニアドレス７への１３バイト
書込み。ブロック１０１で、システムはカードを選択し
、コマンド、アドレス、フィールド長を送る。ブロック
１０２で、カードはそれらをロードする。
書込み。ブロック１０１で、システムはカードを選択し
、コマンド、アドレス、フィールド長を送る。ブロック
１０２で、カードはそれらをロードする。
開始アドレス及びフィールド長：
５Ａ（７：０）＝’０ＯＯＯ０１１１’Ｂ （’０７°
１６進数）ＦＬ（７：０） ＝ ’００００１１００’
Ｂ （’ＱＣ’ １６進数）ブロック１０３で、カード
は、以下の計算を行なう。
１６進数）ＦＬ（７：０） ＝ ’００００１１００’
Ｂ （’ＱＣ’ １６進数）ブロック１０３で、カード
は、以下の計算を行なう。
終了アドレス
ＰＬ（７：０） ００００１１００ＳＡ（７：０）
＋０ＯＯ００１１１ＥＡ（７：Ｏ） ０００１
００１１アレイ転送の数 ＰＬ（７：Ｏ） ００００１１００ＳＡ（３：０）
＋ ０１１１ ＳｕＭ ０００１００１１ ＡＸＦ（１：０）＝０１ １．たがって、２回の転送が
行なわれることになる。
＋０ＯＯ００１１１ＥＡ（７：Ｏ） ０００１
００１１アレイ転送の数 ＰＬ（７：Ｏ） ００００１１００ＳＡ（３：０）
＋ ０１１１ ＳｕＭ ０００１００１１ ＡＸＦ（１：０）＝０１ １．たがって、２回の転送が
行なわれることになる。
システム転送の数
ＦＬ（７：０） ００００１１００ＳＡ（２：Ｏ）
＋ １１１ ＳＵＭ ０００１００１１ ＳＸＦ（２：Ｏ） ＝０１Ｏしたがッテ、システム・ハ
ス上で３回の転送 修正開始＝真、なぜならば、５Ａ（１：０）≠゛００′
Ｂ修正終了＝偽、なぜならば、ＥＡ（１：Ｏ） ＝ ’
１１’Ｂブロック１０３でＥＦＢとＥＬＢを計算する。
＋ １１１ ＳＵＭ ０００１００１１ ＳＸＦ（２：Ｏ） ＝０１Ｏしたがッテ、システム・ハ
ス上で３回の転送 修正開始＝真、なぜならば、５Ａ（１：０）≠゛００′
Ｂ修正終了＝偽、なぜならば、ＥＡ（１：Ｏ） ＝ ’
１１’Ｂブロック１０３でＥＦＢとＥＬＢを計算する。
左ＥＦＢ（０ニア） ＝ ’０ＯＯＯ１１１１’Ｂ左Ｅ
ＬＢ（０ニア） ＝ ’１１１１００００’Ｂ右ＥＦＢ
（０ニア） ＝ ’０００１１１１１°Ｂ右ＥＬＢ（０
ニア） ＝ ’００００００００°Ｂ書込みコマンドな
ので、ブロック１０４に進む。
ＬＢ（０ニア） ＝ ’１１１１００００’Ｂ右ＥＦＢ
（０ニア） ＝ ’０００１１１１１°Ｂ右ＥＬＢ（０
ニア） ＝ ’００００００００°Ｂ書込みコマンドな
ので、ブロック１０４に進む。
ブロック１０４で、これは２つのアレイ転送の最初のも
のである。次にブロック１０６に進む。ブロック１０６
で、修正開始が真であり、したがってブロック１１２に
進み、ＥＦＢについて完全取出し及びデータの組合せが
実行される。
のである。次にブロック１０６に進む。ブロック１０６
で、修正開始が真であり、したがってブロック１１２に
進み、ＥＦＢについて完全取出し及びデータの組合せが
実行される。
左モジュール： ＥＦＢ（０ニア） ＝ ’０Ｏ００１
１１１’Ｂ旧 新 データ データ 右モジュール： ＥＦＢ（０ニア） ＝ ’０００１１
１１１″Ｂ旧 新 データデータ ブロック１０７に進み、左モジュール・バイトＯないし
３でＮｏ−Ｑｐを実行する。旧データが取り出されて訂
正されたが、それはメモリには戻されず、スクラブ動作
となる。次に、旧データを右モジュール・パイ）（０：
２）に記憶する。新データを左モジュール・バイト（４
： ７）と右モジュール・バイト（３： ７）に記憶す
る。次にブロック１０８に進み、処理が完了していない
ので、そこからブロック１０４に進む。ブロック１０４
で、これは最後のアレイ転送である。ブロック１１３に
進み、そこで修正終了が偽となる。次にブロック１１４
に進み、ＥＬＢを記録する。
１１１’Ｂ旧 新 データ データ 右モジュール： ＥＦＢ（０ニア） ＝ ’０００１１
１１１″Ｂ旧 新 データデータ ブロック１０７に進み、左モジュール・バイトＯないし
３でＮｏ−Ｑｐを実行する。旧データが取り出されて訂
正されたが、それはメモリには戻されず、スクラブ動作
となる。次に、旧データを右モジュール・パイ）（０：
２）に記憶する。新データを左モジュール・バイト（４
： ７）と右モジュール・バイト（３： ７）に記憶す
る。次にブロック１０８に進み、処理が完了していない
ので、そこからブロック１０４に進む。ブロック１０４
で、これは最後のアレイ転送である。ブロック１１３に
進み、そこで修正終了が偽となる。次にブロック１１４
に進み、ＥＬＢを記録する。
左モジュ−ル： ＥＬＢ（０ニア） ＝ ’１１１１０
０００’Ｂ新 旧 データデータ 右モジュール： ＥＬＢ（０ニア） ＝ ’０Ｏ０００
０００’Ｂ旧 データ 左モジュールのパイ）（０：３）に新しい経路を記憶し
、他の１２バイトでＮｏ−０ｐを実行する。この場合は
、事前取出しが行なわれていないので、メモリのこれら
１２バイトの内容は未知であり、したがって、それらは
非撹乱状態のままでなければならない。次に、ブロック
１０８に進む。
０００’Ｂ新 旧 データデータ 右モジュール： ＥＬＢ（０ニア） ＝ ’０Ｏ０００
０００’Ｂ旧 データ 左モジュールのパイ）（０：３）に新しい経路を記憶し
、他の１２バイトでＮｏ−０ｐを実行する。この場合は
、事前取出しが行なわれていないので、メモリのこれら
１２バイトの内容は未知であり、したがって、それらは
非撹乱状態のままでなければならない。次に、ブロック
１０８に進む。
ここで処理が完了し、ブロック１０１に戻る。
３）２アレイ転送ＷＰの例ニアドレス１２（１０進数）
での５バイト書込み。ブロック１０１で、システムはカ
ードを選択し、コマンド、アドレス、フィールド長を送
る。ブロック１０２で、カードはそれらをロードする。
での５バイト書込み。ブロック１０１で、システムはカ
ードを選択し、コマンド、アドレス、フィールド長を送
る。ブロック１０２で、カードはそれらをロードする。
開始アドレス及びフィールド長：
５Ａ（７：Ｏ） ＝ ’００００１１００°Ｂ （’Ｑ
Ｃ’ １１３進数）Ｆｌ、（７：Ｏ） ＝ ’００００
０１００’Ｂ （’０４°１６進数）ブロック１０３で
、カードは以下の計算を行なう。
Ｃ’ １１３進数）Ｆｌ、（７：Ｏ） ＝ ’００００
０１００’Ｂ （’０４°１６進数）ブロック１０３で
、カードは以下の計算を行なう。
終了アドレス
ＦＬ（７：Ｏ） ０００００１００
ＳＡ（７：Ｏ） ＋０Ｏ００１１００ＥＡ（７：０）
０００１００００ アレイ転送の数 ＰＬ（７：Ｏ） ０００００１００ＳＡ（３：Ｏ）
＋ １ｌ１０ ０ＳＵ ０００１００００ ＡＸＦ（１：０） ＝ＯＩ Ｌ、たがって２回のアレイ
転送が行なわれる。
０００１００００ アレイ転送の数 ＰＬ（７：Ｏ） ０００００１００ＳＡ（３：Ｏ）
＋ １ｌ１０ ０ＳＵ ０００１００００ ＡＸＦ（１：０） ＝ＯＩ Ｌ、たがって２回のアレイ
転送が行なわれる。
システム転送の数
ＦＬ（７：Ｏ） ０００００１００ＳＡ（２：Ｏ）
＋ １１０ ０５Ｕ ００００１０００ ＳＸＦ（２：０）＝００１ したがって２回のアレイ転
送 修正開始＝偽、なぜならば、５Ａ（１：Ｏ） ＝ ’０
０°Ｂ修正終了＝真、なぜならば、ＥＡ（Ｃｏ）≠°１
１°ＢＥＬＢとＥＦＢを計算する。
＋ １１０ ０５Ｕ ００００１０００ ＳＸＦ（２：０）＝００１ したがって２回のアレイ転
送 修正開始＝偽、なぜならば、５Ａ（１：Ｏ） ＝ ’０
０°Ｂ修正終了＝真、なぜならば、ＥＡ（Ｃｏ）≠°１
１°ＢＥＬＢとＥＦＢを計算する。
左Ｅ Ｆ Ｂ （０： ７ ） ＝’０ＯＯＯＯＯ００
°Ｂ左Ｅ Ｌ Ｂ （０： ７ ） ＝’１Ｏ００００
００°Ｂ右Ｅ Ｆ Ｂ （０： ７ ） ＝’０ＯＯＯ
１１１１’Ｂ右Ｅ Ｌ Ｂ （０： ７ ） ＝’０Ｏ
ＯＯＯＯ００°Ｂ書込みコマンドなので、ブロック１０
４に進む。
°Ｂ左Ｅ Ｌ Ｂ （０： ７ ） ＝’１Ｏ００００
００°Ｂ右Ｅ Ｆ Ｂ （０： ７ ） ＝’０ＯＯＯ
１１１１’Ｂ右Ｅ Ｌ Ｂ （０： ７ ） ＝’０Ｏ
ＯＯＯＯ００°Ｂ書込みコマンドなので、ブロック１０
４に進む。
ブロック１０４で、これは２つのアレイ転送の最初のも
のである。ブロック１０６に進み、そこで修正開始が偽
となる。次にブロック１０７に進む。
のである。ブロック１０６に進み、そこで修正開始が偽
となる。次にブロック１０７に進む。
ブロック１０７で、ＥＦＢを記録する。
左モジュール： ＥＦＢ （０ニア） ＝ＯＯＯＯＯＯ
ＯＯ旧ヂークを保持 右モデーール： ＥＦＢ（０ニア） ＝００００１１１
１旧ザーダ新データ 保持 記憶 左モジュール・バイト（０： ７）と右モジュール・バ
イト（０：３）でＮｏ−ｏｐを実行する。
ＯＯ旧ヂークを保持 右モデーール： ＥＦＢ（０ニア） ＝００００１１１
１旧ザーダ新データ 保持 記憶 左モジュール・バイト（０： ７）と右モジュール・バ
イト（０：３）でＮｏ−ｏｐを実行する。
右モジュール・パイ）（４ニア）に新しいデータを記憶
する。次にブロック１０８に進む。処理が完了していな
いので、ブロック１０４に進む。ブロック１０４で、こ
れは最後のアレイ転送である。
する。次にブロック１０８に進む。処理が完了していな
いので、ブロック１０４に進む。ブロック１０４で、こ
れは最後のアレイ転送である。
ブロック１１３に進み、そこで修正終了が真となる。ブ
ロック１１５に進み、ＥＬＢごとに完全取出しを実行し
、次いでデータの組合せを行なう。
ロック１１５に進み、ＥＬＢごとに完全取出しを実行し
、次いでデータの組合せを行なう。
左モジ、−ル： ＥＬＢ（０ニア）＝’１００００００
０°Ｂ新 旧 データ データ 右モジュール： ＥＬＢ（０ニア） ＝ ’０００００
０００°Ｂ旧チーク ブロック１１４に進み、そこで新データを左モジュール
形式Ｏに、旧データをバイト（１：３）に記憶する。残
りのバイトにＮｏ−ｏｐを実行する。次にブロック１０
８に進む。処理が完了し、ブロック１０１に進む。これ
で例の説明を終わる。
０°Ｂ新 旧 データ データ 右モジュール： ＥＬＢ（０ニア） ＝ ’０００００
０００°Ｂ旧チーク ブロック１１４に進み、そこで新データを左モジュール
形式Ｏに、旧データをバイト（１：３）に記憶する。残
りのバイトにＮｏ−ｏｐを実行する。次にブロック１０
８に進む。処理が完了し、ブロック１０１に進む。これ
で例の説明を終わる。
ＲＭＷサイクルでカードまたは２カード・ポートを横切
るデータ・フローは、制御論理回路によってバイトごと
に個性化される。制御論理回路は、アレイ・データ選択
を利用してアレイへのワードごとの書込みを可能にする
。制御論理回路は、また各データ・フロー・バイトに対
する内部書込みエネーブル信号を生成する。これらのエ
ネーブル信号は、第４図に示した取出し／記憶マルチプ
レクサ論理回路を制御する。１バイトを重ね書きすると
きマルチプレクサ１２０ａと１２０ｂは、記憶バッファ
・マルチプレクサ１２２ａと１２２ｂからデータを選択
する。記憶バッファ・マルチプレクサ論理回路は、適切
な４つのバイト・ワードを選択するのに使用される。そ
れらのワードは連続して緩衝記憶され、適切なときに使
用される。
るデータ・フローは、制御論理回路によってバイトごと
に個性化される。制御論理回路は、アレイ・データ選択
を利用してアレイへのワードごとの書込みを可能にする
。制御論理回路は、また各データ・フロー・バイトに対
する内部書込みエネーブル信号を生成する。これらのエ
ネーブル信号は、第４図に示した取出し／記憶マルチプ
レクサ論理回路を制御する。１バイトを重ね書きすると
きマルチプレクサ１２０ａと１２０ｂは、記憶バッファ
・マルチプレクサ１２２ａと１２２ｂからデータを選択
する。記憶バッファ・マルチプレクサ論理回路は、適切
な４つのバイト・ワードを選択するのに使用される。そ
れらのワードは連続して緩衝記憶され、適切なときに使
用される。
データを重ね書きしないときは、マルチプレクサは、Ｌ
ＰＤラッチ５４ａ１５４ｂから取出し／ループ・マルチ
プレクサ１２１ ａ、 １２ ｌ ｂを介してループ
されたメモリから事前に取り出されて訂正されていたデ
ータを選択する。このループ動作及び取出し／記憶マル
チプレクサの選択は、検査ビット経路や冗長ビット経路
ではなく、データ・ビット経路に基づいてのみ行なわれ
る。記憶バッファ／ループ・データ選択が行なわれて記
憶すべき新しいワードを形成した後に、新しい検査ビッ
トがＥＣＣ論理回路によって生成される。新しい検査ビ
ット生成後に、冗長ビット記憶のためのデータ・ビット
または検査ビットの選択が行なわれる。
ＰＤラッチ５４ａ１５４ｂから取出し／ループ・マルチ
プレクサ１２１ ａ、 １２ ｌ ｂを介してループ
されたメモリから事前に取り出されて訂正されていたデ
ータを選択する。このループ動作及び取出し／記憶マル
チプレクサの選択は、検査ビット経路や冗長ビット経路
ではなく、データ・ビット経路に基づいてのみ行なわれ
る。記憶バッファ／ループ・データ選択が行なわれて記
憶すべき新しいワードを形成した後に、新しい検査ビッ
トがＥＣＣ論理回路によって生成される。新しい検査ビ
ット生成後に、冗長ビット記憶のためのデータ・ビット
または検査ビットの選択が行なわれる。
ＲＭＷ性能を最適化するために、記憶バッファ５３が、
データ・フローに追加されて、記憶中にデータの連続し
たシステム転送が可能になった。
データ・フローに追加されて、記憶中にデータの連続し
たシステム転送が可能になった。
直接記憶では、データは、記憶時にデータ・フローＥＣ
Ｃ論理回路５５ ａ１５５ ｂを介してパイプライン化
できるので、バッファを完全に利用する必要はない。偶
数アドレス開始直接記憶の場合、データが第１４図のク
ロック・ポイント１でＳＩＥラッチ１２５ａにロードさ
れ、次いでクロック・ポイント２で、Ｓ１０ラッチ１２
５ｂにロードされる。
Ｃ論理回路５５ ａ１５５ ｂを介してパイプライン化
できるので、バッファを完全に利用する必要はない。偶
数アドレス開始直接記憶の場合、データが第１４図のク
ロック・ポイント１でＳＩＥラッチ１２５ａにロードさ
れ、次いでクロック・ポイント２で、Ｓ１０ラッチ１２
５ｂにロードされる。
この時点で、データはＥＣＣ５５ａと５５ｂを介して送
られる。このため、８バイト・システム転送を１６バイ
ト・アレイ転送に変換することができる。１クロツクＦ
ＣＣ構成では、次のクロックであるクロック・ポイント
３で、データ及び生成されたデータ・ビットが、ＬＧＢ
ラッチ５７ａ１５７ｂにラッチされる。同時に、次のシ
ステム転送がやはりＳＩＥラッチ１２５ａでラッチでき
、以下同様である。種々の記憶バッファ動作用の論理回
路を単純にするために、直接記憶用の前述のパイプライ
ン動作を、全記憶バッファが活用できるように、実際に
いく分修正する。すなわち、クロック・ポイント３でＥ
ＣＣ出力ラッチ（ＬＧＢ）５７ａ、５７ｂにデータをラ
ッチするのに加えて、次の８バイト・データ転送が８２
Ｅ１２Ｅ３ａにロードされ、前の２つの転送が５Ｂ１１
２７ａ及び１２７ｂにシフトされる。このシフトにより
、５ＩＥ１２５ａへの最初の転送が次のクロック・ポイ
ント５で更新されるとき、重ね書きされることが防止さ
れる。次いで、クロック・ポイント５で第４のデータ転
送が５２０１２８ｂにロードされる。
られる。このため、８バイト・システム転送を１６バイ
ト・アレイ転送に変換することができる。１クロツクＦ
ＣＣ構成では、次のクロックであるクロック・ポイント
３で、データ及び生成されたデータ・ビットが、ＬＧＢ
ラッチ５７ａ１５７ｂにラッチされる。同時に、次のシ
ステム転送がやはりＳＩＥラッチ１２５ａでラッチでき
、以下同様である。種々の記憶バッファ動作用の論理回
路を単純にするために、直接記憶用の前述のパイプライ
ン動作を、全記憶バッファが活用できるように、実際に
いく分修正する。すなわち、クロック・ポイント３でＥ
ＣＣ出力ラッチ（ＬＧＢ）５７ａ、５７ｂにデータをラ
ッチするのに加えて、次の８バイト・データ転送が８２
Ｅ１２Ｅ３ａにロードされ、前の２つの転送が５Ｂ１１
２７ａ及び１２７ｂにシフトされる。このシフトにより
、５ＩＥ１２５ａへの最初の転送が次のクロック・ポイ
ント５で更新されるとき、重ね書きされることが防止さ
れる。次いで、クロック・ポイント５で第４のデータ転
送が５２０１２８ｂにロードされる。
クロック・ポイント４でＳＩＥ更新に加えて、前の第３
及び第４の転送が５Ｂ２１２８ａと１２８ｂにシフトさ
れる。この時点で、最初の４つの転送はすべてＳＢＩ及
びＳＢ２中にあり、したがって、最後の４つの転送はす
べて（全ロードが実行される場合）ＳＩＥ１３１０．Ｓ
２Ｅ及びＳ２０に再ロードできる。１つ置きのクロック
（３，５，７など）が１６バイト・データで更新されて
アレイに進むので、ＬＧＢ５７ａ、５７ｂに関するパイ
プライン効果に留意されたい。第１４Ｂ図に、次のＲＭ
Ｗケースのラッチ・タイミングを示す。
及び第４の転送が５Ｂ２１２８ａと１２８ｂにシフトさ
れる。この時点で、最初の４つの転送はすべてＳＢＩ及
びＳＢ２中にあり、したがって、最後の４つの転送はす
べて（全ロードが実行される場合）ＳＩＥ１３１０．Ｓ
２Ｅ及びＳ２０に再ロードできる。１つ置きのクロック
（３，５，７など）が１６バイト・データで更新されて
アレイに進むので、ＬＧＢ５７ａ、５７ｂに関するパイ
プライン効果に留意されたい。第１４Ｂ図に、次のＲＭ
Ｗケースのラッチ・タイミングを示す。
この図で、番号を付けたパルスは、関連するシステム転
送番号に対するラッチの動作（データ更新）を表わす。
送番号に対するラッチの動作（データ更新）を表わす。
括弧内の数は、第４図の論理ブロックの参照番号である
。
。
最初のアレイ転送のために事前取出しを行なわなければ
ならないＲＭＷでは、記憶バッファは完全に利用される
。それにより、論理回路が同時に２つのモードで実行で
きるようになる。論理回路の一部は、システム・バスで
の連続する記憶転送を緩衝記憶し、論理回路の一部はア
レイ・バスを介してデータの事前取出しを行なう。この
場合、記憶バッファは以下のようにロードされる。ラッ
チ５ＩＥ１２５ａ、次いで、ラッチ３１０１２５ｂ；統
いてラッチ８２Ｅ１２８ａ、さらにラッチ５２０１２８
ｂに進む。ラッチ８２Ｅ１２８ａがロードされる間に、
５ＩＥ１２５ａ及び５１０１２５ｂにラッチされたデー
タは、それぞれＳＢＩラッチ１２７ａ、Ｌ２７ｂにシフ
トされ、ラッチ５ＩＥ１２５ａが、再ロードされ、続い
てラッチ５２０１２６ｂが再ロードされる。８２Ｅがロ
ードされ、ＳＢ１にシフトされる（第１４Ｂ図には図示
せず）とき、「ＰＲＥ」で示されるメモリ・アクセスか
らの事前取出しデータも、メモリ取出しレジスタ５１ａ
、５１ｂにラッチされる。すべての取出しの場合と同様
に、取出しデータがＬＧＢ５７にラッチされた後、それ
はまた内部でループされ、ＬＰＤ５４にラッチされて、
後のＸＥＣＣ動作で使用できるようになる。制御論理回
路を修正すると、これらの同じラッチを使って、８回を
超える転送でサイクルを緩衝記憶しパイプライン化する
ことができる。直接書込みから始まるＲＭＷサイクルは
、全直接記憶サイクルの場合と同様にパイプライン式書
込みから始まるため、性能上価かな利点を得る。
ならないＲＭＷでは、記憶バッファは完全に利用される
。それにより、論理回路が同時に２つのモードで実行で
きるようになる。論理回路の一部は、システム・バスで
の連続する記憶転送を緩衝記憶し、論理回路の一部はア
レイ・バスを介してデータの事前取出しを行なう。この
場合、記憶バッファは以下のようにロードされる。ラッ
チ５ＩＥ１２５ａ、次いで、ラッチ３１０１２５ｂ；統
いてラッチ８２Ｅ１２８ａ、さらにラッチ５２０１２８
ｂに進む。ラッチ８２Ｅ１２８ａがロードされる間に、
５ＩＥ１２５ａ及び５１０１２５ｂにラッチされたデー
タは、それぞれＳＢＩラッチ１２７ａ、Ｌ２７ｂにシフ
トされ、ラッチ５ＩＥ１２５ａが、再ロードされ、続い
てラッチ５２０１２６ｂが再ロードされる。８２Ｅがロ
ードされ、ＳＢ１にシフトされる（第１４Ｂ図には図示
せず）とき、「ＰＲＥ」で示されるメモリ・アクセスか
らの事前取出しデータも、メモリ取出しレジスタ５１ａ
、５１ｂにラッチされる。すべての取出しの場合と同様
に、取出しデータがＬＧＢ５７にラッチされた後、それ
はまた内部でループされ、ＬＰＤ５４にラッチされて、
後のＸＥＣＣ動作で使用できるようになる。制御論理回
路を修正すると、これらの同じラッチを使って、８回を
超える転送でサイクルを緩衝記憶しパイプライン化する
ことができる。直接書込みから始まるＲＭＷサイクルは
、全直接記憶サイクルの場合と同様にパイプライン式書
込みから始まるため、性能上価かな利点を得る。
以下の説明では、ＰＷＲＭＷのデータ・フロー経路に重
点を置く。４つのシステム転送が、５１Ｅ１Ｓ１０、Ｓ
２Ｅ及び５２０５３で緩衝記憶される。同時に、メモリ
への事前取出しが行なわれる。緩衝記憶された記憶デー
タは、取出しデータがＦＥＴラッチ５１ａ、５１ｂにラ
ッチされ、必要ならば単一ビット訂正のためにＥＣＣ論
理回路５５ａ、５５ｂを介して送られ、次いでＬＧＢラ
ッチ５７ａ、５７ｂにラッチされる間、保持される。
点を置く。４つのシステム転送が、５１Ｅ１Ｓ１０、Ｓ
２Ｅ及び５２０５３で緩衝記憶される。同時に、メモリ
への事前取出しが行なわれる。緩衝記憶された記憶デー
タは、取出しデータがＦＥＴラッチ５１ａ、５１ｂにラ
ッチされ、必要ならば単一ビット訂正のためにＥＣＣ論
理回路５５ａ、５５ｂを介して送られ、次いでＬＧＢラ
ッチ５７ａ、５７ｂにラッチされる間、保持される。
ＸＥＣＣが活動化されて複数ビット・エラーを処理する
ケースは、この例でカバーされていない。
ケースは、この例でカバーされていない。
そのデータは次いで内部でＬＰＤラッチ５４ａ１５４ｂ
にループされる。記憶マルチプレクサ１２２ａと１２２
ｂは、ＳＩＥと８１０データがループ化データと共に取
出し／記憶マルチプレクサ回路１２０ａと１２０ｂに送
られるように設定される。取出し／ループ・マルチプレ
クサ１２１ａと１２１ｂは、メモリ取出し経路や冗長ビ
ット交換経路ではなくループ経路を選択するように設定
されなければならない。書込みエネーブル信号は、バイ
トごとにループ化データまたは記憶緩衝データを選択す
る。次いで、ＥＣＣ５５ａ、５５ｂを介して新しいワー
ドが供給され、必要なら、ＥＣＣ論理回路からの新しく
生成された検査ビット及び適切な冗長ビットと共にＬＧ
Ｂラッチ５７ａ１５７ｂにラッチされる。次いで、ＬＧ
Ｂラッチ５７ａ１５７ｂからのデータがメモリに記憶さ
れる。
にループされる。記憶マルチプレクサ１２２ａと１２２
ｂは、ＳＩＥと８１０データがループ化データと共に取
出し／記憶マルチプレクサ回路１２０ａと１２０ｂに送
られるように設定される。取出し／ループ・マルチプレ
クサ１２１ａと１２１ｂは、メモリ取出し経路や冗長ビ
ット交換経路ではなくループ経路を選択するように設定
されなければならない。書込みエネーブル信号は、バイ
トごとにループ化データまたは記憶緩衝データを選択す
る。次いで、ＥＣＣ５５ａ、５５ｂを介して新しいワー
ドが供給され、必要なら、ＥＣＣ論理回路からの新しく
生成された検査ビット及び適切な冗長ビットと共にＬＧ
Ｂラッチ５７ａ１５７ｂにラッチされる。次いで、ＬＧ
Ｂラッチ５７ａ１５７ｂからのデータがメモリに記憶さ
れる。
記憶バッファ・マルチプレクサ１２２ａ、１２２ｂは、
次にＳ２Ｅラッチ１２６ａと８２０ラッチ１２６ｂを選
択する。別の事前取出しは行なわれない。この選択され
た記憶データが、次にＥＣＣ５５ａ１５５ｂを介して供
給されて、検査ビットを生成し、次いでＬＧＢラッチ５
７ａ、５７ｂにラッチされる。次にこのデータがメモリ
に記憶される。
次にＳ２Ｅラッチ１２６ａと８２０ラッチ１２６ｂを選
択する。別の事前取出しは行なわれない。この選択され
た記憶データが、次にＥＣＣ５５ａ１５５ｂを介して供
給されて、検査ビットを生成し、次いでＬＧＢラッチ５
７ａ、５７ｂにラッチされる。次にこのデータがメモリ
に記憶される。
このＲＭＷアーキテクチャでは、このカード上では使用
されないが追加のソフト・エラー・スクラブ動作を行な
うのに使用できる事前取出しオプションがある。このカ
ード上で、ＥＣＣワード内のバイトが事前に取り出され
るが重ね書きされないとき、バイトはＥＣＣ訂正論理回
路を通過するがメモリに戻されない。この記憶を行なう
ことができる場合、この重ね書きされないＥＣＣワード
内のソフト・エラーがメモリからスクラブされることに
なる。
されないが追加のソフト・エラー・スクラブ動作を行な
うのに使用できる事前取出しオプションがある。このカ
ード上で、ＥＣＣワード内のバイトが事前に取り出され
るが重ね書きされないとき、バイトはＥＣＣ訂正論理回
路を通過するがメモリに戻されない。この記憶を行なう
ことができる場合、この重ね書きされないＥＣＣワード
内のソフト・エラーがメモリからスクラブされることに
なる。
訂正不可能メモリ・データ・エラーの発生によるシステ
ム・ダウン時間を最小にするため、通常取出し動作時に
、拡張ＦＣＣが実行される。これは、ハード及びソフト
・エラーの境界合せからハード障害を取り除＜ＸＥＣＣ
２重補数技術を使って実行される。これにより、単一エ
ラー訂正／ ２ 重エラー訂正（ＳＥＣ／ＤＥＤ）ＥＣ
Ｃが転送時に正確なデータを供給し、メモリからソフト
・エラーをスクラブすることができる。拡張ＥＣＣが、
ＲＭＷ事前取出しのために設けられ、うまくいく部分記
憶動作の数が増加する。その結果、最終的に取出し動作
に関連するＸＥＣＣヒツトが減少し、訂正不能エラーが
減少する可能性が生じる。部分記憶に関連するＸＥＣＣ
遅延は、後の取出しに関連するものほど重要ではない。
ム・ダウン時間を最小にするため、通常取出し動作時に
、拡張ＦＣＣが実行される。これは、ハード及びソフト
・エラーの境界合せからハード障害を取り除＜ＸＥＣＣ
２重補数技術を使って実行される。これにより、単一エ
ラー訂正／ ２ 重エラー訂正（ＳＥＣ／ＤＥＤ）ＥＣ
Ｃが転送時に正確なデータを供給し、メモリからソフト
・エラーをスクラブすることができる。拡張ＥＣＣが、
ＲＭＷ事前取出しのために設けられ、うまくいく部分記
憶動作の数が増加する。その結果、最終的に取出し動作
に関連するＸＥＣＣヒツトが減少し、訂正不能エラーが
減少する可能性が生じる。部分記憶に関連するＸＥＣＣ
遅延は、後の取出しに関連するものほど重要ではない。
部分記憶では、システムはバスを記憶転送で一杯にする
。転送される最初の記憶データについて事前取出しを実
行しなければならない場合でも、カードは、すべての記
憶データを１つの連続するブロックに緩衝記憶し、すべ
ての操作を内部で処理する。すなわち、内部ＸＥＣＣサ
イクル中にカードは使用中であるが、バスは空いている
ことがあり得る。取出しでは、訂正済みデータが転送さ
れるのを要求側装置がＸＥＣＣ遅延が待つとき、バスを
一杯にする。
。転送される最初の記憶データについて事前取出しを実
行しなければならない場合でも、カードは、すべての記
憶データを１つの連続するブロックに緩衝記憶し、すべ
ての操作を内部で処理する。すなわち、内部ＸＥＣＣサ
イクル中にカードは使用中であるが、バスは空いている
ことがあり得る。取出しでは、訂正済みデータが転送さ
れるのを要求側装置がＸＥＣＣ遅延が待つとき、バスを
一杯にする。
この場合のデータ転送は、ＸＥＣＣが複数転送取出し動
作の最中に発生する場合、転送相互間にかなりの間隙を
生じることがある。
作の最中に発生する場合、転送相互間にかなりの間隙を
生じることがある。
ＸＥＣＣを使用しない場合、ＲＭＷ事前取出し中に遭遇
した２重ビット・エラーは訂正できないことになる。こ
れは、この設計では、奇数複数ビット・エラーまたは失
敗したＸＥＣＣ動作として処理される。不良であるが訂
正可能なデータをその位置に維持するために、そのＲＭ
Ｗ動作のためのアレイに対する最終書込みは阻止される
。すなわち、部分記憶は行なわれない。このため、それ
以前に完全に重ね書きされていない限り、その位置への
その後の取出しで、再び訂正不能エラー状況が生じるこ
とが保証される。
した２重ビット・エラーは訂正できないことになる。こ
れは、この設計では、奇数複数ビット・エラーまたは失
敗したＸＥＣＣ動作として処理される。不良であるが訂
正可能なデータをその位置に維持するために、そのＲＭ
Ｗ動作のためのアレイに対する最終書込みは阻止される
。すなわち、部分記憶は行なわれない。このため、それ
以前に完全に重ね書きされていない限り、その位置への
その後の取出しで、再び訂正不能エラー状況が生じるこ
とが保証される。
ＸＥＣＣを使う場合、ハード障害とソフト障害から構成
される２重ビット・エラーを事前に取り出し訂正するこ
とができる。この場合、障害が重ね書きされたバイトに
関してどこにあろうと、ＸＥＣＣが成功すれば、ソフト
障害はその位置から取り除かれることになる。すなわち
、ハード障害が残っているため、その後の取出しで、単
一ビット訂正だけが行なわれ、ＸＥｃｃは行なわれず、
データの転送が遅くなる。２重ハード障害の場合は、障
害を引き起こしたアレイの欠陥は訂正できないが、部分
記憶が行なえるようにすると、一方または両方のビット
について重ね書きされたデータが、それらがスタックさ
れるレベルと一致することができる。すなわち、その後
の取出し時に、データは、その欠陥をＸＥＣＣを呼び出
す必要があるビット障害として示さない。
される２重ビット・エラーを事前に取り出し訂正するこ
とができる。この場合、障害が重ね書きされたバイトに
関してどこにあろうと、ＸＥＣＣが成功すれば、ソフト
障害はその位置から取り除かれることになる。すなわち
、ハード障害が残っているため、その後の取出しで、単
一ビット訂正だけが行なわれ、ＸＥｃｃは行なわれず、
データの転送が遅くなる。２重ハード障害の場合は、障
害を引き起こしたアレイの欠陥は訂正できないが、部分
記憶が行なえるようにすると、一方または両方のビット
について重ね書きされたデータが、それらがスタックさ
れるレベルと一致することができる。すなわち、その後
の取出し時に、データは、その欠陥をＸＥＣＣを呼び出
す必要があるビット障害として示さない。
ＸＥＣＣは、メモリ・ポート全体にわたる１つまたは複
数のＦＣＣＣＣセフシロン重ビット・エラーによって活
動化できる。この適用例では、モジュール１個当り２つ
のＥＣＣ，カード１枚当り２個のモジュール、ポート１
個当り１枚または２枚のカードがある。１つのポート全
体のＥＣＣの数がどうであれ、１つのＥＣＣだけがＸＥ
ＣＣを活動化させる必要がある場合、すべてのモジュー
ルを同期させておくために、そのポート全体にわたるす
べてのＦＣＣが、同様に時間調整されたＸＥＣＣ状の動
作を実行しなければならない。同期化が必要なのは、適
切なアレイ及びシステム動作のためである。Ｘ５ＹＮＣ
及びＸＡＣＫＮチップ間通信線間通上線機能を実行する
ために使用される。ＲＭＷに関連するＸＥＣＣ動作では
、これは、異なる３種の内部ＸＥＣＣ動作を内部的に設
計しなければならなかったことを意味する。１つのＸＥ
ＣＣ動作は「完全Ｊ ＸＥＣＣ動作であり、その動作の
通常のステップがすべて実施できる。他の２つは「修正
されたＪ ＸＥＣＣ動作であり、いくつかのステップが
変更されている。これら及び関連する動作ステップの必
要性については、以下で説明する。
数のＦＣＣＣＣセフシロン重ビット・エラーによって活
動化できる。この適用例では、モジュール１個当り２つ
のＥＣＣ，カード１枚当り２個のモジュール、ポート１
個当り１枚または２枚のカードがある。１つのポート全
体のＥＣＣの数がどうであれ、１つのＥＣＣだけがＸＥ
ＣＣを活動化させる必要がある場合、すべてのモジュー
ルを同期させておくために、そのポート全体にわたるす
べてのＦＣＣが、同様に時間調整されたＸＥＣＣ状の動
作を実行しなければならない。同期化が必要なのは、適
切なアレイ及びシステム動作のためである。Ｘ５ＹＮＣ
及びＸＡＣＫＮチップ間通信線間通上線機能を実行する
ために使用される。ＲＭＷに関連するＸＥＣＣ動作では
、これは、異なる３種の内部ＸＥＣＣ動作を内部的に設
計しなければならなかったことを意味する。１つのＸＥ
ＣＣ動作は「完全Ｊ ＸＥＣＣ動作であり、その動作の
通常のステップがすべて実施できる。他の２つは「修正
されたＪ ＸＥＣＣ動作であり、いくつかのステップが
変更されている。これら及び関連する動作ステップの必
要性については、以下で説明する。
どの種類のＸＥＣＣ動作が実行されるかは、主に２つの
ことによって決まる。１つは、特定のＥＣＣワード境界
のＲＭＷに関連する状態であり、もう１つはＦＣＣ内部
のエラー状態である。３種類のＲＭＷ状態がある： １
）ＥＣＣ境界内のバイトが完全に重ね書きされる。２）
少なくとも１つは重ね書きされるが、すべてのバイトが
重ね書きされるわけではない。３）境界内でバイトが重
ね書きされない。３種類のＦＣＣエラー状態がある：１
）エラーまたは訂正済みの単一ビット・エラーがない。
ことによって決まる。１つは、特定のＥＣＣワード境界
のＲＭＷに関連する状態であり、もう１つはＦＣＣ内部
のエラー状態である。３種類のＲＭＷ状態がある： １
）ＥＣＣ境界内のバイトが完全に重ね書きされる。２）
少なくとも１つは重ね書きされるが、すべてのバイトが
重ね書きされるわけではない。３）境界内でバイトが重
ね書きされない。３種類のＦＣＣエラー状態がある：１
）エラーまたは訂正済みの単一ビット・エラーがない。
２）偶数多数ビット・エラー ３）奇数多数ビット・エ
ラー。ボート内の１つのモジュールでＸＥＣＣが非活動
化された場合、それはすべてのモジュールに対して非活
動化されなければならない。ＸＥＣＣが活動状態のモジ
ュールが同期パルスを送り出して、ＸＥＣＣ動作を開始
することを示し、ＸＥＣＣが非活動化されたモジュール
が同期信号を°受け取る場合、受信側モジュールがチエ
ッカを活動化し、動作は終了する。
ラー。ボート内の１つのモジュールでＸＥＣＣが非活動
化された場合、それはすべてのモジュールに対して非活
動化されなければならない。ＸＥＣＣが活動状態のモジ
ュールが同期パルスを送り出して、ＸＥＣＣ動作を開始
することを示し、ＸＥＣＣが非活動化されたモジュール
が同期信号を°受け取る場合、受信側モジュールがチエ
ッカを活動化し、動作は終了する。
特殊機能レジスタ（ＳＦＲ）７２中に、ＸＥＣＣ動作に
通常取出し及びＲＭＷ事前取出しを独立に活動化または
非活動化させる２つのビットがある。すべてのＲＭＷ
ＸＥＣＣがポート全体にわたって非活動化されている
場合、複数ビット・エラー（偶数または奇数）が外部訂
正不能エラー信号（ＵＣＥ）を即時活動化させる。デバ
ッグ及び診断の柔軟性のために、このエラー信号をシス
テム動作に対して阻止しく取出しエラーが記憶時には示
されず、その後の取出し時にのみ示される）またはデバ
ッグに対して使用可能にすることができる。ＵＣＥは、
失敗したＸＥＣＣ動作に対しても活動化できる。
通常取出し及びＲＭＷ事前取出しを独立に活動化または
非活動化させる２つのビットがある。すべてのＲＭＷ
ＸＥＣＣがポート全体にわたって非活動化されている
場合、複数ビット・エラー（偶数または奇数）が外部訂
正不能エラー信号（ＵＣＥ）を即時活動化させる。デバ
ッグ及び診断の柔軟性のために、このエラー信号をシス
テム動作に対して阻止しく取出しエラーが記憶時には示
されず、その後の取出し時にのみ示される）またはデバ
ッグに対して使用可能にすることができる。ＵＣＥは、
失敗したＸＥＣＣ動作に対しても活動化できる。
ＲＭＷとエラー状態の以下の組合せにより、そのＥＣＣ
セクタに対する「完全なＪ ＸＥＣＣ動作が行なわれる
。それが行なわれるのは、ＥＣＣ境界内の全バイトでは
ないが少なくとも１バイトが重ね書きと関連付けられる
ＲＭＷ状態、及び偶数の複数ビット・エラーが存在する
エラー状態の場合である。この場合、事前取出しデータ
の一部は未変更のままであり、したがってエラーを訂正
する試みは、メモリへの書込みが行なわれる前に行なわ
なければならない。他のＥＣＣセクタ中の異なるＲＭＷ
状態またはエラー状態は、このＥＣＣセクタに対する完
全動作に影響を及ぼさない。この「完全Ｊ ＸＥＣＣ動
作のステップごとの詳細は以下の通りである。
セクタに対する「完全なＪ ＸＥＣＣ動作が行なわれる
。それが行なわれるのは、ＥＣＣ境界内の全バイトでは
ないが少なくとも１バイトが重ね書きと関連付けられる
ＲＭＷ状態、及び偶数の複数ビット・エラーが存在する
エラー状態の場合である。この場合、事前取出しデータ
の一部は未変更のままであり、したがってエラーを訂正
する試みは、メモリへの書込みが行なわれる前に行なわ
なければならない。他のＥＣＣセクタ中の異なるＲＭＷ
状態またはエラー状態は、このＥＣＣセクタに対する完
全動作に影響を及ぼさない。この「完全Ｊ ＸＥＣＣ動
作のステップごとの詳細は以下の通りである。
初期取出し
１）アレイ境界内での部分記憶を容易にするために、メ
モリからの事前取出しが活動化される。
モリからの事前取出しが活動化される。
２）この部分記憶に関連する４バイトのＥＣＣ境界内に
偶数複数ビット・エラーが存在する。
偶数複数ビット・エラーが存在する。
３）ＲＭＷ ＸＥＣＣがトリガされ、他のモジュール
を同期させるため、この論理モジュールに対するＸＥＣ
Ｃ同期信号（ＸＳＹＮＣ）が活動化される。
を同期させるため、この論理モジュールに対するＸＥＣ
Ｃ同期信号（ＸＳＹＮＣ）が活動化される。
４）通常取出しエラー信号は活動化されない。
５）ＦＥＴラッチ５１からＥＣＣ５５を介してＬＧＢラ
ッチ５７に渡された不良事前取出しデータは、ＬＧＢか
らＬＰＤラッチ５４にループされる。
ッチ５７に渡された不良事前取出しデータは、ＬＧＢか
らＬＰＤラッチ５４にループされる。
６）システム・バス上にデータは出力されない。
７）ＸＥＣＣ及びＲＭＷ動作を通じてカード使用中が活
動状態に保たれる。
動状態に保たれる。
反転／記憶
１）データが、ＬＰＤラッチ５４から反転Ｘ０Ｒ１２９
を介してＬＧＢラッチ５７に転送される。
を介してＬＧＢラッチ５７に転送される。
反転は、データ・ビット（ＤＢ）と検査ビット（ＣＢ）
に対して行なわれる。さらに、記憶時にＦＣＣによって
生成されたＣＢが禁止される。
に対して行なわれる。さらに、記憶時にＦＣＣによって
生成されたＣＢが禁止される。
２）冗長ピッ） （ＲＢ）経路での反転は不必要である
。ＤＢ経路とＣＢ経路がＲＢ記憶選択論理回路に合流す
る点が、ＤＢデータ及びＣＢデータに対する反転を行な
うＸＯＲの後にくる。すなわち、交換されるＲＢの反転
は自動的に処理される。
。ＤＢ経路とＣＢ経路がＲＢ記憶選択論理回路に合流す
る点が、ＤＢデータ及びＣＢデータに対する反転を行な
うＸＯＲの後にくる。すなわち、交換されるＲＢの反転
は自動的に処理される。
３）次いで、データがＬＧＢラッチ５７からメモリに記
憶される。最初に読み取られたのと同じメモリ位置が書
き込まれる。当該ＥＣＣのアレイ・データ入出力だけが
活動化されて、記憶が可能になる。この選択は、関連す
るアレイ・データ選択を活動化するだけで実施される。
憶される。最初に読み取られたのと同じメモリ位置が書
き込まれる。当該ＥＣＣのアレイ・データ入出力だけが
活動化されて、記憶が可能になる。この選択は、関連す
るアレイ・データ選択を活動化するだけで実施される。
反転／取出し
１）データが同じメモリ位置から取り出されて、ＦＥＴ
ラッチ５１にラッチされる。次いでこのデータが反転Ｘ
０Ｒ１２９とＥＣＣ論理回路５５に送られる。この場合
も、反転ＸＯＲの前にＲＢがこれらの経路中に交換され
るので、反転は、ＤＢ及びＣＢに対してだけ行なう必要
がある。
ラッチ５１にラッチされる。次いでこのデータが反転Ｘ
０Ｒ１２９とＥＣＣ論理回路５５に送られる。この場合
も、反転ＸＯＲの前にＲＢがこれらの経路中に交換され
るので、反転は、ＤＢ及びＣＢに対してだけ行なう必要
がある。
２）ＦＣＣ訂正は、通常取出しの場合と同様に行なわれ
る。両方の初期障害がハード障害である場合、この時点
ではエラーは検出されず、エラー線も活動化されない。
る。両方の初期障害がハード障害である場合、この時点
ではエラーは検出されず、エラー線も活動化されない。
ハード障害及びソフト障害があった場合、単一ビット・
エラー信号が活動化され、そのソフト障害に関連するＤ
ＢまたはＣＢに対して訂正が行なわれる。
エラー信号が活動化され、そのソフト障害に関連するＤ
ＢまたはＣＢに対して訂正が行なわれる。
３）訂正されたデータがＬＧＢラッチ５７にラッチされ
、次いでＬＰＤラッチ５４にループされてラッチされる
。
、次いでＬＰＤラッチ５４にループされてラッチされる
。
４）シンドローム・レジスタ５６ａが活動状態になり、
関連する特殊機能レジスタ７２のシンドローム・レジス
タ・エネーブルに対するビット設定に応じて制御される
。
関連する特殊機能レジスタ７２のシンドローム・レジス
タ・エネーブルに対するビット設定に応じて制御される
。
復元
１）成功したＲＭＷ ＸＥＣＣでは、コマンド３ＸＸ
（通常取出し）ＸＥＣＣの場合、そのような復元は行な
われない。その代わりに、反転／取出しがＲＭＷサイク
ルの続きに組み込まれる。すなわち、以下の動作は、Ｘ
ＥＣＣを使わない通常部分書込みの場合に行なわれるの
で、この時点でＸＥＣＣは完了していると見なすことが
できる。
（通常取出し）ＸＥＣＣの場合、そのような復元は行な
われない。その代わりに、反転／取出しがＲＭＷサイク
ルの続きに組み込まれる。すなわち、以下の動作は、Ｘ
ＥＣＣを使わない通常部分書込みの場合に行なわれるの
で、この時点でＸＥＣＣは完了していると見なすことが
できる。
２）ＬＰＤラッチ５４中の事前に取り出され訂正された
データまたは緩衝された記憶データ５３の事前に取り出
され訂正されたデータのバイト幅選択は、関連する内部
書込みエネーブル信号のレベルに基づいて行なわれる。
データまたは緩衝された記憶データ５３の事前に取り出
され訂正されたデータのバイト幅選択は、関連する内部
書込みエネーブル信号のレベルに基づいて行なわれる。
記憶バッファ・データは、ラッチＳＩＥ、８１０１８Ｂ
Ｉ、ＳＢ２゜３２Ｅ及びＳ２０から選択される。
Ｉ、ＳＢ２゜３２Ｅ及びＳ２０から選択される。
３）選択されたデータは、その検査ビットがＥＣＣによ
って生成され、適切なＲＢ交換が行なわれる。次いで、
ＤＢ、ＣＢ及びＲＢがＬＧＢラッチ５７にラッチされ、
このＥＣＣのためにメモリに記憶される。
って生成され、適切なＲＢ交換が行なわれる。次いで、
ＤＢ、ＣＢ及びＲＢがＬＧＢラッチ５７にラッチされ、
このＥＣＣのためにメモリに記憶される。
４）ＲＭＷサイクルの残りの部分は通常と同様に進む。
失敗したＸＥＣＣ
１）２つのソフト障害がある場合、関連するＳＦＲピッ
ドが設定されている場合だけ、未訂正信号（ＵＣＥ）が
活動化される。このビットがリセットされると、ＵＣＥ
は生成されない。ＵＣＥは、関連データがＬＧＢ５７に
ラッチされた後に活動化され、カード使用中が非活動状
態になるまで活動状態に保たれ、そのとき低レベルに駆
動されるまで活動状態に保たれ、１クロツタ後に、ＵＣ
Ｅは高インピーダンス状態になる。
ドが設定されている場合だけ、未訂正信号（ＵＣＥ）が
活動化される。このビットがリセットされると、ＵＣＥ
は生成されない。ＵＣＥは、関連データがＬＧＢ５７に
ラッチされた後に活動化され、カード使用中が非活動状
態になるまで活動状態に保たれ、そのとき低レベルに駆
動されるまで活動状態に保たれ、１クロツタ後に、ＵＣ
Ｅは高インピーダンス状態になる。
２）失敗したＲＭＷ ＸＥＣＣでは、コマンドで指令
されるようにメモリへの部分記憶が行なわれてはならな
い。しかし、メモリの復元は行なわなければならない。
されるようにメモリへの部分記憶が行なわれてはならな
い。しかし、メモリの復元は行なわなければならない。
これが行なわれるのは、再びアクセスされたとき、依然
として検出済みであるが訂正不可能なエラーを含むよう
な状態にメモリ中のデータを復元するためである。復元
されたデー夕は、最初に取り出されたものとまったく同
じである。論理エラーがあるとデータは変更されるが、
問題が生じるのは逸出を起こす場合だけである。
として検出済みであるが訂正不可能なエラーを含むよう
な状態にメモリ中のデータを復元するためである。復元
されたデー夕は、最初に取り出されたものとまったく同
じである。論理エラーがあるとデータは変更されるが、
問題が生じるのは逸出を起こす場合だけである。
これはほとんどあり得ない。
３）復元の場合、ＬＰＤ５４中のループ化「不良」デー
タと緩衝記憶データ５３の間の選択が依然として行なわ
れる。しかし、生成されたＣＢとＲＢによって選択され
た結果データは、ＬＧＢ５７で阻止される。すなわち、
最初の不良データがメモリに復元される。ＸＥＣＣが失
敗しこのＬＧＢでの阻止が行なわれる場合、ＸＥＣＣス
テップによって最初に取り出されたデータが変更されな
いことが判明している。早い時点ではなく ＬＧＢでの
阻止が選ばれたのは、代わりに、制御論理回路６５内部
信号フィードバックに十分な時間を与えるためである。
タと緩衝記憶データ５３の間の選択が依然として行なわ
れる。しかし、生成されたＣＢとＲＢによって選択され
た結果データは、ＬＧＢ５７で阻止される。すなわち、
最初の不良データがメモリに復元される。ＸＥＣＣが失
敗しこのＬＧＢでの阻止が行なわれる場合、ＸＥＣＣス
テップによって最初に取り出されたデータが変更されな
いことが判明している。早い時点ではなく ＬＧＢでの
阻止が選ばれたのは、代わりに、制御論理回路６５内部
信号フィードバックに十分な時間を与えるためである。
復元で時間は増加しないことに留意されたい。
ここでいう復元は、成功したＸＥＣＣの場合と同様に、
ＲＭＷサイクルの続きである、ただし修正された部分記
憶データの代わりに最初の不良データがメモリに戻され
る。
ＲＭＷサイクルの続きである、ただし修正された部分記
憶データの代わりに最初の不良データがメモリに戻され
る。
ＲＭＷとエラー状態の以下の組合せにより、そのＥＣＣ
セクタに対する２つの「修正Ｊ ＸＥＣＣ動作のうちの
どちらかが発生する。「修正ＩＪＸＥＣＣは、以下の場
合に行なわれる。１）ＥＣＣ境界内で全バイトではなく
少なくとも１バイトが重ね書きと関連付けられるＲＭＷ
状態、及びこのＥＣＣ内に単一ビット・エラーが存在し
、またはエラーが存在しないが、他のＥＣＣ内に複数エ
ラーが存在するエラー状態、２）どのエラー状態でもＥ
ＣＣ内のすべてのバイトが完全に重ね書きされるかまた
は全く重ね書きされないＲＭＷ状態。この場合、ＸＥＣ
Ｃステップは、以下の点を除いて、「完全Ｊ ＸＥＣＣ
と同じである。
セクタに対する２つの「修正Ｊ ＸＥＣＣ動作のうちの
どちらかが発生する。「修正ＩＪＸＥＣＣは、以下の場
合に行なわれる。１）ＥＣＣ境界内で全バイトではなく
少なくとも１バイトが重ね書きと関連付けられるＲＭＷ
状態、及びこのＥＣＣ内に単一ビット・エラーが存在し
、またはエラーが存在しないが、他のＥＣＣ内に複数エ
ラーが存在するエラー状態、２）どのエラー状態でもＥ
ＣＣ内のすべてのバイトが完全に重ね書きされるかまた
は全く重ね書きされないＲＭＷ状態。この場合、ＸＥＣ
Ｃステップは、以下の点を除いて、「完全Ｊ ＸＥＣＣ
と同じである。
反転／記憶
１）ＬＰＤラッチ５４からＬＧＢラッチ５７へのデータ
が反転されない。
が反転されない。
２）このＥＣＣに対するＬＧＢ５７中のデータがメモリ
に記憶されない。
に記憶されない。
反転／取出し
１）メモリからの取出しは許されるが、取り出されたデ
ータは、ラッチされたＬＰＤデータの選択により、論理
ブロック１２１で論理回路内部で阻止される。
ータは、ラッチされたＬＰＤデータの選択により、論理
ブロック１２１で論理回路内部で阻止される。
２）ＬＰＤデータが、ＬＧＢ５７でラッチされる前に反
転されない。
転されない。
３）関連するＵＣＥエラー信号が、このＥＣＣに対して
阻止される。
阻止される。
４）ＬＧＢデータがＬＰＤにループ・バックされ、その
後ＲＭＷは通常のように続行する。
後ＲＭＷは通常のように続行する。
５）すなわち、修正されたＸＥＣＣは、このＥＣＣセク
タの動作を、完全ＸＥＣＣ動作を実行しているＥＣＣセ
クタの動作と同期させる。しかし、最初に取り出された
データは、論理回路によって変更されず、ＸＥＣＣを介
して保持される。この保持されたデータは、重ね書きす
べき記憶されたデータの選択に、また部分記憶がこのＦ
ＣＣと関連付けられている場合には、変更されない取り
出されたデータの選択に使用される。これが行なわれる
のは、このＥＣＣセクタ中の良好なデータが、メモリに
よる不必要な記憶及び取出しによって混乱される危険を
減らすためである。
タの動作を、完全ＸＥＣＣ動作を実行しているＥＣＣセ
クタの動作と同期させる。しかし、最初に取り出された
データは、論理回路によって変更されず、ＸＥＣＣを介
して保持される。この保持されたデータは、重ね書きす
べき記憶されたデータの選択に、また部分記憶がこのＦ
ＣＣと関連付けられている場合には、変更されない取り
出されたデータの選択に使用される。これが行なわれる
のは、このＥＣＣセクタ中の良好なデータが、メモリに
よる不必要な記憶及び取出しによって混乱される危険を
減らすためである。
「修正２Ｊ ＸＥＣＣは、ＥＣＣ境界内の全バイトでは
なく少なくとも１バイトが重ね書きと関連付けられてい
るＲＭＷ状態、及び奇数複数ビット・エラーが存在する
エラー状態の場合に生じる。他のＥＣＣセクタ中の異な
るＲＭＷ状態またはエラー状態は、この修正ＸＥＣＣの
動作には影響を及ぼさない。この場合、ＸＥＣＣステッ
プは、以下の点を除いて、「完全Ｊ ＸＥＣＣと同じで
ある。
なく少なくとも１バイトが重ね書きと関連付けられてい
るＲＭＷ状態、及び奇数複数ビット・エラーが存在する
エラー状態の場合に生じる。他のＥＣＣセクタ中の異な
るＲＭＷ状態またはエラー状態は、この修正ＸＥＣＣの
動作には影響を及ぼさない。この場合、ＸＥＣＣステッ
プは、以下の点を除いて、「完全Ｊ ＸＥＣＣと同じで
ある。
初期取出し
１）内部訂正不能エラー信号（ＩＵＣＥ）が事前取出し
時に活動化されることを除いて、完全ＸＥＣＣと同じで
ある。関連するＳＦＲビットが設定されている場合、外
部ＵＣＥが活動化され、他のＥＣＣセクタ内の偶数複数
ビット・エラーに対する完全ＸＥＣＣが成功した場合で
も、サイクルの終わりまで活動状態に保たれる。
時に活動化されることを除いて、完全ＸＥＣＣと同じで
ある。関連するＳＦＲビットが設定されている場合、外
部ＵＣＥが活動化され、他のＥＣＣセクタ内の偶数複数
ビット・エラーに対する完全ＸＥＣＣが成功した場合で
も、サイクルの終わりまで活動状態に保たれる。
反転／記憶
１）「修正ＩＪ ＸＥＣＣと同じ
反転／取出し
１）ＵＣＥが禁止されずＲＭＷが通常通り続行されない
点を除いて、「修正ＩＪ ＸＥＣＣと同じ。
点を除いて、「修正ＩＪ ＸＥＣＣと同じ。
その代わり、このＸＥＣＣに固有の以下の動作が行なわ
れる。ＸＥＣＣ動作の後にＬＡＥＤ５４中の不良データ
と緩衝記憶データ５３の間の選択が行なわれ、その結果
がＬＧＢにラッチされるが、反転データはメモリに記憶
されない。メモリ中の最初の不良データは、ＸＥＣＣ動
作によって決して変更されないので、記憶を阻止するこ
とによりこの不良データは保存される。
れる。ＸＥＣＣ動作の後にＬＡＥＤ５４中の不良データ
と緩衝記憶データ５３の間の選択が行なわれ、その結果
がＬＧＢにラッチされるが、反転データはメモリに記憶
されない。メモリ中の最初の不良データは、ＸＥＣＣ動
作によって決して変更されないので、記憶を阻止するこ
とによりこの不良データは保存される。
この修正ＸＥＣＣを完全ＸＥＣＣ動作を実行しているＥ
ＣＣセクタ中の動作と同期させ、データを保持してＸＥ
ＣＣ中にメモリのその部分に行かずに関連データを混乱
のない状態に保つことにより、この修正ＸＥＣＣは他の
修正ＸＥＣＣと同じ機能を実行する。ただし、奇数複数
ビット・エラーがこのＦＣＣに関連付けられていたので
、このエラーは訂正できなかった。すなわち、検出可能
なメモリ中のデータを保存するために、ＸＥＣＣの後で
、事前取出しに関連する通常のＲＭＷ記憶が阻止される
。
ＣＣセクタ中の動作と同期させ、データを保持してＸＥ
ＣＣ中にメモリのその部分に行かずに関連データを混乱
のない状態に保つことにより、この修正ＸＥＣＣは他の
修正ＸＥＣＣと同じ機能を実行する。ただし、奇数複数
ビット・エラーがこのＦＣＣに関連付けられていたので
、このエラーは訂正できなかった。すなわち、検出可能
なメモリ中のデータを保存するために、ＸＥＣＣの後で
、事前取出しに関連する通常のＲＭＷ記憶が阻止される
。
事前取出し中に複数ビット・エラーが発生するＲＭＷ状
態がもう１つある。ＥＣＣ境界内の全バイトではなく少
なくとも１バイトが重ね書きと関連付けられているＲＭ
Ｗ状態、及びこのＥＣＣ中に単一ビット・エラーが存在
しまたはエラーが存在せず、他のＥＣＣ中に奇数複数ビ
ット・エラーだけが存在するエラー状態である。この場
合、ＸＥＣＣは活動化されず、通常のＲＭＷ動作が実行
される。このＦＣＣにより、重ね書きがメモリに行く。
態がもう１つある。ＥＣＣ境界内の全バイトではなく少
なくとも１バイトが重ね書きと関連付けられているＲＭ
Ｗ状態、及びこのＥＣＣ中に単一ビット・エラーが存在
しまたはエラーが存在せず、他のＥＣＣ中に奇数複数ビ
ット・エラーだけが存在するエラー状態である。この場
合、ＸＥＣＣは活動化されず、通常のＲＭＷ動作が実行
される。このＦＣＣにより、重ね書きがメモリに行く。
奇数ＭＢＥと関連するＥＣＣは重ね書きが阻止され、Ｓ
ＦＲビットがセットされている場合、ＵＣＥが活動化さ
れる。
ＦＲビットがセットされている場合、ＵＣＥが活動化さ
れる。
本発明は、メモリで完全に実行されるソフト・エラー・
スクラブ機能をもつ。この機能は、システムが動的ラン
ダム・アクセス・メモリ（ＤＲＡＭ）のオンカード再生
を開始するのに使用する、通常のプロセスによって活動
化される。システムは、１５．８ミｌＪ秒に１回の平均
速度で１本の再生線を活動化する。再生制御は、従来技
術と共通なオンカード再生カウンタを使って行なわれる
。
スクラブ機能をもつ。この機能は、システムが動的ラン
ダム・アクセス・メモリ（ＤＲＡＭ）のオンカード再生
を開始するのに使用する、通常のプロセスによって活動
化される。システムは、１５．８ミｌＪ秒に１回の平均
速度で１本の再生線を活動化する。再生制御は、従来技
術と共通なオンカード再生カウンタを使って行なわれる
。
本発明の独自の部分は、ソフト・エラー・スクラブ機能
がトランスペアレントな形でこの再生と結び付けられて
いることである。
がトランスペアレントな形でこの再生と結び付けられて
いることである。
ＩＢＭ９３７０プロセッサのメモリ・カードは、ソフト
・エラー・スクラブ動作を実行する能力を持っていたが
、それがこのシステムによって実施されることはなかっ
た。スクラブ機能はトランスペアレントではなく、基本
取出しとその後に続いてゼロ・バイト修正書込みを実行
する２つのシステム活動化コマンドから構成されていた
。その２つの開始バイト・アドレス・ビットは無視され
る。
・エラー・スクラブ動作を実行する能力を持っていたが
、それがこのシステムによって実施されることはなかっ
た。スクラブ機能はトランスペアレントではなく、基本
取出しとその後に続いてゼロ・バイト修正書込みを実行
する２つのシステム活動化コマンドから構成されていた
。その２つの開始バイト・アドレス・ビットは無視され
る。
すなわち、バス上のカードに対する１つのスクラブ動作
によって、２コマンド・サイクルの間にバスが一杯にな
る。このスクラブ方式は、メモリ空間全体を頻繁にスク
ラブしなければならない場合、メモリの可用性及び関連
するシステム性能に太きな影響を及ぼすことになる。言
い替えれば、あるメモリ位置からＥＣＣワードが読み出
され、ＥＣＣ論理回路を使って単一ビット・エラーが訂
正されていた。その場合、ゼロ・バイト修正書込みによ
り、訂正済みの元のデータが外部の重ね書きなしで同じ
位置に戻された。単一ビット・エラーがソフトの場合、
この２つのステップ処理でそれがスクラブされる。
によって、２コマンド・サイクルの間にバスが一杯にな
る。このスクラブ方式は、メモリ空間全体を頻繁にスク
ラブしなければならない場合、メモリの可用性及び関連
するシステム性能に太きな影響を及ぼすことになる。言
い替えれば、あるメモリ位置からＥＣＣワードが読み出
され、ＥＣＣ論理回路を使って単一ビット・エラーが訂
正されていた。その場合、ゼロ・バイト修正書込みによ
り、訂正済みの元のデータが外部の重ね書きなしで同じ
位置に戻された。単一ビット・エラーがソフトの場合、
この２つのステップ処理でそれがスクラブされる。
本発明によると、同じ基本的な２ステツプ処理をトラン
スペアレント方式で、使用する。ただし、メモリ・バス
をコマンドで一杯にすることにより、システムは、メモ
リの可用性に影響を与えない。
スペアレント方式で、使用する。ただし、メモリ・バス
をコマンドで一杯にすることにより、システムは、メモ
リの可用性に影響を与えない。
この方式を用いると、バス上の１つのメモリ・カードが
、バスを一杯にしないトランスペアレントな再生／スク
ラブを行なう間に、別のカードが、取出し及び記憶のた
めにそのバスを使用することができる。オンカード再生
及びスクラブ・カウンタにより、バスによるデータ及び
アドレス転送が不要になる。ハード障害とは、関連する
アレイ・ビットが物理的に損傷を受け、常に１の値でス
タックされるものである。ソフト障害とは、ビット／セ
ルが損傷を受けないものである。この場合は、放射線（
アルファ粒子）またはノイズによってデータが誤った状
態に変わったのである。このエラーは、スクラブ処理で
正しいデータを戻すことにより、容易に修正できる。
、バスを一杯にしないトランスペアレントな再生／スク
ラブを行なう間に、別のカードが、取出し及び記憶のた
めにそのバスを使用することができる。オンカード再生
及びスクラブ・カウンタにより、バスによるデータ及び
アドレス転送が不要になる。ハード障害とは、関連する
アレイ・ビットが物理的に損傷を受け、常に１の値でス
タックされるものである。ソフト障害とは、ビット／セ
ルが損傷を受けないものである。この場合は、放射線（
アルファ粒子）またはノイズによってデータが誤った状
態に変わったのである。このエラーは、スクラブ処理で
正しいデータを戻すことにより、容易に修正できる。
ソフト・エラーは、大きなメモリ京間の各セクシゴン中
で時間の経過と共に累積することがある。
で時間の経過と共に累積することがある。
限定された間隔でメモリ空間全体でソフト・エラー・ス
クラブ・ルーチンを実行すると、ソフト障害が、はとん
ど使用されないセクシｅン中で累積しないようになる。
クラブ・ルーチンを実行すると、ソフト障害が、はとん
ど使用されないセクシｅン中で累積しないようになる。
スクラブを再生と結び付けると、再生もメモリ空間全体
を通して一定間隔で実行しなければならないので、それ
がうま〈実施される。第１５図のカウンタ・セットアツ
プにより、高頻度の再生速度が低頻度の再生速度にスケ
ーリングされて、メモリの可用性が影響を受けないよう
になる。ソフト・エラーをスクラブして、任意の１つの
ＦＣＣワード中で並んだ２つのソフト・エラーの発生を
最小にすることが重要である。ＥＣＣ論理回路は、拡張
ＥＣＣ論理回路（２重補数再試行）とあいまって、２つ
のハード障害または１つのハード障害と１つのソフト障
害を検出し訂正することができるが、並んだ２つのソフ
ト障害を訂正することはできない。これは、検出可能で
あるが、システム動作に影響を及ぼす恐れのある訂正不
能なエラーを生じさせる。２つのハード障害と並んだ１
つのソフト障害は、より起こりやすく、ＥＣＣ論理回路
がエラーを訂正し損なうというより深刻な状況を引き起
こす可能性がある。この場合、検出されないエラーが逸
出することがあり、したがってソフト・エラーを抑制し
て、それを発生させる蓄積を防止しなければならない。
を通して一定間隔で実行しなければならないので、それ
がうま〈実施される。第１５図のカウンタ・セットアツ
プにより、高頻度の再生速度が低頻度の再生速度にスケ
ーリングされて、メモリの可用性が影響を受けないよう
になる。ソフト・エラーをスクラブして、任意の１つの
ＦＣＣワード中で並んだ２つのソフト・エラーの発生を
最小にすることが重要である。ＥＣＣ論理回路は、拡張
ＥＣＣ論理回路（２重補数再試行）とあいまって、２つ
のハード障害または１つのハード障害と１つのソフト障
害を検出し訂正することができるが、並んだ２つのソフ
ト障害を訂正することはできない。これは、検出可能で
あるが、システム動作に影響を及ぼす恐れのある訂正不
能なエラーを生じさせる。２つのハード障害と並んだ１
つのソフト障害は、より起こりやすく、ＥＣＣ論理回路
がエラーを訂正し損なうというより深刻な状況を引き起
こす可能性がある。この場合、検出されないエラーが逸
出することがあり、したがってソフト・エラーを抑制し
て、それを発生させる蓄積を防止しなければならない。
本発明によるメモリ・カードは、オンカードＲＭＷハー
ドウェアを使って、トランスペアレントなゼロ・バイト
書込みスクラブ動作を行なう。このことについては、第
１５図、第１６図及び表２に関して説明する。トランス
ペアレント・スクラブ動作は、それを再生と混合するこ
とによって実施する。アレイに関する限り、あるワード
線位置での取出しは再生と同じである。オンカード・ス
クラブ論理回路は、このことを利用して、再生の代わり
に、スクラブ、すなわち取出し及び記憶動作を行なう。
ドウェアを使って、トランスペアレントなゼロ・バイト
書込みスクラブ動作を行なう。このことについては、第
１５図、第１６図及び表２に関して説明する。トランス
ペアレント・スクラブ動作は、それを再生と混合するこ
とによって実施する。アレイに関する限り、あるワード
線位置での取出しは再生と同じである。オンカード・ス
クラブ論理回路は、このことを利用して、再生の代わり
に、スクラブ、すなわち取出し及び記憶動作を行なう。
再生が必要であるとシステムが判定すると、システムは
カード再生信号（ＲＥＦ）を活動化する。
カード再生信号（ＲＥＦ）を活動化する。
関連する特殊機能レジスタ・ビットが、スクラブ動作が
オフになるように設定されている場合、再生サイクルは
、２つの食違いアレイ再生のみから構成される。それら
のビットがスクラブ動作を活動状態にし、関連するカウ
ンタがスクラブが行なうように指示する場合、スクラブ
・サイクルは、２つのアレイ・バンクの間で分割された
４つの取出し及び記憶スクラブ動作から構成される。４
つのアレイ・バンクがある場合、他の２つのバンクがこ
の時間中に２つの再生を行なう。第１６図を参照のこと
。
オフになるように設定されている場合、再生サイクルは
、２つの食違いアレイ再生のみから構成される。それら
のビットがスクラブ動作を活動状態にし、関連するカウ
ンタがスクラブが行なうように指示する場合、スクラブ
・サイクルは、２つのアレイ・バンクの間で分割された
４つの取出し及び記憶スクラブ動作から構成される。４
つのアレイ・バンクがある場合、他の２つのバンクがこ
の時間中に２つの再生を行なう。第１６図を参照のこと
。
第１６図は、スクラブ動作が再生コマンド動作とどのよ
うに混合されるかを示す。再生だけを行なうときは（図
示せず）、メモリ・アレイへのＲＡＳ線はすべて活動化
される。ＣＡＳ線は非活動状態に保たれる。それにより
、２つのバンク・カード上のすべてのアレイに対するＲ
ＡＳのみの再生が行なわれる。１つの再生コマンドで２
つの再生が実行されて、その対のサイクル・タイムが短
縮される。２バンクのスクラブ動作では、再生対の代わ
りに、２つのスクラブ対動作が行なわれる。
うに混合されるかを示す。再生だけを行なうときは（図
示せず）、メモリ・アレイへのＲＡＳ線はすべて活動化
される。ＣＡＳ線は非活動状態に保たれる。それにより
、２つのバンク・カード上のすべてのアレイに対するＲ
ＡＳのみの再生が行なわれる。１つの再生コマンドで２
つの再生が実行されて、その対のサイクル・タイムが短
縮される。２バンクのスクラブ動作では、再生対の代わ
りに、２つのスクラブ対動作が行なわれる。
２つのバンクが同時に再生できるが、−時に１つのバン
クしかスクラブできないので、１つの再生の代わりに２
つのスクラブ動作を行なわなければならない。これは、
再生時にはアレイと共にデータが転送されないが、スク
ラブの場合はそれを行なわなければならないためである
。バンクのデータ入出力が点在しているため、−時に１
つのバンクだけがデータを転送できる。４つのバンクの
場合には、２つのバンクがスクラブされているとき、他
の２つのバンクが再生され、すべてその時のスクラブ・
カウンタ及び再生カウンタの当該のアドレス値に基づい
て行なわれる。
クしかスクラブできないので、１つの再生の代わりに２
つのスクラブ動作を行なわなければならない。これは、
再生時にはアレイと共にデータが転送されないが、スク
ラブの場合はそれを行なわなければならないためである
。バンクのデータ入出力が点在しているため、−時に１
つのバンクだけがデータを転送できる。４つのバンクの
場合には、２つのバンクがスクラブされているとき、他
の２つのバンクが再生され、すべてその時のスクラブ・
カウンタ及び再生カウンタの当該のアドレス値に基づい
て行なわれる。
再生／スクラブ動作が完了すると、カード使用中線が未
活動状態になって、そのカードが利用可能なことを示す
。再生動作またはスクラブ動作のためのアドレッシング
は、すべて内部カウンタによって処理される。すなわち
、システムは、スクラブ動作を行なうのにカードへの１
本の信号線を活動化するだけでよい。アドレスを送る必
要がないので、再生コマンドの活動化でバスは一杯にな
らず、１コマンド・サイクルの間カードが一杯になるだ
けである。
活動状態になって、そのカードが利用可能なことを示す
。再生動作またはスクラブ動作のためのアドレッシング
は、すべて内部カウンタによって処理される。すなわち
、システムは、スクラブ動作を行なうのにカードへの１
本の信号線を活動化するだけでよい。アドレスを送る必
要がないので、再生コマンドの活動化でバスは一杯にな
らず、１コマンド・サイクルの間カードが一杯になるだ
けである。
再生は同時に８０のアレイで行なわれるが、取出し及び
記憶動作は一時に１つのバンク（４０アレイ）でしか行
なえないので、１つの再生動作の代わりに２つのスクラ
ブ動作が必要である。すなわち、全スクラブ・サイクル
は、それぞれが（システム転送に基づく場合はｐｗｗｐ
になる）アレイ転送に基づ＜ ｒＰＰＪ動作から構成さ
れる、背向形ＲＭＷサイクルに類似している。
記憶動作は一時に１つのバンク（４０アレイ）でしか行
なえないので、１つの再生動作の代わりに２つのスクラ
ブ動作が必要である。すなわち、全スクラブ・サイクル
は、それぞれが（システム転送に基づく場合はｐｗｗｐ
になる）アレイ転送に基づ＜ ｒＰＰＪ動作から構成さ
れる、背向形ＲＭＷサイクルに類似している。
各モジュールは、第１５図に示すような再生カウンタと
スクラブ・カウンタをもつ。第１５図で、再生カウンタ
の行アドレス・ビット（０−９）は、所定の間隔で再生
しなければならないアレイのワード線に対応する。カー
ドの電源を入れて、このカウンタとスクラブ・カウンタ
が共にゼロにリセットされた（正の論理と仮定）後、ス
クラブ・カウンタと再生カウンタの間でデータの一致が
見られる。
スクラブ・カウンタをもつ。第１５図で、再生カウンタ
の行アドレス・ビット（０−９）は、所定の間隔で再生
しなければならないアレイのワード線に対応する。カー
ドの電源を入れて、このカウンタとスクラブ・カウンタ
が共にゼロにリセットされた（正の論理と仮定）後、ス
クラブ・カウンタと再生カウンタの間でデータの一致が
見られる。
以下の例では、ＳＦＲビットの設定が０１であると仮定
する。図の関連する行の９つの大文字のＣで示されるよ
うに、再生カウンタのビット１−９が、スクラブ・カウ
ンタの行アドレス・ビット１−８及び５に一致するとき
、１対の２重スクラブ動作が行なわれる。すなわち、最
初の再生コマンドで１つのスクラブが行なわれる。再生
コマンドが活動化される度に、１対の再生動作（２本の
ワード線）が行なわれ、したがって再生カウンタのビッ
ト１が更新される。１対の２重スクラブが行なわれる度
に、スクラブ・カウンタの列アドレスのビット１が更新
される。すなわち、最初の再生コマンドの後、以前にリ
セットされたレジスタは、この２つのビット１位置に１
の値をとる。第２の再生コマンドが現われると、９つの
比較ビ。
する。図の関連する行の９つの大文字のＣで示されるよ
うに、再生カウンタのビット１−９が、スクラブ・カウ
ンタの行アドレス・ビット１−８及び５に一致するとき
、１対の２重スクラブ動作が行なわれる。すなわち、最
初の再生コマンドで１つのスクラブが行なわれる。再生
コマンドが活動化される度に、１対の再生動作（２本の
ワード線）が行なわれ、したがって再生カウンタのビッ
ト１が更新される。１対の２重スクラブが行なわれる度
に、スクラブ・カウンタの列アドレスのビット１が更新
される。すなわち、最初の再生コマンドの後、以前にリ
セットされたレジスタは、この２つのビット１位置に１
の値をとる。第２の再生コマンドが現われると、９つの
比較ビ。
トはもはや一致しなくなる。したがって、スクラブ動作
は行なわれず、再生だけが行なわれる。
は行なわれず、再生だけが行なわれる。
所定の間隔でさらに再生が行なわれるとき、再生カウン
タは増分され続け、スクラブ・カウンタは最初のカウン
ト増分のまま留まる。すべてのカード・メモリ位置が再
生されると、再生カウンタ・ビット０−９が再びすべて
ゼーロになり、カウンタのビットＡは１の値になる。０
１設定の場合、レジスタのＡ、Ｂ及びＣビットは、カウ
ンタがこの範囲を通じて増分されるので、機能的に「ど
うでもよい」。ビット０−９に関連するカウントだけが
重要である。この範囲を通じての各ループごとに、カー
ドが完全に再生される。スクラブ・カウンタの行アドレ
スのビット１−傘は依然としてゼロなので、再生カウン
タの各ループごとに、比較ピッ） （Ｃ）がすべてゼロ
のときスクラブ動作が活動化される。すなわち、重要な
再生カウンタ・ビットがループ化されているので、スク
ラブ・カウンタは列アドレス・ビットの範囲を通じてカ
ウント・アップされ、その特定の行アドレスに対するカ
ードのあらゆる列アドレスに関連するデータがスクラブ
される。
タは増分され続け、スクラブ・カウンタは最初のカウン
ト増分のまま留まる。すべてのカード・メモリ位置が再
生されると、再生カウンタ・ビット０−９が再びすべて
ゼーロになり、カウンタのビットＡは１の値になる。０
１設定の場合、レジスタのＡ、Ｂ及びＣビットは、カウ
ンタがこの範囲を通じて増分されるので、機能的に「ど
うでもよい」。ビット０−９に関連するカウントだけが
重要である。この範囲を通じての各ループごとに、カー
ドが完全に再生される。スクラブ・カウンタの行アドレ
スのビット１−傘は依然としてゼロなので、再生カウン
タの各ループごとに、比較ピッ） （Ｃ）がすべてゼロ
のときスクラブ動作が活動化される。すなわち、重要な
再生カウンタ・ビットがループ化されているので、スク
ラブ・カウンタは列アドレス・ビットの範囲を通じてカ
ウント・アップされ、その特定の行アドレスに対するカ
ードのあらゆる列アドレスに関連するデータがスクラブ
される。
その特定の行アドレスに対するすべての列アドレスがカ
ウントされると、スクラブ・カウンタのカウントが今度
はその行アドレス・ビット中を進むので、各行アドレス
について上記のプロセスが、繰り返される。９つの列ビ
ット及び９つの行アドレス・ビットの最大値に達するま
で、カウントが続く。最大値に達した時点で、アドレス
空間が最小のカードが完全にスクラブされ、スクラブ処
理がもう一度始まる。メモリ空間がより大きなカードで
は、スクラブ・カウントは、カードのサイズに応じて、
Ａ、ＢまたはＣビットに進む。この説明から、スクラブ
動作が時間的に分配され、−瞬には行なわれないことが
わかる。
ウントされると、スクラブ・カウンタのカウントが今度
はその行アドレス・ビット中を進むので、各行アドレス
について上記のプロセスが、繰り返される。９つの列ビ
ット及び９つの行アドレス・ビットの最大値に達するま
で、カウントが続く。最大値に達した時点で、アドレス
空間が最小のカードが完全にスクラブされ、スクラブ処
理がもう一度始まる。メモリ空間がより大きなカードで
は、スクラブ・カウントは、カードのサイズに応じて、
Ａ、ＢまたはＣビットに進む。この説明から、スクラブ
動作が時間的に分配され、−瞬には行なわれないことが
わかる。
ポート全体にわたるスクラブ動作が、ただ１つのモジュ
ールによって制御される。１カード・ポートでは、それ
は左モジュールである。２カード・ポートでは、それは
左カードの左モジュールである。この制御モジュール中
で、スクラブをいつ行なうかを決定するために、再生カ
ウンタとスクラブ・カウンタが比較される。
ールによって制御される。１カード・ポートでは、それ
は左モジュールである。２カード・ポートでは、それは
左カードの左モジュールである。この制御モジュール中
で、スクラブをいつ行なうかを決定するために、再生カ
ウンタとスクラブ・カウンタが比較される。
スクラブ動作が行なわれる度にスクラブ・カウンタが増
分される。スクラブ・カウンタをリセットできるのは、
システムの走査、またはリセット線だけであり、スクラ
ブも再生も電源投入後にリセットされる（すべて０）。
分される。スクラブ・カウンタをリセットできるのは、
システムの走査、またはリセット線だけであり、スクラ
ブも再生も電源投入後にリセットされる（すべて０）。
スクラブ動作は、同期線と肯定応答線の使用によってボ
ート全体にわたって同期される。またチップ開綿が、チ
ップ・カウンタがボート全体にわたって同じ値に留まっ
ていることを確認する。この検査により、各カウンタ用
のパリティ予想チエッカ回路が不要となる。
ート全体にわたって同期される。またチップ開綿が、チ
ップ・カウンタがボート全体にわたって同じ値に留まっ
ていることを確認する。この検査により、各カウンタ用
のパリティ予想チエッカ回路が不要となる。
スクラブの取出し及び記憶動作は、以下のようにして進
行する。１つのアレイ位置（１６バイト）からデータが
取り出され、ＥＣＣを使って、それぞれせいぜい１つの
ハード障害またはソフト障害が訂正される。ＦＣＣ障害
がハード障害であろうとソフト障害であろうと、また障
害が発生しなくとも、訂正されたデータは内部でループ
化され、内部書込みエネーブル線がすべてセットされて
データの重ね書きを阻止する。次いで、データがアレイ
・バス上でドライブされる。単一ビット・エラーが訂正
された場合、その関連ＦＣＣに対するアレイ・データ選
択が活動化されて、正しいデータを同じアドレス位置に
戻す。その結果、そのメモリ位置の単一ソフト・エラー
が除去される。エラーが訂正されない場合、そのＥＣＣ
に関連するデータ選択は活動化されない。これは、メモ
リ中の良好なデータが論理回路からの不良データ転送に
よって混乱されないようにするためである。他の特殊機
能レジスタに関する診断が活動状態のときにスクラブ動
作が発生するのを防止するために、内部チエッカが存在
する。このため、スクラブ動作中に、データの保全性に
影響を及ぼす恐れのある不適切なデータ操作が防止され
る。
行する。１つのアレイ位置（１６バイト）からデータが
取り出され、ＥＣＣを使って、それぞれせいぜい１つの
ハード障害またはソフト障害が訂正される。ＦＣＣ障害
がハード障害であろうとソフト障害であろうと、また障
害が発生しなくとも、訂正されたデータは内部でループ
化され、内部書込みエネーブル線がすべてセットされて
データの重ね書きを阻止する。次いで、データがアレイ
・バス上でドライブされる。単一ビット・エラーが訂正
された場合、その関連ＦＣＣに対するアレイ・データ選
択が活動化されて、正しいデータを同じアドレス位置に
戻す。その結果、そのメモリ位置の単一ソフト・エラー
が除去される。エラーが訂正されない場合、そのＥＣＣ
に関連するデータ選択は活動化されない。これは、メモ
リ中の良好なデータが論理回路からの不良データ転送に
よって混乱されないようにするためである。他の特殊機
能レジスタに関する診断が活動状態のときにスクラブ動
作が発生するのを防止するために、内部チエッカが存在
する。このため、スクラブ動作中に、データの保全性に
影響を及ぼす恐れのある不適切なデータ操作が防止され
る。
現在の所、スクラブ動作中に拡張ＥＣＣ（ＸＥＣＣ）は
行なわれない。それを利用するなら、ハード障害と並ん
だ１つのソフト障害がメモリからスクラブできるように
なる。ＸＥＣＣの２重反転スチップにより、ハード障害
が除去され、ＳＥＣ／ＤＥＤ ＥＣＣで単一ソフト障
害が訂正できるようになる。この場合、メモリの復元が
可能となり、ソフト障害に関連する不良データを修正す
ることができる。ＸＥＣＣが行なわれない場合、２つ以
上の不良ビットを伴う取出しがあると、エラーがない場
合と同様に、アレイへの記憶が妨げられる。
行なわれない。それを利用するなら、ハード障害と並ん
だ１つのソフト障害がメモリからスクラブできるように
なる。ＸＥＣＣの２重反転スチップにより、ハード障害
が除去され、ＳＥＣ／ＤＥＤ ＥＣＣで単一ソフト障
害が訂正できるようになる。この場合、メモリの復元が
可能となり、ソフト障害に関連する不良データを修正す
ることができる。ＸＥＣＣが行なわれない場合、２つ以
上の不良ビットを伴う取出しがあると、エラーがない場
合と同様に、アレイへの記憶が妨げられる。
このため、訂正し損なった３重ビット・エラーがメモリ
に復元されないようになり、したがってその位置でのそ
の後の取出し中に不良データが逸出することが可能にな
る。この場合、スクラブ動作中にエラー信号は生成され
ない。その位置でシステム取出しが行なわれるとき、エ
ラー信号が生成される。
に復元されないようになり、したがってその位置でのそ
の後の取出し中に不良データが逸出することが可能にな
る。この場合、スクラブ動作中にエラー信号は生成され
ない。その位置でシステム取出しが行なわれるとき、エ
ラー信号が生成される。
特殊機能レジスタの２ビツトを使って、スクラブ速度を
制御する。カード論理回路により、システムは、０６０
診断書込みコマンドを用いて、または電源投入時（また
は他の任意の時に）にラッチを順次走査することにより
、スクラブ速度を事前設定することができる。０６０コ
マンドは、多目的データ・バスを介して特殊機能レジス
タ（ＳＦＲ）をロードする。これらのビットが復号され
て、非スクラブ（省略時）、連続スクラブ（検査目的に
のみ使用される）及び異なる２つのシステム・スクラブ
速度が可能になる。スクラブ・カウンタ及び再生カウン
タのＦＲＥＱビットの数によってこれらの速度が決まる
。連続スクラブとは、各再生活動化の際（通常、１６ミ
ＩＪ秒ごと）に１つのスクラブが行なわれるとの意味で
あることに留意されたい。連続速度を用いて、スクラブ
機能の検査に関連する製造検査回数を減らすことが利用
できる。システム使用は、デバッグまたは診断動作だけ
に制限される。
制御する。カード論理回路により、システムは、０６０
診断書込みコマンドを用いて、または電源投入時（また
は他の任意の時に）にラッチを順次走査することにより
、スクラブ速度を事前設定することができる。０６０コ
マンドは、多目的データ・バスを介して特殊機能レジス
タ（ＳＦＲ）をロードする。これらのビットが復号され
て、非スクラブ（省略時）、連続スクラブ（検査目的に
のみ使用される）及び異なる２つのシステム・スクラブ
速度が可能になる。スクラブ・カウンタ及び再生カウン
タのＦＲＥＱビットの数によってこれらの速度が決まる
。連続スクラブとは、各再生活動化の際（通常、１６ミ
ＩＪ秒ごと）に１つのスクラブが行なわれるとの意味で
あることに留意されたい。連続速度を用いて、スクラブ
機能の検査に関連する製造検査回数を減らすことが利用
できる。システム使用は、デバッグまたは診断動作だけ
に制限される。
スクラブ動作は、選択されたある速度で、分配式に行な
われる。すなわち、スクラブ相互間の時間が一定になる
ように、一定数のスクラブが純粋な再生サイクルと混合
される。この設計では、様々なカード・サイズを補償す
る論理回路はない。すなわち、カード・メモリのサイズ
が増大するにつれて、特定のスクラブ速度の設定に対し
て、力一ド全体をスクラブするのに要する時間が増大す
る。
われる。すなわち、スクラブ相互間の時間が一定になる
ように、一定数のスクラブが純粋な再生サイクルと混合
される。この設計では、様々なカード・サイズを補償す
る論理回路はない。すなわち、カード・メモリのサイズ
が増大するにつれて、特定のスクラブ速度の設定に対し
て、力一ド全体をスクラブするのに要する時間が増大す
る。
カード・サイズの範囲全体にわたってメモリ空間スクラ
ブ速度が一定に維持されるように論理回路を設計するこ
とができる。しかし、そうすると、システム内の様々な
カード・サイズに対するメモリ可用性の割合が異なるよ
うになる。すなわち、システム・メモリの増大を、顧客
が性能低下と感じ取る恐れがある。実施されたスクラブ
速度数と可用性に対する影響の例については第１７図を
参照されたい。
ブ速度が一定に維持されるように論理回路を設計するこ
とができる。しかし、そうすると、システム内の様々な
カード・サイズに対するメモリ可用性の割合が異なるよ
うになる。すなわち、システム・メモリの増大を、顧客
が性能低下と感じ取る恐れがある。実施されたスクラブ
速度数と可用性に対する影響の例については第１７図を
参照されたい。
表２
ＳＦＲピット カード全体をスクラブ８）ＩＢ
６ ＭＢ
２ ＭＢ
４ ＭＢ
０．３ ｈｒ
２、Ｏｈｒ
Ｏ，６ｈｒ
４、Ｏｈｒ
１．２ ｈｒ
８、Ｏｈｒ
２．４ ｈｒ
１６、Ｏｈｒ
ＭＢ
６ ＭＢ
２ ＭＢ
４ ＭＢ
ｓｅｃ
ｓｅｃ
ｓｅｃ
６５ｅｃ
１カードに対する可用性の影響の例
ＳＦＲビット 基本再生 可用性 純可用性０
１ ９７．４ Ｘ ０．０１０ ％
１ ０ ９７．４ Ｘ ０．０（）Ｉ
Ｘｌ １ ９７．４ ％ ６．０
００ Ｘ９７．４ ％ ９７．４ ＄ ９１．４ Ｘ 表２は、４つの設定の速度を示す。スクラブを再生と結
び付け、より遅い速度でスクラブを実行することにより
、再生によって設定された値以上に可用性が減少しない
ことも示されている。スクラブ速度を選択するため、２
つのレジスタ・ピット、ＳＦＲｑとｒが復号される。省
略時の設定（００）（図示せず）ではスクラブ動作がオ
フになる。すなわち、再生動作中にスクラブは行なわれ
ない。０１設定では、２つの動作速度のうち速い方が選
択され、１０設定では遅い方の速度が選択される。第１
５図に関して説明したように、これらの速度は、再生カ
ウンタ及びスクラブ・カウンタのビット数とそれらの比
較方法を変えることによって調整できる。１１設定は、
連続スクラブ動作を行なうために使用される。すなわち
、各再生コマンドが、スクラブ動作を活動化する。これ
を用いると、スクラブ動作の検査速度が上がる。
１ ９７．４ Ｘ ０．０１０ ％
１ ０ ９７．４ Ｘ ０．０（）Ｉ
Ｘｌ １ ９７．４ ％ ６．０
００ Ｘ９７．４ ％ ９７．４ ＄ ９１．４ Ｘ 表２は、４つの設定の速度を示す。スクラブを再生と結
び付け、より遅い速度でスクラブを実行することにより
、再生によって設定された値以上に可用性が減少しない
ことも示されている。スクラブ速度を選択するため、２
つのレジスタ・ピット、ＳＦＲｑとｒが復号される。省
略時の設定（００）（図示せず）ではスクラブ動作がオ
フになる。すなわち、再生動作中にスクラブは行なわれ
ない。０１設定では、２つの動作速度のうち速い方が選
択され、１０設定では遅い方の速度が選択される。第１
５図に関して説明したように、これらの速度は、再生カ
ウンタ及びスクラブ・カウンタのビット数とそれらの比
較方法を変えることによって調整できる。１１設定は、
連続スクラブ動作を行なうために使用される。すなわち
、各再生コマンドが、スクラブ動作を活動化する。これ
を用いると、スクラブ動作の検査速度が上がる。
この検査では、各メモリ位置にスクラブ可能なソフト障
害を入力し、各位置に正確にヒツトするのに必要な２な
いし１６秒の間この速度でスクラブを実行する。次に、
メモリの検査を行なって、すべてのソフト・エラーがス
クラブされたことを確認する。表２の下側は、２つの動
作スクラブ速度（設定０１と１０）での可用性に対する
影響がほとんどゼロであり、１１検査設定ではシステム
がスクラブを実行しようとしないことを示す。
害を入力し、各位置に正確にヒツトするのに必要な２な
いし１６秒の間この速度でスクラブを実行する。次に、
メモリの検査を行なって、すべてのソフト・エラーがス
クラブされたことを確認する。表２の下側は、２つの動
作スクラブ速度（設定０１と１０）での可用性に対する
影響がほとんどゼロであり、１１検査設定ではシステム
がスクラブを実行しようとしないことを示す。
ＩＢＭ９３７０プロセッサのメモリ・カードは自律スク
ラブ機能を持っていないので、調整可能性のための従来
技術は意味がない。そのシステム中でスクラブ機能を使
用する場合、関連するゼロ・バイト読取り・修正・書込
み（ＲＭＷ）コマンドの速度を制御しなければならない
ことになる。さらに、９３７０メモリ・カードには特殊
機能レジスタ（ＳＦＲ）が含まれているが、それはずっ
と原始的で、ｑビットとｒビットを含んでいなかった。
ラブ機能を持っていないので、調整可能性のための従来
技術は意味がない。そのシステム中でスクラブ機能を使
用する場合、関連するゼロ・バイト読取り・修正・書込
み（ＲＭＷ）コマンドの速度を制御しなければならない
ことになる。さらに、９３７０メモリ・カードには特殊
機能レジスタ（ＳＦＲ）が含まれているが、それはずっ
と原始的で、ｑビットとｒビットを含んでいなかった。
９３７０メモリ・カードではＳＦＲに４つのピットしか
なかったが、本発明は、２４ビツトのＳＦＲを使用して
、より一層の柔軟性と機能をもたらす。
なかったが、本発明は、２４ビツトのＳＦＲを使用して
、より一層の柔軟性と機能をもたらす。
簡略に要約すると、エラー訂正コード（ＦＣＣ）及びす
べてのアレイ制御を各メモリ・カードに実装することに
より、最適な設計上の柔軟性がもたらされる。この柔軟
性により、固定インターフェースを使ってアレイ使用を
システムに対してトランスペアレントにすることができ
る。第１図に示すように、このインターフェースの主要
構成要素は、「多目的データ・バス」４３と４４である
。システム診断中のアレイ障害の分離のための物理から
論理への変換だけはトランスペアレントでない。
べてのアレイ制御を各メモリ・カードに実装することに
より、最適な設計上の柔軟性がもたらされる。この柔軟
性により、固定インターフェースを使ってアレイ使用を
システムに対してトランスペアレントにすることができ
る。第１図に示すように、このインターフェースの主要
構成要素は、「多目的データ・バス」４３と４４である
。システム診断中のアレイ障害の分離のための物理から
論理への変換だけはトランスペアレントでない。
しかし、この変動性は、ソフトウェア／コードの修正に
よって処理できる。また、ＥＣＣを内部チエッカ及び内
蔵診断動作と共にメモリ・カードに実装することにより
、システムは、複数メモリ・カード・バス上の故障した
カード（及び論理構成要素またはアレイ構成要素）を容
易に分離することができる。これは、メモリに関連する
エラー検出及び障害分離（ＥＤＦＩ）の数を高めるのに
大きく貢献する。
よって処理できる。また、ＥＣＣを内部チエッカ及び内
蔵診断動作と共にメモリ・カードに実装することにより
、システムは、複数メモリ・カード・バス上の故障した
カード（及び論理構成要素またはアレイ構成要素）を容
易に分離することができる。これは、メモリに関連する
エラー検出及び障害分離（ＥＤＦＩ）の数を高めるのに
大きく貢献する。
ここで重要なことは、この柔軟性によって、共通インタ
ーフェースによるメモリ移行及びメモリ・バックアップ
戦略が可能となることである。たとえば、主記憶装置用
の４つのスロットをもつシステムは、３２ＭＢ Ｃ４枚
の８ＭＢカード）の基本メモリ容量及び２５６ＭＢ （
４枚の６４ＭＢカード）の最高メモリ容量を持つことが
できる。すなわち、各カード形式が差込み互換性をもつ
ことが望ましい。しかし、この範囲のカード密度を得る
には、８ＭＢカードでは２５６ＫＸ４アレイ、６４ＭＢ
カードではＩＭ×４７レイなど、異なる構成をもつ異な
るアレイ技術を使用しなければならない。さらに、これ
らのカード構成のいくつかまたはすべてでは、代替アレ
イをもつバックアップ・カードが供給のために必要であ
る。場合によっては、代替技術ではデータ選択などの主
要な機能を欠くことがある。オンカード論理回路を、イ
ンターフェースの修正なしに従来のカード機能及び性能
に合致またはほぼ合致するように再構成することができ
る。アレイ密度の変更に加えて、インターフェースを維
持しクロック速度だけを変更して、性能の向上を実現す
ることもできる。
ーフェースによるメモリ移行及びメモリ・バックアップ
戦略が可能となることである。たとえば、主記憶装置用
の４つのスロットをもつシステムは、３２ＭＢ Ｃ４枚
の８ＭＢカード）の基本メモリ容量及び２５６ＭＢ （
４枚の６４ＭＢカード）の最高メモリ容量を持つことが
できる。すなわち、各カード形式が差込み互換性をもつ
ことが望ましい。しかし、この範囲のカード密度を得る
には、８ＭＢカードでは２５６ＫＸ４アレイ、６４ＭＢ
カードではＩＭ×４７レイなど、異なる構成をもつ異な
るアレイ技術を使用しなければならない。さらに、これ
らのカード構成のいくつかまたはすべてでは、代替アレ
イをもつバックアップ・カードが供給のために必要であ
る。場合によっては、代替技術ではデータ選択などの主
要な機能を欠くことがある。オンカード論理回路を、イ
ンターフェースの修正なしに従来のカード機能及び性能
に合致またはほぼ合致するように再構成することができ
る。アレイ密度の変更に加えて、インターフェースを維
持しクロック速度だけを変更して、性能の向上を実現す
ることもできる。
「スマート」カード論理はまた、様々なＦＣＣコードま
たは追加の冗長構成を使用して信頼性を向上させ、かつ
オンカード・インターリーブの量を増大させることによ
ってデータ転送速度を改善しながら、インターフェース
を維持することができる。このインターフェース及びア
ーキテクチャによってもたらされる差込み互換性及び性
能の柔軟性により、同じメモリ・カードをキャッシュ・
メモリの利点を伴って、あるいはそれなしでプロセッサ
で使用できるようになる。
たは追加の冗長構成を使用して信頼性を向上させ、かつ
オンカード・インターリーブの量を増大させることによ
ってデータ転送速度を改善しながら、インターフェース
を維持することができる。このインターフェース及びア
ーキテクチャによってもたらされる差込み互換性及び性
能の柔軟性により、同じメモリ・カードをキャッシュ・
メモリの利点を伴って、あるいはそれなしでプロセッサ
で使用できるようになる。
「修正」インターフェースの大半を構成する「多目的」
データ・バスは、そのインターフェースに必要な専用線
の数を最小にする。このバスは、モジュール入出力カウ
ントを減少させる上に、このインターフェースを単純に
かつ柔軟にする。専用信号の数を減らすと、システムが
供給しなければならないタイミングが単純になる。「ス
マート」メモリ・カードの内部論理回路は、多種多様な
機能を使用可能にするために内部で発生しなければなら
ない複雑なタイミングからシステムを緩衝する。カード
上で使用する範囲のアレイ・ハードウェアに対する複雑
で変動するアレイ・タイミングは、第１図に示した適切
に初期化された内部論理回路４６と４７によって生成さ
れる。第３図の構成図に示すような制御論理回路の初期
化及び個性化は、適切なコードをプログラム・レジスタ
７１にロードすることによって実施される。システムは
、カード選択（ＳＥＬ）信号を活動化させコマンド、フ
ィールド長、アドレスを供給してカード動作を開始させ
るだけでよい。記憶動作の場合、次にデータは、同じ多
目的データ・バスを介して即座に多重化される。取出し
動作の場合は、即時ではなく、コマンド／アドレス・デ
ータがバスから除去された後少し経ってからデータ転送
が行なわれる。ある種の診断動作では、データ転送はま
ったく不要である。いずれの場合にも、活動化及び恐ら
くはデータ転送の後で、システムは、カード使用中が未
活動状態になって動作の完了を示すのを待つ。
データ・バスは、そのインターフェースに必要な専用線
の数を最小にする。このバスは、モジュール入出力カウ
ントを減少させる上に、このインターフェースを単純に
かつ柔軟にする。専用信号の数を減らすと、システムが
供給しなければならないタイミングが単純になる。「ス
マート」メモリ・カードの内部論理回路は、多種多様な
機能を使用可能にするために内部で発生しなければなら
ない複雑なタイミングからシステムを緩衝する。カード
上で使用する範囲のアレイ・ハードウェアに対する複雑
で変動するアレイ・タイミングは、第１図に示した適切
に初期化された内部論理回路４６と４７によって生成さ
れる。第３図の構成図に示すような制御論理回路の初期
化及び個性化は、適切なコードをプログラム・レジスタ
７１にロードすることによって実施される。システムは
、カード選択（ＳＥＬ）信号を活動化させコマンド、フ
ィールド長、アドレスを供給してカード動作を開始させ
るだけでよい。記憶動作の場合、次にデータは、同じ多
目的データ・バスを介して即座に多重化される。取出し
動作の場合は、即時ではなく、コマンド／アドレス・デ
ータがバスから除去された後少し経ってからデータ転送
が行なわれる。ある種の診断動作では、データ転送はま
ったく不要である。いずれの場合にも、活動化及び恐ら
くはデータ転送の後で、システムは、カード使用中が未
活動状態になって動作の完了を示すのを待つ。
このオンカード論理回路は、またハードウェアで内部で
多数の機能を実行することにより、必要なシステム・タ
イミング・ケースの数を減少させる。いくつかのケース
は、コマンドによって活動化された事象により自動的に
トリガされる。１）内部アレイ・バスからのデータに複
数ビット・エラーが存在する場合、取出しコマンドは、
自動的に内部拡張ＥＣＣ動作をトリガすることができる
。
多数の機能を実行することにより、必要なシステム・タ
イミング・ケースの数を減少させる。いくつかのケース
は、コマンドによって活動化された事象により自動的に
トリガされる。１）内部アレイ・バスからのデータに複
数ビット・エラーが存在する場合、取出しコマンドは、
自動的に内部拡張ＥＣＣ動作をトリガすることができる
。
２）読取り・修正・書込みが、システム書込みコマンド
中に活動化される。カードは、選択時に供給されるフィ
ールド長と開始アドレスを使って、直接書込みまたは読
取り・修正・書込みを行なうかどうかを決定する。いく
つかの内部機能は、第３図の事前設定内部制御レジスタ
７２及び関連する外部事象によってトリガされる。１）
自動ソフト・エラー・スクラブ動作は、特殊機能レジス
タの設定、第１５図に示すような内部カウンタの関係、
及び再生（ＲＥＦ）信号の活動化の組合せによってトリ
ガされる。２）ＥＣＣなしの読取りまたは書込み、デー
タ・ループ動作及び他の診断動作は、特殊機能レジスタ
の設定及び通常取出し動作または記憶動作の活動化によ
って制御される。
中に活動化される。カードは、選択時に供給されるフィ
ールド長と開始アドレスを使って、直接書込みまたは読
取り・修正・書込みを行なうかどうかを決定する。いく
つかの内部機能は、第３図の事前設定内部制御レジスタ
７２及び関連する外部事象によってトリガされる。１）
自動ソフト・エラー・スクラブ動作は、特殊機能レジス
タの設定、第１５図に示すような内部カウンタの関係、
及び再生（ＲＥＦ）信号の活動化の組合せによってトリ
ガされる。２）ＥＣＣなしの読取りまたは書込み、デー
タ・ループ動作及び他の診断動作は、特殊機能レジスタ
の設定及び通常取出し動作または記憶動作の活動化によ
って制御される。
データ・バス自体の全体的特徴が、インターフェースの
柔軟性の多くをもたらす。全体的なバス定義に影響を及
ぼさずに、バス全体にわたる個別指定を、様々なバスの
用途に応じて変更することができる。ビットの機能順序
の変更は、開発中のほとんどの時点でも、また将来の更
新の場合もシステムへの大きな影響なしに容易に行なう
ことができる。
柔軟性の多くをもたらす。全体的なバス定義に影響を及
ぼさずに、バス全体にわたる個別指定を、様々なバスの
用途に応じて変更することができる。ビットの機能順序
の変更は、開発中のほとんどの時点でも、また将来の更
新の場合もシステムへの大きな影響なしに容易に行なう
ことができる。
固定したバス幅上でのビット変更に加えて、機能変更ま
たは更新の場合、バスの深さも容易に変更できる。これ
は、入力または出力あるいはその両方の多重化機能の分
岐を追加（除去）することによって行なう。たとえば、
設計サイクルの後の段階または追加設計時にさらにチエ
ッカを追加する場合、これらのチエッカは、１つまたは
複数のデータ出力転送を内部で追加して、既存の診断コ
マンドによって読み出すことができる。上記の出力多重
化機能の分岐は、第２図及び第５図に示されている。デ
ータ出力選択論理回路５８を使って、通常取出し動作用
のデータ（入力ａ）または診断取出しデータ（入力ｂ）
を選択する。
たは更新の場合、バスの深さも容易に変更できる。これ
は、入力または出力あるいはその両方の多重化機能の分
岐を追加（除去）することによって行なう。たとえば、
設計サイクルの後の段階または追加設計時にさらにチエ
ッカを追加する場合、これらのチエッカは、１つまたは
複数のデータ出力転送を内部で追加して、既存の診断コ
マンドによって読み出すことができる。上記の出力多重
化機能の分岐は、第２図及び第５図に示されている。デ
ータ出力選択論理回路５８を使って、通常取出し動作用
のデータ（入力ａ）または診断取出しデータ（入力ｂ）
を選択する。
上記のチエッカ・データ転送追加は第５図に示されてい
る。既存の診断経路が、マルチプレクサ（ＭＵＸ）７３
に入っている。必要ならば、マルチプレクサ７７を拡張
し、あるいはマルチプレクサ７４の入力３に入力を供給
する同様のマルチプレクサを追加することにより、さら
に多くの診断線を容易に追加することができる。別の例
を挙げると、ベクトル・プロセッサ性能を改善するため
にメモリからより多くの取出しまたは記憶データ転送が
必要なとき、追加内部経路は必要ではない。
る。既存の診断経路が、マルチプレクサ（ＭＵＸ）７３
に入っている。必要ならば、マルチプレクサ７７を拡張
し、あるいはマルチプレクサ７４の入力３に入力を供給
する同様のマルチプレクサを追加することにより、さら
に多くの診断線を容易に追加することができる。別の例
を挙げると、ベクトル・プロセッサ性能を改善するため
にメモリからより多くの取出しまたは記憶データ転送が
必要なとき、追加内部経路は必要ではない。
この場合、十分なフィールド長ビットがあるとすれば、
サイクル中により多くのＣＡＳ活動化が起こるように内
部アレイ制御論理回路を修正するだけでよい。このため
、システムとメモリのより多（の連続データ転送を可能
にすることによりアレイ・ページ・モード能力の多くが
利用できる。
サイクル中により多くのＣＡＳ活動化が起こるように内
部アレイ制御論理回路を修正するだけでよい。このため
、システムとメモリのより多（の連続データ転送を可能
にすることによりアレイ・ページ・モード能力の多くが
利用できる。
本発明は、また第１８図と第１図を比較すれば明らかな
ように、チップ・カウントの削減を実施する。第１８図
の９３７０論理回路は、６つの個別論理モジュール２６
ａ１２６ｂｓ ２８Ｃ％ ２９．３０及び３１にわたっ
て分配されている。第１図に示す次世代のメモリは、２
つの個別論理モジュールしかもってない。これらは、１
つの論理部品番号しか必要でないように設計されており
、カード上のモジュール位置の個性化は、制御入力を高
レベルまたは低レベルにつなぐことによって制御される
。第１８図のデータ・フロー・モジュール３０のそれと
同じ機能は、第１図のモジュール４６のセクション（ａ
）に関するものである。モジュール３１と４７ （ａ）
についても同様である。制御モジュール２９は、モジュ
ール４６と４７を横切って分割されたセクシ目ン（ｂ）
、（ｃ）、（ｄ）に変わっている。アレイ制御再駆動モ
ジュール２（３ａｓ ２８ ｂ１２８ ｃは、モジュー
ル４６と４７の間で分割されたセクション（ｅ）に示さ
れたものと同様の機能をもつ。
ように、チップ・カウントの削減を実施する。第１８図
の９３７０論理回路は、６つの個別論理モジュール２６
ａ１２６ｂｓ ２８Ｃ％ ２９．３０及び３１にわたっ
て分配されている。第１図に示す次世代のメモリは、２
つの個別論理モジュールしかもってない。これらは、１
つの論理部品番号しか必要でないように設計されており
、カード上のモジュール位置の個性化は、制御入力を高
レベルまたは低レベルにつなぐことによって制御される
。第１８図のデータ・フロー・モジュール３０のそれと
同じ機能は、第１図のモジュール４６のセクション（ａ
）に関するものである。モジュール３１と４７ （ａ）
についても同様である。制御モジュール２９は、モジュ
ール４６と４７を横切って分割されたセクシ目ン（ｂ）
、（ｃ）、（ｄ）に変わっている。アレイ制御再駆動モ
ジュール２（３ａｓ ２８ ｂ１２８ ｃは、モジュー
ル４６と４７の間で分割されたセクション（ｅ）に示さ
れたものと同様の機能をもつ。
本発明について、１つの好ましい実施例に関して説明し
てきたが、当業者なられかるように、頭書の特許請求の
範囲の精神及び範囲内で開示された特徴に修正を加え、
あるいはその一部分を組み込んで本発明を実施すること
ができる。
てきたが、当業者なられかるように、頭書の特許請求の
範囲の精神及び範囲内で開示された特徴に修正を加え、
あるいはその一部分を組み込んで本発明を実施すること
ができる。
Ｅ０発明の効果
本発明は上述したように論理機構を介してシステム・バ
スとの通信を行なうスマート・メモリ・カードにおいて
、エラー訂正コード手段を分割して処理を進行しデータ
をインターリーブにより出力するように構成したので、
データの高速処理が可能となった。
スとの通信を行なうスマート・メモリ・カードにおいて
、エラー訂正コード手段を分割して処理を進行しデータ
をインターリーブにより出力するように構成したので、
データの高速処理が可能となった。
第１図は、本発明によるスマート・メモリ・カードの好
ましい実施例の全体的アーキテクチャを示す構成図であ
る。 第２図は、本発明によるスマート・メモリ・カードのデ
ータ・フロー・アーキテクチャを示す構成図である。 第３図は、本発明によるスマート・メモリ・カードの制
御論理回路を示す構成図である。 第４図は、本発明によるスマート・メモリ・カードの内
部データ・フロー設計をより詳細に示す構成図である。 第５図は、本発明の取出しデータ出力選択動作をより詳
細に示す、第４図の構成図の部分図である。 第６図は、本発明の２重インターリーブ動作を示すタイ
ミング図である。 第７図は、本発明の取出しデータ出力タイミングを示す
タイミング図である。 第８図は、本発明による内部アレイ・バスを示す構成図
である。 第８Ａ図及び第９Ｂ図は、本発明による多目的バスを示
す構成図である。 第１０Ａ図ないし第１０Ｈ図は、システム転送によって
分類された２カード・ボートのフィールド長と開始バイ
ト・アドレスに基づく読取り・修正・書込み（ＲＭＷ）
オプションを示す表である。 第１１Ａ図及び第１１Ｂ図は、それぞれ１カード・ボー
ト及び２カード・ボートのＲＭＷデータ境界定義を示す
機能構成図である。 第１２図は、本発明によるメモリ・カードのＲＭＷ組合
せを示す表である。 第１３図は、ＲＭＷ動作の論理を示す流れ図である。 第１４Ａ図及び第１４Ｂ図は、４アレイ転送直接書込み
（ＷＷＷＷ）と、最初のアレイ転送が事前取出しに関連
するという部分書込み２アレイ転送（ＲＷＷＷ）のタイ
ミングの比較を示すタイミング図である。 第１５図は、スクラブ／再生カウンタの図である。 第１６図は、スクラブ・タイミング動作を示すタイミン
グ図である。 第１７Ａ図及び第１７Ｂ図は、それぞれ従来技術の非知
能メモリ・カード及びスマート・メモリ・カードを示す
構成図である。 第１８図は、従来技術のスマート・メモリ・カードの全
体的アーキテクチャを示す構成図である。 ４０・・・・メモリ、４８．４７・・・・ＣＭＯＳチッ
プ、５１ ａ１５ ｌ ｂ−・・−ラッチ、５５ａ１５
５ｂ・・・・エラー訂正コード（ＥＥＣ）、５７ａ１５
７ｂ・・・・ラッチ、７３・・・・低速マルチ・プレク
サ、７４・・・・高速マルチ・プレクサ。
ましい実施例の全体的アーキテクチャを示す構成図であ
る。 第２図は、本発明によるスマート・メモリ・カードのデ
ータ・フロー・アーキテクチャを示す構成図である。 第３図は、本発明によるスマート・メモリ・カードの制
御論理回路を示す構成図である。 第４図は、本発明によるスマート・メモリ・カードの内
部データ・フロー設計をより詳細に示す構成図である。 第５図は、本発明の取出しデータ出力選択動作をより詳
細に示す、第４図の構成図の部分図である。 第６図は、本発明の２重インターリーブ動作を示すタイ
ミング図である。 第７図は、本発明の取出しデータ出力タイミングを示す
タイミング図である。 第８図は、本発明による内部アレイ・バスを示す構成図
である。 第８Ａ図及び第９Ｂ図は、本発明による多目的バスを示
す構成図である。 第１０Ａ図ないし第１０Ｈ図は、システム転送によって
分類された２カード・ボートのフィールド長と開始バイ
ト・アドレスに基づく読取り・修正・書込み（ＲＭＷ）
オプションを示す表である。 第１１Ａ図及び第１１Ｂ図は、それぞれ１カード・ボー
ト及び２カード・ボートのＲＭＷデータ境界定義を示す
機能構成図である。 第１２図は、本発明によるメモリ・カードのＲＭＷ組合
せを示す表である。 第１３図は、ＲＭＷ動作の論理を示す流れ図である。 第１４Ａ図及び第１４Ｂ図は、４アレイ転送直接書込み
（ＷＷＷＷ）と、最初のアレイ転送が事前取出しに関連
するという部分書込み２アレイ転送（ＲＷＷＷ）のタイ
ミングの比較を示すタイミング図である。 第１５図は、スクラブ／再生カウンタの図である。 第１６図は、スクラブ・タイミング動作を示すタイミン
グ図である。 第１７Ａ図及び第１７Ｂ図は、それぞれ従来技術の非知
能メモリ・カード及びスマート・メモリ・カードを示す
構成図である。 第１８図は、従来技術のスマート・メモリ・カードの全
体的アーキテクチャを示す構成図である。 ４０・・・・メモリ、４８．４７・・・・ＣＭＯＳチッ
プ、５１ ａ１５ ｌ ｂ−・・−ラッチ、５５ａ１５
５ｂ・・・・エラー訂正コード（ＥＥＣ）、５７ａ１５
７ｂ・・・・ラッチ、７３・・・・低速マルチ・プレク
サ、７４・・・・高速マルチ・プレクサ。
Claims (2)
- （１）論理機構及び該論理機構を介してシステム・バス
との通信を行なうメモリ・アレイとを有するスマート・
メモリ・カードにおいて上記論理機構は： 上記メモリ・アレイからデータを受け取り、該データ
を一時的に記憶する第１ラッチ手段； 上記第１ラッチ
手段からデータを受け取り、該データのエラー検知及び
、エラー訂正を行なうエラー訂正コード手段； 上記エラー訂正コード手段からデータを受け取り、該
データを一時的に記憶する第２ラッチ手段； 上記エラ
ー訂正コード手段及び上記第２ラッチ手段からデータを
受け取り、上記システム・バスに選択的に該データを転
送するデータ出力選択手段； とを有し、上記第１ラッチ手段、上記エラー訂正コー
ド手段及び上記第２ラッチ手段の各々はそれぞれ奇数部
及び偶数部を有し、上記データ出力選択手段は上記エラ
ー訂正コード手段及び上記第２ラッチ手段の上記奇数部
及び偶数部からそれぞれデータを受領するよう接続され
ているとともに、上記論理機構はさらに上記データ出力
選択手段の上記奇数部及び上記偶数部からのデータのイ
ンターリーブ制御を行なう制御手段を有していることを
特徴とするスマート・メモリ・カード。 - （２）上記データ出力選択手段は、上記第２ラッチ手段
の奇数部及び偶数部からのデータを受け取り、上記制御
手段の制御のもとでデータの転送を行なう低速マルチプ
レクサ及び、高速マルチプレクサを有することを特徴と
する特許請求の範囲第１項のスマート・メモリ・カード
。
Applications Claiming Priority (2)
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| US07/206,757 US4888773A (en) | 1988-06-15 | 1988-06-15 | Smart memory card architecture and interface |
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| JPH06105443B2 JPH06105443B2 (ja) | 1994-12-21 |
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ID=22767812
Family Applications (1)
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| EP (1) | EP0346629B1 (ja) |
| JP (1) | JPH06105443B2 (ja) |
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|---|---|
| EP0346629B1 (en) | 1995-08-16 |
| JPH06105443B2 (ja) | 1994-12-21 |
| EP0346629A3 (en) | 1991-05-29 |
| DE68923828T2 (de) | 1996-03-28 |
| EP0346629A2 (en) | 1989-12-20 |
| DE68923828D1 (de) | 1995-09-21 |
| US4888773A (en) | 1989-12-19 |
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