JPS593799A - 稼動中に欠陥部を再配置できるメモリ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は・般にフォールト・トルラントな半導体メモリ
・システム、特に訂正不可能な誤りの検出に応答してメ
モリの正規の動作を一時的に中断し、誤りの原因となっ
たメモリ列の１つに関する新しい置換７１〜トスを形成
し、記憶されたデータを同し列の異なるチップに自動的
に転送する改良されたシステムを備えたフォールト・ト
ルラン１〜なメモリ・システムに関する。

〔従来技術の説明〕

従来技術及び本発明の関連出願に係る発明において、メ
モリ配列体中のチップは同じメモリ・アドレスにおいて
欠陥記憶位置が整列する事を最小化するように物理的又
は電子的に構成さｈている。

当業者にｎ＋Ｚめられでいるように、メモリが所定の環
境において動作状態に入り客先のデータをロードされる
と、］’：　ＣＣシステムによって訂正不能な誤りを生
じさせる新たな故障を再整列する速くて経済的な方法は
存在しなくなる。ある型の誤りの場合はデータを訂正す
る方法が可能である（補数化／再補数化）が、その方法
は多くの使用者によってシステム性能をかなり阻害する
ものと考えられており、従って多くのシステムは長期間
システ１１を中断させる代りに単にその記憶位置を迂回
（又は欠陥アドレスを含むより大きなアドレス部定期間
は有効であるが、迂回された記憶位置の数は最終的には
、システムの性能が甚だしく影響を受けるような点にま
で増加する。従ってメモリが使用システム性能て動作中
であっても、新しく生じた故障が再整列される事を可能
にする方法及びシステｌ＼を設ける必要がある。本発明
はそのようなシステ１１を提供する。

〔発明の開示〕

本発明によれば、メモリから読み出されたワードにＦＣ
Ｃシステムによっては訂正不可能な誤りかある時メモリ
・システムの動作は一時的に中断される。新しい誤りの
位置は種々の技術によって見つけ出す事ができると仮定
する。さらに、新しく生じた欠陥ピン１〜位置が、他の
欠陥ピン１〜位置を含まないメモリ・アドレスに割り当
てられるように種々の方法で新しい置換ベタ１〜ルを児
つける事ができると仮定する。当然の事として、以前に
同定された欠陥ビット位置が、その新しい置換ベタ１〜
ルの結果として、ＭＪ正不可能な誤りの原因となるメモ
リ・アドレスに再９ｆｆ列され′る事はないものと仮定
する。

システムは、中断された後、再整列されるへき列の中の
各チップの同じビット位置から１ビン１−のデータを、
初期に割り当てられていた置換ベタ１−ルによって決定
される出力バッファの段に転送する。次にデータは、新
しく作られた置換ベクｊ・ルに従って同じ列の各チップ
に各段が接続された入力バッファに転送される。次にメ
モリ・システムは、将来の動作においてチップの列をア
ドレスするために使われる新しく割り当てられた置換ベ
クトルを用いた通常の動作に復帰する。列の複数チップ
の各々の１つのビット位置は並列に例えば１６個がアド
レスされ読み出されるので１例えば６４のチップから成
る列は４回の読取動作で読取られ４回の書込動作で他の
７トレスに再書込される。、もし各チップが６４にビン
１〜の記憶位置を持ち、チップの読取又は書込に必要な
時間が例えば２５０ナノ秒であるとすれば、全過程は２
００ミリ秒以上の時間を要しないであろう。

従って本発明の目的は、新しい訂正不可能な誤りが検出
された時、新しい置換ベクトルを割り当て、列に以前に
記憶されていたデータを新しい置換ムク１−ルに従って
再整列する事を可能にするために、メモリが一時的に中
１労されるフォール１−・Ｉ・レラン１−なメモリ・シ
ステムのための改良されたシステムを提供する事である
。

（以ド余白） 〔良好な実施例の説明〕 第１図に図示したメモリ・システムは、例えば１６メガ
バイ１−の通常の大規模半導体メモリを表わす。第１図
に示すようにメモリは１８枚の別個のメモリ・カード１
０より構成される。各カードは、１２８個の６４■くメ
モリ・チップ１１が搭載さ才し、メモリ・チップ１１は
カー１へ１０上で４一つの別個の３２チツプ・アレイ１
２．１３．１４及び１５の形に配置されている。７２’
（４ＸＩ８）個のアレイの各々が各データ・ワードに１
ピツ１〜の寄与をするので、システムは７２ピツ１〜の
データ・ワードを与えるように構成される。アレイは並
列に、例えば１６ビツ１へのアドレスによってアドレス
される。１６ビツトのアドレスは３２個の６４にビット
・チップの各々の、２５６の列の１つと２５６の行の１
つとの１ピツ１への交点を定める。チップが選択され読
み出される方式は明細層Ｉ：・中で後述する。

第１図に示すように、各カード」二のチップ・アレイ１
２〜１５にそれぞれ４つの１６ビツ１−・バッファ２０
〜２３が旬属する。各バッファ２０．２１．２２及び２
３は１６のバッファ位置を有し、従ってバッファ全体に
は１６個の７２ピツ１〜・データ・ワードカニ含まオし
る。バッファは入力及び出力の両機能を有する。

アドレス信号に加えて、各カー１〜には、周知のように
クロック又はタイミング信号（図示せず）と共に適当な
書゛込み信号、読取り信号及び制御信号も供給される。

第１図に示すメモリは７２個の別個の列（チャネル）を
有するとみなす事もできる。その各列は１つの３２チツ
プ・アレイ１２とそれに対応する１６ビツト・バッファ
２０とから構成され、その詳細は第２図に示されている
。

バッファ２０〜２３は、１６個の７２ビン１〜・ワード
をシステムにピッ１へ形式によりシリアルに又はパラレ
ルに転送するためにシステム・データ・ハス２６に接続
されている。さらに例えはワードの任意の１ピツ１〜位
置にある１ビット誤りを自動的に訂正するために、構成
全体に適当な誤り訂正システ４（］’：ＣＣシステＡ）
２７が設けられている。従ってデータ・ワードは例えば
８ビット位置から成る検査バイ１−を含んでいる。

当業者の認めるように、全て完全であり且つメモリの実
用的な寿命中誤りを起こさない１２８×１８個の無欠陥
の６４　Ｋビット・メモリ・チップを有する１６メガバ
イ１〜のメモリを与える事は全く経済的に不可能である
。１ピツ１へ誤りを訂正す　やるための単純なＥＣＣシ
ステｔ１の価格と無欠陥のデツプを得るための付加的費
用との比較により、多くのメモリにおいては妥当な能力
及び価格のＥＣＣシステムが設けられている。しかしな
がら、各６４にチップ中に許される欠陥の数が増加する
と共に、及びメモリの容量の増大と共に、２つ以」二の
欠陥ピッ１ル位置を有するメモリ・アドレスの生しる確
率も増大する。そのようなアドレスをシステ１１によっ
て使用されるアドレスから削除する代りに、第２図に示
す構成を用いることができる。

この構成を用いれば、少量の年月的論理回路を用いるこ
とにより、従来技術では忌避されていたアドレスを利用
する事ができるという利点が得られる。

第２図は、第】図に示すメモリの１つの列を詳細に示す
ものである。第２図には３２チツプ・アレイに属する各
々のチップが示されている。図示されているように、３
２個のチップにはそのプロッタ内に０〜３１の番号が付
され、Δアレイ及びＢアレイに分割されＣいる。これら
のアレイは付勢論理３０の出力に基き異ったタロツク時
に動作する。アレイＡ及びＢの各々の１つのチップ（例
えばチップ０又は１６）の出力は１ビット幅のデータ・
バス５Ｊを経由し故障整列排除レジスタ３６から制御信
ｊｊ、　Ｒ５〜Ｒ８を供給されるデータ・ステアリング
論理ブロック３５を経由してバッファ・レジスタ２０の
段０に供給される。論理ブロック３５の・般的な機能は
、制御信号Ｒ５〜［？、８の２進数パターンに依存して
、３２個のチップの各々がバッファ２０の１６個の段の
各々に選択的に接続され得るように、例えばＡアレイの
チップ０及びＢアレイのチップ１６とバッファ・レジス
夕２０　（１）段０との正規の関係を変更する事である
１、また第２図に示す構成は、１つのシステム・ア１＜
レス・メモリ線４１ど付勢論理３０との間に接続され故
障整列排除レジスタ、３６から制御信号■く２を供給さ
れるアドレス置換論理／Ｉ　Ｏを有する。

置換論理４０の機能は、もしも所ダのメモリ・ア１ヘレ
スにおいて例えばチップ０に欠陥ビット位置が存在ずれ
ば、制御信号Ｒ２に応答してそのメモリ・アドレスに関
し゛Ｃチップ０を他のメモリ・チップ１Ｇと交換するよ
うに、１つのチャネル内の２つの関連するメモリ・チッ
プを実効的に変更あるいは交換する事である。データ・
ステアリング論理３５及び置換論理４０の目的は、メモ
リ・システム全体で訂正不能な誤りが決して生じないよ
　′うに各メモリ・アドレスの欠陥ビット位置の数を■
ΣＣＣシステムの能力に等しいか又はそれより少なく制
限する事である。

メモリの正規の動作は下記の通である。１６ワード・バ
ッファ２０は第２図に示すように接続されている。１８
枚のカードは同じ１６ビツ１〜のチップ・アドレスを用
いて給電トリー４５を経てパラレルにアドレス指定され
、７２ビツトのデータ・ワードがアレイ中の各チップか
らバッファ２０に転送され、次にバッファ読取コマンド
に応答して１度にシステム・バス２６に転送される。ま
た１６個のデータ・ワードは、バッファ書込コマンドに
応答してシステム・データ・バス２６からバッファ２０
に転送される。この１６個のデータ・ワードはメモリ書
込コマンドに応答してパラレルにメモリに転送される。

バッファとメモリとの間の転送は、読取り又は書込みに
かかわらずアレイの全てのチップにおいて一般に同様で
あり、同じビット・アドレスで、あるクロック時におい
てＡアレイに関する１６個のチップからパラレルに１６
ビツトが読み出され、その次のクロック時にＢアレイに
関する１６個のチップから１６ヒツトが読み出される。

ステアリング論理３５が中性状態のとき、即ち全ての制
御信号が２進数０の時、チップとバッファの各段との接
続関係は第２図に示し且つ前述した通りである。

以前に述べたようにステアリング論理３５への制御信号
の印加は、各チップがバッファの段に対して有する正規
の関係を変化させる。

制御信号は何らかの適当なソース、例えばＣＰＵに付属
する他のメモリから供給される。制御信号は、メモリ・
システムにおけるデータの記憶に先行して適当なテスト
・プログラムによって形成される。このテスト・プログ
ラムは、第１に１６メガバイトのメモリ中に全ての欠陥
記憶位置を識別し、第２に欠陥ビット位置の数がＦＣＣ
システムの能力を越えるようなメモリ・アドレスを全て
識別する。次に適当なアルゴリズムに従って、ステアリ
ング論理及び／又はアドレス置換論理のための制御信号
Ｒ２〜Ｒ８が形成される。

（以下余白） このアルゴリズムは、２以上の欠陥を有するメモリ・ア
ドレスの欠陥ビット位置の１つ以外を、欠陥位置を全く
含まない他のアドレスに実効的に再整列する。このアル
ゴリズムの複雑度は、メモリ　　　−の大きさ、ＣＰＵ
とメモリとの間で転送されるデータ・ワー１くの幅及び
６４にメモリ・チップに許された誤りの数と型に依存し
て変化する。

上述の故障整列排除動作は、メモリがシステムに接続さ
れる時に先立って障害のある列のチップの順序を再配置
するのに限定される。一旦メモリがデータを記憶してい
ると、故障整列排除を行なうために１つの列のチップの
順序を再配置する事は記憶されている各データ・ワード
の１ビツトに影響を与えるので不可能になるであろう。

第３図はメモリに使用者のデータがロードされている場
合であっても、欠陥を含む列に関する新しい置換ベクト
ルを計算し将来のメモリ・アクセスのために使用する事
を可能にするメモリのカード上のチップ配列体及びバッ
ファの構成を示している。メモリ配列体の他のカードも
全て第３図に示すカードと同様である。

第３図の構成は第１図及び第２図と類似しており、対応
する部品は同じ参照番号が付されている。

さらに第３図の構成には１通常は第１列（配列１２）に
付属するデータ・ステアリング論理３５−■の出力をゲ
ートＧ１を経て第２列（配列１３）のバッファ・レジス
タ２１に選択的に接続する手段が設けられている。同様
に通常は第２列に付属するデータ・ステアリング論理３
５−２の出力がゲートＧ２を経て第１列のバッファ・レ
ジスタ２０に選択的に接続できるようになっている。従
って配列１２に関する３２個のチップの各々の１ピッ１
〜位置はデータ・ステアリング論理３５−１を経由して
バッファ・レジスタ２０及びバッファ・レジスタ２１に
２回の別個の読取り動作で転送し得る。同様に配列１３
〜１５の３２個のチップの各々の１ビット位置の内容も
、その出力が２つのバッファ・しジスタに選択的に接続
可能な付属のデータ・ステアリング論理ブロック３５−
２乃至３５−４を経由して２つのバッファ・レジスタに
転送し得る。第３図の回路の動作は下記の通りであり、
第４図の流れ図に要約されている。

ＦＣＣシステムによって訂正不能な誤りが検出された結
果として（第４図のブロック１００及び１ｏｔ）、その
アドレスに関して欠陥ビット位置を含む２つの列の位置
が識別され（ブロック１０２）、同じ誤りが将来に起き
ないように１つの列のチップの配置を変える新しい置換
ベクトルがその列について作られる（ブロック１０３）
。しかし新しい置換ベタ１−ルが使われる時チップの論
理的な順序が異なるので、新しい置換ベクトルを割り当
てるべき列のデータは再配置しなければならない。

チップ・アドレス・レジスタ５０は６４にの各チップ・
アドレスをステップするように構成されている。アドレ
ス０において（ブロック１０４）、第１の読取コマンド
が配列１２のチップ０〜１５から（この列は欠陥を有す
るものの１つであり新しい置換ベクトルを割り当てられ
ると仮定する）データ・ステアリング論理３５−１を経
てバッファ・レジスタ２０に１６ビツトを転送する（ブ
ロック１０６）。第２の読取り動作は配列Ｉ２のチップ
１６〜３１からデータ・ステアリング論理３５−１及び
適当なゲート信号によって条件付けられたゲートＧ２を
経由してバッファ・レジスタ２１に１６ビツトを転送す
る（ブロック１０７）。

データ・ステアリング論理３５−１は、訂正不能な誤り
が検出されたときに使われていた初期の置換ベクトルに
よって条件付けられている（ブロック１０５）。従って
最初の１６個のチップのバッファ２０の段に対する関係
は古い置換ベクトルによって決定される。チップ１６〜
３１とバッファ２１の段との間にもこれに対応する関係
が存在する。

次に新しく作られた置換ベクトルがデータ・ステアリン
グ論理に加えられ、（ブロック１０９）、バッファ２０
及び２１の内容が一連の２回の書込コマンドによって配
列１２の３２個のチップに戻される（ブロック１１０〜
１１２）。

次にチップ・アドレス・レジスタが１増計数され（ブロ
ック１．１３）、古い置換ベクトルを用いた一連の２回
の読取コマンド及び新しい置換ベクトルを用いた一連の
２回の書込コマンドが、指定されたチップ・アドレスの
データの各ビットを同じアドレスの他のチップに転送す
る。この動作は６４に個のチップ・アドレスの各々につ
いて反復され、その過程の最後にはメモリはその列に関
して新しい置換ベクトルを用いたシステムに変換される
。

各メモリ・アドレスについて２５０ナノ秒の読取時間及
び書込時間を仮定すると、１つの列のデータの再配置に
要する全経過時間は２００ミリ秒程度である。

メモリ・システムの容量が増大すると共に古いベクトル
位置から新しいベクトル位置へ全メモリのデータを再配
置するのに必要な時間は増加し、他のシステム上の考慮
及び使用者の要求が悪影響を受けるような点に至る可能
性がある。そのような場合、基本的システムに対して多
くの変更が可能である。それらの変更は、データ再配置
動作が複数の段階で実行されその各段階が使用者の要求
等に悪影響を与えない期間だけ持続する事を可能にする
。既に更新されたメモリの部分と更新を必要とするメモ
リの部分との間の分割線を表わすメモリ・アドレス及び
要求されたメモリ・アドレスの間の比較に基づいて新し
い置換ベクトル又は古い置換ベクトルのいずれかを選択
するように機能する制御回路を設ける事によって、１回
の期間中にメモリ全体を再配置する必要がなくなる。分
割線メモリ・アドレス・レジスタは、新しい置換ベクト
ルに従って各アドレスのデータが再配置されると共に進
められる。従って更新動作は、「サイクル・スチール」
の概念に基き正規の動作もしくは機能を阻害しないよう
に、即ちシステムがメモリを使用しない時に行なうよう
にプログラムし得る。そのような構成は第５図に示され
ており、分割線レジスタ７０、比較器７Ｉ及び制御線７
３〜７５から構成される。制御線７３はデータ再配置動
作の開始から終了まで高レベルである。データ再配置信
号線７３は所望のアドレスがゲート８０を経て比較器７
１の１つの入力に至るのをゲートするように機能する。

制御線７３はシステムから来る。比較器７１への他の入
力は分割線レジスタ７０からのものである。

制御線７４は第３図のデータ再配置回路からの信号に応
答して分割線レジスタ７］を増訂数させるように機能す
る。分割線レジスタ７１は各メモリ・アドレスにおいて
データが再配置される毎に１だけ増訂数される。

比較器７１の出カフ５は、要求されている現在のアドレ
スがメモリの更新された部分にあるか否かを表示する。

更新部分にある場合、メモリとバッファとの間でデータ
を転送するのに新しい置換ベクトルが用いられる。一方
、現在要求されているアドレスが未更新部分に入れば、
データ転送動作に古い置換ベクトルが用いられる。制御
線７３は現在要求されているアドレスに対して比較を行
なうべきか否かを決定する。

本発明を良好な実施例に関して説明してきたが、本発明
の技術思想を逸脱する事なく種々の変更を行なう事がで
きる。例えば各配列が６４個のチップを含むメモリ・シ
ステムにおいて、６４個全部のチップを４つの連続した
読取コマンドにより読み出し次に４つの連続した書込コ
マンドにより配列に戻す事を可能にするために、カード
上の全部で４つの１６位置バッファ２０〜２３をカード
上のデータ・ステアリング論理３５−１乃至３５−４の
各々に選択的に接続可能にすることができる。

またバッファは入力バッファと出力バッファの両機能を
有しているものと説明してきたが、各列毎に入力用と出
力用の２つのバッファを設けてもよい。その場合２つの
バッファの各段は上述のデータ転送動作を行なうために
相互接続されるであろう。

故障チップから読取られたデータは一般に正しくないデ
ータ・ピッ１−を含むという認識に基き一層の改善を行
なう事ができる。データ・ビットを再配置する過程にお
いて、故障チップから読取られた誤ったデータは完全に
機能的なセル中の誤ったデータとして非故障チップに書
込まれる。その結果、再配置が行なわれた後一定期間は
、あるデータ・ワードはハート／ソフト整列誤りを含み
、多数のデータ・ワードは単一のソフト誤りを含むであ
ろう。単一のソフト誤りは、もしもシステムによって又
は完全に正しいデータ・ワープを種々のメモリ・アドレ
スに書込む正規の過程においてバックグラウンド「スク
ラビング（ｓｃｒｕｂｂｊｎｇ）Ｊ動作が行なわれるな
らば、やがて消去されるてあ　　″ろう。また再配置さ
れた故障のソフトｒ＊ｒは、データ・スワツピングの時
に各バッファのデータをＦＣＣ論理を経由して転送し、
そして必要であれば複数の誤りを含むワードに補数化／
再補数化動作を実行し、ワードを新しい置換ベクトルの
下で配列に書き戻す前に完全に訂正されたデータ・ワー
ドをバッファに戻す事によって消去しても良い。このよ
うにデータ・スワツピングを実行するのに必要な時間を
僅かだけ増加する事で、メモリが正規のシステム動作に
戻る前にハード故障のソフ１〜「像」を完全に消去する
事ができる。

【図面の簡単な説明】

第１図はメモリ・システムのブロック図。 第２図は第１図のメモリ・システムの１つの列のブロッ
ク図、 第３図は新しい置換ベクトルに従ってデータを再配置す
るシステムのブロック図、 第４図はデータの再配置を説明する流れ図、第５図はデ
ータの再配置を分割して実行する場合に用いられる回路
の図である。 出願人　インターナショナル・ヒジネス・マシーンズ・
コーポレーション 代理人　弁理士　岡　　１）　次　　生（外１名） ＦＩＧ、　　（ （１６ヒッ十

Claims (2)

【特許請求の範囲】
1. （１）各々ｋＸＬの個別に７１−レス可能なビット位置
   を有し、１行ｍ列のマトリックスの形に編成された複数
   個のメモリ・チップであって、各々ＩＴＩビットから成
   るワードをｋＸＬＸｎのメモリ・アドレス位置に記憶す
   るように構成されたものと、各々ｍピント位置から成る
   ワードを複数個、記憶するためのバッファと、 」−記メモリ・マトリックス中の各チップの書込入力及
   び読取出力をバッファの記憶位置に選択的に接続する手
   段と、 物理的に同じ行に整列した異なる列の任意のチップ対が
   、対応するビット位置に欠陥を生じる場合に論理的に異
   なる行に整列される事を可能にするように、各列に関す
   る」二記バッファの記憶位置と」二記憶の上記チップの
   記憶位置との接続関係を置換ベグ１〜ルに従−）で変化
   させる手段とを有する大規模メモリ・システムであって
   、 チップ対に欠陥が生じた時に、関係するチップ列の１つ
   に関する新しい置換ベクｊ〜ルを形成する手段と、 Ｌ記憶のデータを、当初の置換ベクトルによって決定さ
   れるチップ位置から新しい置換へりトルによって決定さ
   れるチップ位置へ再配置する手段とを備えたことを特徴
   とするメモリ・システム。
2. （２）−１−記再配置手段が、上記列のデータを−（二
   配当初の置換ヘクトルに従って上記バッファに転送し、
   」二記新しい置換ベクトルに従って上記バッファから」
   二記憶に転送するように構成された特許請求の範囲第（
   １）項記戦のメモリ・システム。