JPH03134900A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般にオンボード訂正回路を有する記憶装置
に関し、さらに具体的には、各データ・リフレッシュ・
サイクル中におけるデータ・スクラビング用の装置に関
するものである。

Ｂ、従来の技術 最近、半導体記憶装置、特にダイナミック・ランダム・
アクセス記憶装置（ＤＲＡＭ）の密度が大きく増大して
きた。ＤＲＡＭの新世代が現れるたびに通常、前の世代
と比べて記憶容量が４倍になる。その結果、各メモリ・
セルの物理的寸法が減少しなければならない。さらに、
そのような高密度実装の結果、「ハード・エラー」と呼
ばれる欠陥域を有する記憶装置がある割合で生じること
は避けられない。ハード・エラーは記憶装置における物
理的欠陥の結果である。製造経験が増すにつれてハード
・エラーの発生は減少するが、ハード・エラーの補償を
行なわなければならない。そうしないと、半導体の製造
歩留りが許容し難いほど低くなる。現在、ハード・エラ
ーを処理するそのような周知の方法はエラー訂正回路を
使用するものであり、このエラー訂正回路は大抵、記憶
装置が搭載されている回路基板上にあった。しかし、最
近では、エラー訂正回路（Ｆ　ＣＣ）が各メモリ・チッ
プに置かれるようになってきている。そのようなエラー
訂正コードは、ハード・エラーがメモリから読み出され
るとき、それらを検出し、訂正する。このことは、エラ
ー検査コード・ワードを使用して、たとえばハミング・
コード等のエラー訂正技術を用いて行なわれる。

高密度メモリの製造では、「ソフト・エラー」の可能性
も避けられない。ソフト・エラーは何らかのスプリアス
状態の結果であり、一般に完全にランダムであり再現性
がない。ソフト・エラーの主な原因はアルファ粒子の存
在である。アルファ粒子とは、集積回路の実装及び形成
のために使用される種々の材料から放射される荷電粒子
であり、自然放射性崩壊の過程で避けられないものであ
る。

アルファ粒子は半導体メモリの種々の部分に衝突し、電
荷分布をランダムに乱すことがある。

エラー訂正コードは、ソフト・エラーを検出し訂正する
ためにも使用される。こうしたエラー訂正コード自体は
、元のデータ・ワードからその数５ 学的順列として発生され、各データ・ワードと共に記憶
される、追加の情報ビットを使用する。エラー検査コー
ド・ワードを発生する過程を逆にすることにより、関連
データ・ワード中のエラーを検出し訂正することが可能
である。エラー検査コード・ワード中の追加ビットの数
は、各ワード中で検出し訂正されるエラーの数に直接関
係する。したがって、使用されるエラー・コードが長け
れば長いほど、各データ・ワードに関して検出し訂正さ
れるエラーは多くなる。大抵の場合、大部分のコードは
、２重エラーを検出するが、単一エラーしか訂正ができ
ない長さである。

ソフト・エラーが発生しやすいことはダイナミック・ラ
ンダム・アクセス・メモリのアーキテクチャに固をのも
のである。このようなデバイスでは、データの各ビット
がメモリ・セルに記憶される。

メモリ・セルとは、要するに電荷を保持する非常に小さ
なコンデンサである。この電荷の有無で１または０を示
す。しかし、メモリの密度が増大するにつれて、各コン
デンサの大きさが、したかっ−〇− て電荷保持能力が減少する。したがって、あらゆる種類
のダイナミック記憶装置で、特に高密度記憶装置では、
コンデンサが許容できないほど低いレベルまで放電する
前に「新しい」電荷を各メモリ・セルに供給するために
、リフレッシュ動作が必要である。

したがって、現在の技術は、メモリ・セルのグループが
周期的に活動化され、その後同じ記憶装置に再書込みさ
れることにより、メモリ・セルを「再充電」することを
必要としている。

オンボード回路または外部回路を使って、メモリをリフ
レッシュし、または記憶位置を訂正する（一般にデータ
・スクラビングと呼ばれる）ため、幾つかの方式が考案
されている。しかし、従来のデータ・スクラビングはソ
フト・エラーにのみ適用されていたが、現在では一般に
ソフト・エラー及びハード・エラーを含めて使用される
。ハード・エラーは実際には訂正可能ではないが、ソフ
ト・エラーとほぼ同じ方法で処理される。このため、デ
ータ・スクラビングは通常、ハード・エラー及びソフト
・エラーを包含する。リフレッシュを行なうため、多く
の方式では通常、リフレッシュ回路用の行アドレス（Ｒ
ＡＳ）を使用する。この行アドレスは、半導体記憶装置
で各行をアドレスするためのビット・ワードから成る。

通常は、各行はＮビット幅である。

さらに、リフレッシュ活動とスクラビング活動を調整す
るため、あるいはそれらを同時に実行するため、幾つか
の方式が使用されてきた。オフチップ回路によりリフレ
ッシュ及び訂正を行なう試みの例は、米国特許第４６９
４４５４号、第４６８２３２８号、第４５０６３６２号
、第４４９３０８１号、及び第４３８０８１２号に出て
いる。

しかし、上記参考文献はすべて、データ及び検査ビット
の読取りをＤＲＡＭの外部で行ない、エラーの有無につ
いてデータを検査し、その後に後続サイクルで訂正済み
データをＤＲＡＭに再書込みすること（必要な場合）を
実質的に必要とする点で問題がある。したがって、それ
らはデータ・スクラビングのために少なくとも２サイク
ルを実質的に必要とし、外部のエラー訂正回路を使用し
なければならない。時間は貴重であるので、２サイクル
が必要なことは、高密度または大量のデータ記憶を用い
るときには極めて問題である。

オンボード・エラー訂正回路が存在する場合にデータ・
スクラビング及びデータ・リフレッシュを可能にするた
め、他にも幾つかの試みがなされてきた。そのような開
示の１つは、米国特許第４７５８９８２号に出ている。

上記開示では、ＤＲＡＭは組込みエラー訂正回路を有す
るが、リフレッシュ動作及びスクラビング動作を実行す
るか、またはリフレッシュ動作のみを実行するために、
リフレッシュ動作サイクル中に特別のタイミングを必要
とする。この機能を実行するため、この幾分標準的なり
ＲＡＭに特別な回路をさらに追加しなければならない。

さらに、リフレッシュ及びスクラビングを実行すること
は可能であるが、データのみのリフレッシュとは違って
、再動作を実行するために必要な時間のオーバヘッドが
増加する。

オンボード・エラー訂正を行なおうと試みたち一〇− う１つの方法が、米国特許第４７４８６２７号に出てい
る。上記開示では、行アドレスのみのリフレッシュ中に
エラー訂正回路を特別な回路によって呼び出さなければ
ならない。この回路はソフト・エラーのスクラビングの
ために追加されたもので、通常のデータ読取りサイクル
でハード・エラーを訂正することはできない。

Ｃ９発明が解決しようとする課題 したがって、本発明の目的は、ハード・エラー及びソフ
ト・エラーを訂正する組込みエラー訂正回路を有する装
置を提供することである。

本発明のもう１つの目的は、通常のデータ読取リサイク
ルの前にソフト・エラーを訂正することである。

本発明のもう１つの目的は、記憶装置上にオンチップ回
路またはピンを全く追加することなく、データ・スクラ
ビングとデータ・リフレッシュをオーバラップさせる装
置を提供することである。

本発明のもう１つの目的は、ソフト・エラーまたはハー
ド・エラーが検出された場合に、その訂１０− 正を行なうために追加のサイクルを全く必要としない装
置を提供することである。

本発明のもう１つの目的は、アドレスされた記憶位置に
関する各読み書き動作中にデータ・スクラビングを実行
する装置を提供することである。

００課題を解決するための手段 本発明の記憶装置は、 複数のグループに配列してデータを記憶するための半導
体記憶装置と、 一度に上記複数のグループの１つを順次アドレスするた
めのアドレス・カウンタと、 上記半導体記憶装置内に配設された、上記アドレス・カ
ウンタと協働して、上記アドレス・カウンタによってア
ドレスされた上記複数のグループの上記１つをリフレッ
シュするリフレッシュ手段と、 上記半導体記憶装置上に配設された、上記アドレス・カ
ウンタと協働して、リフレッシュされる上記複数のデー
タ・グループの上記１つの一部分を同時に検出及び訂正
するエラー検出訂正手段とを有する。

Ｅ、実施例 第３Ａ図および第３Ｂ図は、既知のＤＲＡＭのための従
来のリフレッシュのみの方法を示し、通常のＤＲＡＭ及
びデータ・アクセス方法の概要を示す。

通常のアドレス・マルチプレクサ１２と相互接続された
通常のＤＲＡＭＩＯがブロック・ダイヤグラムの形で示
されている。アドレス・マルチプレクサ１２は、通常の
リフレッシュ・カウンタ１４と接続されている。ＤＲＡ
Ｍ内のセルを選択して、その中のデータにアクセスする
ため、使用可能線ＲＥ及びＣＥが使用される。ＲＥ及び
ＣＥは、それぞれＤＲＡＭの特定の区域を選択し、また
選択解除するための行アドレス・ストローブ及び列アド
レス・ストローブを示す。データはＤＲＡＭ内で、別々
にアドレス可能な行及び列（すなわち、単一行及び単一
列）に配列される。リフレッシュの間はＲＥ線のみが使
用され、その結果、単一の行のみが使用可能にされる。

したがって、当該のタイミング・サイクル全体の間（第
３Ｂ図に示すように）、信号線ＣＥは高レベルのままと
なり（これは否定活動信号である）、その結果、どの列
も使用可能にされない。

通常のリフレッシュ・カウンタ１４が各リフレッシュ・
サイクル中に増分される。したがって、リフレッシュ・
カウンタ１４の出力として発生される行アドレス（ＲＡ
）は、各リフレッシュ・サイクル毎に１ずつ増分される
。リフレッシュ・カウンタ１４の出力のピット幅Ｎは、
ＤＲＡＭ全体の全ての区域を増分し、したがってアドレ
スするために必要なカウントの大きさによって決まる。

リフレッシュ・カウンタ１４の出力は通常のアドレス・
マルチプレクサ１２に供給され、アドレス・マルチプレ
クサ１２は、リフレッシュ・サイクルの間にアクセスさ
れる行（第１図で見られるブロックに等しい）を選択す
る。

したがって、リフレッシュ中は、増分行アドレスＡＩ−
Ａｎが使用される。このアドレスは、行使用可能ＲＥが
有効（低）になる前に最小時間（Ｔ３ ａｓｒ）の間有効でなければならない。その後、行アド
レスＡｔ　　Ａｏは、Ｔ　ｒ　ａ　ｈに等しい最小時間
の間有効でなければならず、同様に、行使用可能ＲＥは
Ｔｒａｓ　（行アドレス・ストローブの時間）の間有効
でなければならない。Ｔｒａｈの終了後、行アドレスは
状態を変えることができ、般に状態を変える。全リフレ
ッシュ・サイクルＴｒｅは、データ・リフレッシュが行
なわなければならない時間全体を示す。

連続する各Ｔｒｃ時間フレームの間、ＤＲＡＭ内の行ま
たはブロック全体がアドレスされ、それによって、セル
がリフレッシュを行なうために活動化される。したがっ
て、リフレッシュ・カウンタ１４が増分され、リフレッ
シュされるＤＲＡＭｌｏの特定のセグメントに関してア
ドレス・マルチプレクサ１２を通過する。この特定セグ
メントは次に有効に読み取られ、同じ論理状態が同じセ
グメン）・に「再導入」または読み戻される。同様に、
この特定のセグメントに関連するエラー検査コード・ワ
ードも同時にリフレッシュされる。し１４− たがって、各「コンデンサ」は、リフレッシュの直前の
状態に復元される。リフレッシュ・サイクルＴｒｃの終
りに、ＤＲＡＭが動作しているシステムは、意図された
他の種々の機能を実行し、次のリフレッシュ・サイクル
Ｔｒｃが始まるまで実行を続ける。したがって、ソフト
・エラーがシステムに忍び込んだ場合は、エラー検査が
呼び出されるか、またはその特定データ位置が読み取ら
れてエラーのための経路を導入または提供しない限り、
また提供するまでは、ソフト・エラーは検出されない。

さらに、従来のシステムでは、Ｔｒｃは他のクロック・
タイミング・サイクルとは異なる持続期間を有し、エラ
ー検査も行なわれるときは常に延長される。したがって
、エラーを有するデータが比較的長時間の間（すなわち
、数秒ないし数時間）使用できず、その結果、複数のソ
フト・エラーが発生することが容易にあり得ることが判
明している。

第１図には、本発明のＤＲＡＭ２６の概略図が示されて
いる。ＤＲＡＭ２６は複数の象限またはセクタｉ、、、
ｘから成る。各象限またはセクタは同じであり、したが
って、象限１についてだけ説明する。各象限には行アド
レス・バッファ２８及び列アドレス・バッファ３０が配
設されている。

アドレスは、当業者にとっては周知の通り、従来のよう
に多重化される。行及び列アドレスは、メモリ内の特定
の場所を通常の方法で探し出すために使用される。

メモリ自体は、ブロックエないしブロック″Ｎ”から成
る複数のブロックから成る。各ブロックは、セグメント
エないしセグメント″Ｓ″から成る複数のセグメントか
ら成る。各セグメントの各ブロックの幅は２つのグルー
プに分割される。第１のグループはデータ・ビットから
成り、幅はＤ”である。第２のグループはエラー訂正コ
ード・ビットから成る。エラー訂正コード・ビットの数
は、データ・ビットの数、及び使用されるコードの種類
によって決まる。

本発明の好ましい実施例では、エラー訂正のためにハミ
ング・コードを使用するが、本発明の精神及び範囲から
逸脱することなく、他の種類のコードを使用することも
できる。ハミング・コードによるエラー訂正により、各
セグメントにおけるソフト・エラーまたはハード・エラ
ーの単一エラー訂正または２重エラー検出が可能になる
。各象限の記憶域上オンボード・エラー訂正回路３２が
相互接続され、回路３２は、当業者にとって周知かつ入
手可能であり、メモリに記憶される入力データを読み取
り、各データ・セグメントと共に記憶されるエラー訂正
コードを生成するために使用される。同様に、エラー訂
正回路３２は、システム内への読込みまたは書込みのた
めであろうと、以下に述べるようにリフレッシュ／スク
ラビング・サイクル中であろうと、記憶位置からのデー
タのダウンロードの際に使用される。エラー訂正回路３
２は、エラー訂正コード・ワードを使って、アドレスさ
れている各セグメントにおけるエラーを検出する。エラ
ー訂正回路３２と、スタティック・ランダム・アクセス
・メモリ（ＳＲＡＭ）３４が相互接続されており、ＳＲ
ＡＭ３４は任意のデー１７− タを記憶位置内にアップロードし、または記憶装置から
ダウンロードするために使用される。なお、ＳＲＡＭ３
４は入出力バス３６からデータを検索し、または入出力
バス３６上にデータを置き、事実上バッファとして働く
。

第２Ａ図を参照すると、ＤＲＡＭ２Ｅｆはそのアドレス
・マルチプレクサ１８と相互接続され、アドレス・マル
チプレクサ１８はリフレッシュ／スクラブ・カウンタ２
０と相互接続されている。リフレッシュ／スクラブ・カ
ウンタ２０は列アドレス・カウンタ２２と行アドレス・
カウンタ２４から成る。ここで、リフレッシュ／スクラ
ブ・カウンタ２０は動作上通常のリフレッシュ・カウン
タ１４とほぼ同じであることを留意されたい。その動作
を理解するには、これを「２次」または「ローカル」行
及び列アドレスと見なすことができる。

ただし、従来のリフレッシュ・カウンタ１４は行アドレ
スを完成するのに十分なビット幅しかもたないが、リフ
レッシュ／スクラブ・カウンタ２０は、拡張されたビッ
ト幅を有する。これらの追加８ ビット″Ｍ″は、列アドレスを完成するために使用され
る。この列アドレスは、アドレスされているブロック内
のセグメントを指すために使用される。したがって、ア
ドレス・バスは、まずどの行アドレスがリフレッシュさ
れるかを示すために使用され、次にどのセグメントがス
クラブされるかを示すために使用される。この追加アド
レスまたはスクラビング・アドレスは、実際には列ア′
ドレスとしてロードされる。したがって、各リフレッシ
ュ・サイクル中に実行されるリフレッシュ／スクラブ・
サイクルは、出力またはチップ使用可能線が非活動化さ
れている限り、読取り動作とほぼ同じである。このセグ
メント・スクラブは、上述のように、ブロック・リフレ
ッシュと同時に行なわれ、リフレッシュの「もとての」
スクラブであると言うことができる。したがって、−例
を挙げると、各ブロックが８個のセグメントから成ると
すると（Ｓ＝８）　、列アドレス・ビットの数Ｍは３に
なるはずである（２３＝８）。

システム動作中、たとえばデータを個々の象限に書き込
むとき、アドレスの内容はまず入出力データ・バス３６
からＳＲＡＭ３４にロードされる。

書き込まれるデータは、当業者ならすぐに理解するよう
に、適当な列アドレスを使って更新され、新しいエラー
訂正コード・ワードが生成され、同時にメモリ・アレイ
に書き込まれる。同様に、象限から読み取る時は、エラ
ー・コード・ワードを含むセグメントが、単一エラー訂
正及び２重エラー検出のため、上述のハミング・コード
を使って検査される。適当な列アドレスによって選択さ
れたデータ・ビットがＳＲＡＭ３４から読み取られ、そ
の後に入出力線３６上に置かれる。

データ・リフレッシュおよびデータ・スクラビングは同
様に行なわれる。唯一の実質的な相異は、データの読み
書きのためのチップ使用可能信号が活動状態ではなく、
リフレッシュ／スクラブ・カウンタ２０は、それぞれ列
アドレス・カウンタ２２及び行アドレス・カウンタ２４
を用いて記憶装置をアドレスする。したがって、ブロッ
ク内のセグメントがアドレスされ、エラー訂正回路３２
に読み込まれ、訂正されてエラー・コードと共にその元
の位置に再書込みされる。

本発明の好ましい実施例では、上述の行アドレスはリフ
レッシュ回路によって順次供給される。

さらに、下位列アドレスＭは、丸１サイクル中全アドレ
スを通じて一定に保持される。その結果、列アドレス″
′Ｍ″によってアドレスされた全てのセグメント１〜Ｓ
がリフレッシュされスクラブされる。同時に、他の全て
のセグメントがリフレッシュのみされる。次の列アドレ
スに進み、全ての行アドレスを通じてサイクルを繰り返
すことにより、次のセグメントがリフレッシュされスク
ラブされる。このシーケンスが、完了するまで繰り返さ
れる。したがって、全ての記憶位置は、その記憶装置に
対する連続した「リフレッシュ・サイクル」の間に最終
的にリフレッシュされスクラブされる。このため、その
記憶位置が読取りまたは書込みのためにアクセスされて
から長い時間が経った場合にはあり得ることであるが、
１セグメント当たり２つ以上のエラーが発生する可能性
が減少１ することが判明した。さらに、リフレッシュ・サイクル
は他のサイクルと同じ長さなので（その幅は動作中調節
されない）、各リフレッシュ・サイクルにスクラブが追
加されても、時間および電力の消費の点で大きなオーバ
ラップの増加はない。

次に第２Ｂ図を参照すると、組み合わされたリフレッシ
ュおよびスクラビング・サイクルのタイミング・ダイヤ
グラムは、列アドレス・ストローブ・リード（ＣＥ）を
使用する意思外は、従来のデータ・リフレッシュにほぼ
類似していることが理解できる。したがって、全リフレ
ッシュ・サイクルＴｒｃは同じであるが、行アドレス・
セットアツプ時間Ｔａ５ｒおよび列アドレス保持時間Ｔ
ｒａｈは、第３Ｂ図の場合と同様の持続期間及び順序で
ある。全アドレス時間はＴａｒで表される。

さらに、列アドレス・ストローブ（ＧＥ）を使用する場
合、列アドレス・リード（ＣＦ）は、行アドレス（ＲＥ
）が活動状態（低）になった後（実際には「オーバラッ
プ」時間であるＴｒｃｄに等しい時間の後に）活動状態
、すなわち低レベルに２２− なることが必要である。

したがって、本発明は、リフレッシュ動作またはスクラ
ビング動作を実行するとき、外部装置にとって完全にト
ランスペアレントなほぼ等しいモードで現れる。さらに
、本発明を実現するために、追加ビットだけが必要であ
り、それをリフレッシュ／スクラブ・アドレス・カウン
タ２０に追加するだけでよい。

【図面の簡単な説明】

第１図は、本発明のＤＲＡＭのブロック・ダイヤグラム
である。 第２Ａ図及び２Ｂ図は、それぞれ本発明におけるＤＲＡ
Ｍのデータ・リフレッシュおよびデータ・スクラビング
の機能ダイヤグラム及びタイミング・ダイヤグラムであ
る。 第３Ａ図及び第３Ｂ図は、それぞれＤＲＡＭの従来のリ
フレッシュ方式のブロック・ダイヤグラム及びタイミン
グ・ダイヤグラムである。 １０．２６・・・・ＤＲＡＭｌ　１２．１８・・・・ア
ドレス・マルチプレクサ、１４・・・・リフレッシュ・
カウンタ、２０・・・・リフレッシュ／スクラブ・カウ
ンタ、２８・・・・行アドレス・バッファ、３０・・・
・列アドレス・バッファ、３２・・・・エラー訂正回路
、３４・・・・スタティック・ランダム・アクセス・メ
モリ。

Claims (6)

【特許請求の範囲】
1. （１）データを複数のグループに配列して記憶するため
   の半導体記憶装置と、 一度に上記複数のグループの１つを順次アドレスするた
   めのアドレス・カウンタと、 上記半導体記憶装置内に配設された、上記アドレス・カ
   ウンタと協働して、上記アドレス・カウンタによってア
   ドレスされた上記複数のグループの上記１つをリフレッ
   シュするリフレッシュ手段と、 上記半導体記憶装置上に配設された、上記アドレス・カ
   ウンタと協働して、データ・リフレッシュ・サイクル中
   にリフレッシュされる上記複数のデータ・グループの上
   記１つの一部分を同時に検出及び訂正するエラー検出訂
   正手段から成る、記憶装置。
2. （２）上記複数のグループがデータ・ブロックから成り
   、各ブロックが複数のセグメントから成る、請求項１に
   記載の記憶装置。
3. （３）上記リフレッシュ手段が一度に１つのデータ・ブ
   ロックをリフレッシュし、上記エラー検出訂正手段によ
   って訂正される上記部分が上記ブロック内の上記セグメ
   ントの１つから成る、請求項２に記載の記憶装置。
4. （４）上記半導体記憶装置がＤＲＡＭから成る、請求項
   １による記憶装置。
5. （５）上記エラー検出訂正手段が、エラー検査コード・
   ワードを生成するためのエラー訂正回路から成り、上記
   エラー検査コード・ワードが、上記各セグメントに論理
   的に隣接するように上記半導体記憶装置内に配置される
   、請求項３に記載の記憶装置。
6. （６）各ブロックが複数のセグメントから成り、各セグ
   メントにエラー・コード・ワードが論理的に関連づけら
   れているデータを複数のブロックに配列して記憶するた
   めの半導体記憶装置と、 上記半導体記憶装置上に配設された、上記セグメントの
   任意の１つにおけるデータのエラーを検出及び訂正する
   エラー検出訂正回路と、 上記半導体記憶装置上に配設された、一度に上記複数の
   グループの上記１つをリフレッシュするリフレッシュ手
   段と、 一度に上記複数のブロックの１つを順次アドレスし、上
   記複数のブロックの上記１つの上記セグメントの１つを
   アドレスするためのアドレス・カウンタとから成り、 上記リフレッシュ手段が、上記アドレス・カウンタによ
   ってアドレスされた上記複数のブロックの１つを同時に
   リフレッシュし、上記エラー検出訂正手段が、上記アド
   レス手段によってアドレスされた上記セグメントの１つ
   におけるエラーを同時に検出及び訂正することを特徴と
   する、記憶装置。