JPH0724158B2 - 記憶装置 - Google Patents
記憶装置Info
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- JPH0724158B2 JPH0724158B2 JP2241353A JP24135390A JPH0724158B2 JP H0724158 B2 JPH0724158 B2 JP H0724158B2 JP 2241353 A JP2241353 A JP 2241353A JP 24135390 A JP24135390 A JP 24135390A JP H0724158 B2 JPH0724158 B2 JP H0724158B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
- G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/52—Protection of memory contents; Detection of errors in memory contents
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0409—Online test
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、一般にオンボード訂正回路を有する記憶装置
に関し、さらに具体的には、角データ・リフレッシュ・
サイクル中におけるデータ・スクラビング用の装置に関
するものである。
に関し、さらに具体的には、角データ・リフレッシュ・
サイクル中におけるデータ・スクラビング用の装置に関
するものである。
B.従来の技術 最近、半導体記憶装置、特にダイナミック・ランダム・
アクセス記憶装置（DRAM）の密度が大きく増大してき
た。DRAMの新世代が現れるたびに通常、前の世代と比べ
て記憶容量が４倍になる。その結果、各メモリ・セルの
物理的寸法が減少しなければならない。さらに、そのよ
うな高密度実装の結果、「ハード・エラー」と呼ばれる
欠陥域を有する記憶装置がある割合で生じることは避け
られない。ハード・エラーは記憶装置における物理的欠
陥の結果である。製造経験が増すにつれてハード・エラ
ーの発生は減少するが、ハード・エラーの補償を行なわ
なければならない。そうしないと、半導体の製造歩留り
が許容し難いほど低くなる。現在、ハード・エラーを処
理するそのような周知の方法はエラー訂正回路を使用す
るものであり、このエラー訂正回路は大抵、記憶装置が
搭載されている回路基板上にあった。しかし、最近で
は、エラー訂正回路（ECC）が各メモリ・チップに置か
れるようになってきている。そのようなエラー訂正コー
ドは、ハード・エラーがメモリから読み出されるとき、
それらを検出し、訂正する。このことは、エラー検査コ
ード・ワードを使用して、たとえばハミング・コード等
のエラー訂正技術を用いて行なわれる。
アクセス記憶装置（DRAM）の密度が大きく増大してき
た。DRAMの新世代が現れるたびに通常、前の世代と比べ
て記憶容量が４倍になる。その結果、各メモリ・セルの
物理的寸法が減少しなければならない。さらに、そのよ
うな高密度実装の結果、「ハード・エラー」と呼ばれる
欠陥域を有する記憶装置がある割合で生じることは避け
られない。ハード・エラーは記憶装置における物理的欠
陥の結果である。製造経験が増すにつれてハード・エラ
ーの発生は減少するが、ハード・エラーの補償を行なわ
なければならない。そうしないと、半導体の製造歩留り
が許容し難いほど低くなる。現在、ハード・エラーを処
理するそのような周知の方法はエラー訂正回路を使用す
るものであり、このエラー訂正回路は大抵、記憶装置が
搭載されている回路基板上にあった。しかし、最近で
は、エラー訂正回路（ECC）が各メモリ・チップに置か
れるようになってきている。そのようなエラー訂正コー
ドは、ハード・エラーがメモリから読み出されるとき、
それらを検出し、訂正する。このことは、エラー検査コ
ード・ワードを使用して、たとえばハミング・コード等
のエラー訂正技術を用いて行なわれる。
高密度メモリの製造では、「ソフト・エラー」の可能性
も避けられない。ソフト・エラーは何らかのスプリアス
状態の結果であり、一般に完全にランダムであり再現性
がない。ソフト・エラーの主な原因はアルファ粒子の存
在である。アルファ粒子とは、集積回路の実装及び形成
のために使用される種々の材料から放射される荷電粒子
であり、自然放射性崩壊の過程で避けられないものであ
る。アルファ粒子は半導体メモリの種々の部分に衝突
し、電荷分布をランダムに乱すことがある。
も避けられない。ソフト・エラーは何らかのスプリアス
状態の結果であり、一般に完全にランダムであり再現性
がない。ソフト・エラーの主な原因はアルファ粒子の存
在である。アルファ粒子とは、集積回路の実装及び形成
のために使用される種々の材料から放射される荷電粒子
であり、自然放射性崩壊の過程で避けられないものであ
る。アルファ粒子は半導体メモリの種々の部分に衝突
し、電荷分布をランダムに乱すことがある。
エラー訂正コードは、ソフト・エラーを検出し訂正する
ためにも使用される。こうしたエラー訂正コード自体
は、元のデータ・ワードからその数学的順列として発生
され、各データ・ワードと共に記憶される、追加の情報
ビットを使用する。エラー検査コード・ワードを発生す
る過程を逆にすることにより、関連データ・ワード中の
エラーを検出し訂正することが可能である。エラー検査
コード・ワード中の追加ビットの数は、各ワード中で検
出し訂正されるエラーの数に直接関係する。したがっ
て、使用されるエラー・コードが長ければ長いほど、各
データ・ワードに関して検出し訂正されるエラーは多く
なる。大抵の場合、大部分のコードは、２重エラーを検
出するが、単一エラーしか訂正ができない長さである。
ためにも使用される。こうしたエラー訂正コード自体
は、元のデータ・ワードからその数学的順列として発生
され、各データ・ワードと共に記憶される、追加の情報
ビットを使用する。エラー検査コード・ワードを発生す
る過程を逆にすることにより、関連データ・ワード中の
エラーを検出し訂正することが可能である。エラー検査
コード・ワード中の追加ビットの数は、各ワード中で検
出し訂正されるエラーの数に直接関係する。したがっ
て、使用されるエラー・コードが長ければ長いほど、各
データ・ワードに関して検出し訂正されるエラーは多く
なる。大抵の場合、大部分のコードは、２重エラーを検
出するが、単一エラーしか訂正ができない長さである。
ソフト・エラーが発生しやすいことはダイナミック・ラ
ンダム・アクセス・メモリのアーキテクチャに固有のも
のである。このようなデバイスでは、データの各ビット
がメモリ・セルに記憶される。メモリ・セルとは、要す
るに電荷を保持する非常に小さなコンデンサである。こ
の電荷の有無で１または０を示す。しかし、メモリの密
度が増大するにつれて、各コンデンサの大きさが、した
がって電荷保持能力が減少する。したがって、あらゆる
種類のダイナミック記憶装置で、特に高密度記憶装置で
は、コンデンサが許容できないほど低いレベルまで放電
する前に「新しい」電荷を各メモリ・セルに供給するた
めに、リフレッシュ動作が必要である。
ンダム・アクセス・メモリのアーキテクチャに固有のも
のである。このようなデバイスでは、データの各ビット
がメモリ・セルに記憶される。メモリ・セルとは、要す
るに電荷を保持する非常に小さなコンデンサである。こ
の電荷の有無で１または０を示す。しかし、メモリの密
度が増大するにつれて、各コンデンサの大きさが、した
がって電荷保持能力が減少する。したがって、あらゆる
種類のダイナミック記憶装置で、特に高密度記憶装置で
は、コンデンサが許容できないほど低いレベルまで放電
する前に「新しい」電荷を各メモリ・セルに供給するた
めに、リフレッシュ動作が必要である。
したがって、現在の技術は、メモリ・セルのグループが
周期的に活動化され、その後同じ記憶装置に再書込みさ
れることにより、メモリ・セルを「再充電」することを
必要としている。
周期的に活動化され、その後同じ記憶装置に再書込みさ
れることにより、メモリ・セルを「再充電」することを
必要としている。
オンボード回路または外部回路を使って、メモリをリフ
レッシュし、または記憶位置を訂正する（一般にデータ
・スクラビングと呼ばれる）ため、幾つかの方式が考案
されている。しかし、従来のデータ・スクラビングはソ
フト・エラーにのみ適用されていたが、現在では一般に
ソフト・エラー及びハード・エラーを含めて使用され
る。ハード・エラーは実際には訂正可能ではないが、ソ
フト・エラーとほぼ同じ方法で処理される。このため、
データ・スクラビングは通常、ハード・エラー及びソフ
ト・エラーを包含する。リフレッシュを行なうため、多
くの方式では通常、リフレッシュ回路用の行アドレス
（RAS）を使用する。この行アドレスは、半導体記憶装
置で各行をアドレスするためのビット・ワードから成
る。通常は、各行はＮビット幅である。
レッシュし、または記憶位置を訂正する（一般にデータ
・スクラビングと呼ばれる）ため、幾つかの方式が考案
されている。しかし、従来のデータ・スクラビングはソ
フト・エラーにのみ適用されていたが、現在では一般に
ソフト・エラー及びハード・エラーを含めて使用され
る。ハード・エラーは実際には訂正可能ではないが、ソ
フト・エラーとほぼ同じ方法で処理される。このため、
データ・スクラビングは通常、ハード・エラー及びソフ
ト・エラーを包含する。リフレッシュを行なうため、多
くの方式では通常、リフレッシュ回路用の行アドレス
（RAS）を使用する。この行アドレスは、半導体記憶装
置で各行をアドレスするためのビット・ワードから成
る。通常は、各行はＮビット幅である。
さらに、リフレッシュ活動とスクラビング活動を調整す
るため、あるいはそれらを同時に実行するため、幾つか
の方式が使用されてきた。オフチップ回路によりリフレ
ッシュ及び訂正を行なう試みの例は、米国特許第469445
4号、第4682328号、第4506362号、第4493081号、及び第
4380812号に出ている。
るため、あるいはそれらを同時に実行するため、幾つか
の方式が使用されてきた。オフチップ回路によりリフレ
ッシュ及び訂正を行なう試みの例は、米国特許第469445
4号、第4682328号、第4506362号、第4493081号、及び第
4380812号に出ている。
しかし、上記参考文献はすべて、データ及び検査ビット
の読取りをDRAMの外部で行ない、エラーの有無について
データを検査し、その後に後続サイクルで訂正済みデー
タをDRAMに再書込みすること（必要な場合）を実質的に
必要とする点で問題がある。したがって、それらはデー
タ・スクラビングのために少なくとも２サイクルを実質
的に必要とし、外部のエラー訂正回路を使用しなければ
ならない。時間は貴重であるので、２サイクルが必要な
ことは、高密度または大量のデータ記憶を用いるときに
は極めて問題である。
の読取りをDRAMの外部で行ない、エラーの有無について
データを検査し、その後に後続サイクルで訂正済みデー
タをDRAMに再書込みすること（必要な場合）を実質的に
必要とする点で問題がある。したがって、それらはデー
タ・スクラビングのために少なくとも２サイクルを実質
的に必要とし、外部のエラー訂正回路を使用しなければ
ならない。時間は貴重であるので、２サイクルが必要な
ことは、高密度または大量のデータ記憶を用いるときに
は極めて問題である。
オンボード・エラー訂正回路が存在する場合にデータ・
スクラビング及びデータ・リフレッシュを可能にするた
め、他にも幾つかの試みがなされてきた。そのような開
示の１つは、米国特許第4758992号に出ている。上記開
示では、DRAMは組込みエラー訂正回路を有するが、リフ
レッシュ動作及びスクラビング動作を実行するか、また
はリフレッシュ動作のみを実行するために、リフレッシ
ュ動作サイクル中に特別のタイミングを必要とする。こ
の機能を実行するため、この幾分標準的なDRAMに特別な
回路をさらに追加しなければならない。さらに、リフレ
ッシュ及びスクラビングを実行することは可能である
が、データのみのリフレッシュとは違って、両動作を実
行するために必要な時間のオーバヘッドが増加する。
スクラビング及びデータ・リフレッシュを可能にするた
め、他にも幾つかの試みがなされてきた。そのような開
示の１つは、米国特許第4758992号に出ている。上記開
示では、DRAMは組込みエラー訂正回路を有するが、リフ
レッシュ動作及びスクラビング動作を実行するか、また
はリフレッシュ動作のみを実行するために、リフレッシ
ュ動作サイクル中に特別のタイミングを必要とする。こ
の機能を実行するため、この幾分標準的なDRAMに特別な
回路をさらに追加しなければならない。さらに、リフレ
ッシュ及びスクラビングを実行することは可能である
が、データのみのリフレッシュとは違って、両動作を実
行するために必要な時間のオーバヘッドが増加する。
オンボード・エラー訂正を行なおうと試みたもう１つの
方法が、米国特許第4748627号に出ている。上記開示で
は、行アドレスのみのリフレッシュ中にエラー訂正回路
を特別な回路によって呼び出さなければならない。この
回路はソフト・エラーのスクラビングのために追加され
たもので、通常のデータ読取りサイクルでハード・エラ
ーを訂正することはできない。
方法が、米国特許第4748627号に出ている。上記開示で
は、行アドレスのみのリフレッシュ中にエラー訂正回路
を特別な回路によって呼び出さなければならない。この
回路はソフト・エラーのスクラビングのために追加され
たもので、通常のデータ読取りサイクルでハード・エラ
ーを訂正することはできない。
C.発明が解決しようとする課題 したがって、本発明の目的は、ハード・エラー及びソフ
ト・エラーを訂正するビルト・イン型のエラー訂正回路
を有する装置を提供することである。
ト・エラーを訂正するビルト・イン型のエラー訂正回路
を有する装置を提供することである。
本発明のもう１つの目的は、通常のデータ読取りサイク
ルの前にソフト・エラーを訂正することである。
ルの前にソフト・エラーを訂正することである。
本発明のもう１つの目的は、記憶装置上にオンチップ回
路またはピンを全く追加することなく、データ・スクラ
ビングとデータ・リフレッシュをオーバラップさせる装
置を提供することである。
路またはピンを全く追加することなく、データ・スクラ
ビングとデータ・リフレッシュをオーバラップさせる装
置を提供することである。
本発明のもう１つの目的は、ソフト・エラーまたはハー
ド・エラーが検出された場合に、その訂正を行なうため
に追加のサイクルを全く必要としない装置を提供するこ
とである。
ド・エラーが検出された場合に、その訂正を行なうため
に追加のサイクルを全く必要としない装置を提供するこ
とである。
本発明のもう１つの目的は、アドレスされた記憶位置に
関する各読み書き動作中にデータ・スクラビングを実行
する装置を提供することである。
関する各読み書き動作中にデータ・スクラビングを実行
する装置を提供することである。
D.課題を解決するための手段 本発明の記憶装置は、 データ及びECCビットを有するセグメントを複数含むブ
ロックを複数組記憶する半導体記憶手段と、 上記複数組のブロックを一度に１つづつ順次にアドレス
する行アドレス・カウンタ及び上記ブロックのうちの１
つのセグメントのアドレスを順次にアドレスする列アド
レス・カウンタと、 上記行アドレス・カウンタによりアドレスされた上記ブ
ロックの全てのセグメントをリフレッシュするリフレッ
シュ手段と、 上記ブロックのデータ・リフレッシュ・サイクル中に、
上記列アドレス・カウンタのアドレスにより指定された
上記ブロックの上記１つのセグメントをエラー訂正する
エラー検出訂正手段とを備え、 上記ブロックのデータ・リフレッシュ・サイクル内に上
記セグメントのエラーを訂正する動作サイクルが固定的
に組み込まれていることを特徴とする。
ロックを複数組記憶する半導体記憶手段と、 上記複数組のブロックを一度に１つづつ順次にアドレス
する行アドレス・カウンタ及び上記ブロックのうちの１
つのセグメントのアドレスを順次にアドレスする列アド
レス・カウンタと、 上記行アドレス・カウンタによりアドレスされた上記ブ
ロックの全てのセグメントをリフレッシュするリフレッ
シュ手段と、 上記ブロックのデータ・リフレッシュ・サイクル中に、
上記列アドレス・カウンタのアドレスにより指定された
上記ブロックの上記１つのセグメントをエラー訂正する
エラー検出訂正手段とを備え、 上記ブロックのデータ・リフレッシュ・サイクル内に上
記セグメントのエラーを訂正する動作サイクルが固定的
に組み込まれていることを特徴とする。
そして、上記半導体記憶手段は、複数の区分に分けら
れ、該区分のそれぞれが、上記複数組のブロックを記憶
すると共に上記エラー検出訂正手段を有し、上記複数の
区分に対して、アドレス・マルチプレクサを介して上記
行アドレス・カウンタ及び上記列アドレス・カウンタが
接続されている。
れ、該区分のそれぞれが、上記複数組のブロックを記憶
すると共に上記エラー検出訂正手段を有し、上記複数の
区分に対して、アドレス・マルチプレクサを介して上記
行アドレス・カウンタ及び上記列アドレス・カウンタが
接続されている。
E.実施例 第3A図および第3B図は、既知のDRAMのための従来のリフ
レッシュのみの方法を示し、通常のDRAM及びデータ・ア
クセス方法の概要を示す。
レッシュのみの方法を示し、通常のDRAM及びデータ・ア
クセス方法の概要を示す。
通常のアドレス・マルチプレクサ12と相互接続された通
常のDRAM10がブロック・ダイヤグラムの形で示されてい
る。アドレス・マルチプレクサ12は、通常のリフレッシ
ュ・カウンタ14と接続されている。DRAM内のセルを選択
して、その中のデータにアクセスするため、使用可能線
RE及びCEが使用される。RE及びCEは、それぞれDRAMの特
定の区域を選択し、また選択解除するための行アドレス
・ストローブ及び列アドレス・ストローブを示す。デー
タはDRAM内で、別々にアドレス可能な行及び列（すなわ
ち、単一行及び単一列）に配列される。リフレッシュの
間はRE線のみが使用され、その結果、単一の行のみが使
用可能にされる。したがって、当該のタイミング・サイ
クル全体の間（第3B図に示すように）、信号線CEは高レ
ベルのままとなり（これは否定活動信号である）、その
結果、どの列も使用可能にされない。
常のDRAM10がブロック・ダイヤグラムの形で示されてい
る。アドレス・マルチプレクサ12は、通常のリフレッシ
ュ・カウンタ14と接続されている。DRAM内のセルを選択
して、その中のデータにアクセスするため、使用可能線
RE及びCEが使用される。RE及びCEは、それぞれDRAMの特
定の区域を選択し、また選択解除するための行アドレス
・ストローブ及び列アドレス・ストローブを示す。デー
タはDRAM内で、別々にアドレス可能な行及び列（すなわ
ち、単一行及び単一列）に配列される。リフレッシュの
間はRE線のみが使用され、その結果、単一の行のみが使
用可能にされる。したがって、当該のタイミング・サイ
クル全体の間（第3B図に示すように）、信号線CEは高レ
ベルのままとなり（これは否定活動信号である）、その
結果、どの列も使用可能にされない。
通常のリフレッシュ・カウンタ14が各リフレッシュ・サ
イクル中に増分される。したがって、リフレッシュ・カ
ウンタ14の出力として発生される行アドレス（RA）は、
各リフレッシュ・サイクル毎に１ずつ増分される。リフ
レッシュ・カウンタ14の出力のビット幅Ｎは、DRAM全体
の全ての区域を増分し、したがってアドレスするために
必要なカウントの大きさによって決まる。リフレッシュ
・カウンタ14の出力は通常のアドレス・マルチプレクサ
12に供給され、アドレス・マルチプレクサ12は、リフレ
ッシュ・サイクルの間にアクセスされる行（第１図で見
られるブロックに等しい）を選択する。
イクル中に増分される。したがって、リフレッシュ・カ
ウンタ14の出力として発生される行アドレス（RA）は、
各リフレッシュ・サイクル毎に１ずつ増分される。リフ
レッシュ・カウンタ14の出力のビット幅Ｎは、DRAM全体
の全ての区域を増分し、したがってアドレスするために
必要なカウントの大きさによって決まる。リフレッシュ
・カウンタ14の出力は通常のアドレス・マルチプレクサ
12に供給され、アドレス・マルチプレクサ12は、リフレ
ッシュ・サイクルの間にアクセスされる行（第１図で見
られるブロックに等しい）を選択する。
したがって、リフレッシュ中は、増分行アドレスA1−An
が使用される。このアドレスは、行使用可能REが有効
（低）になる前に最小時間（Tasr）の間有効でなければ
ならない。その後、行アドレスA1−Anは、Trahに等しい
最小時間の間有効でなければならず、同様に、行使用可
能REはTras（行アドレス・ストローブの時間）の間有効
でなければならない。Trahの終了後、行アドレスは状態
を変えることができ、一般に状態を変える。全リフレッ
シュ・サイクルTrcは、データ・リフレッシュが行なわ
なければならない時間全体を示す。
が使用される。このアドレスは、行使用可能REが有効
（低）になる前に最小時間（Tasr）の間有効でなければ
ならない。その後、行アドレスA1−Anは、Trahに等しい
最小時間の間有効でなければならず、同様に、行使用可
能REはTras（行アドレス・ストローブの時間）の間有効
でなければならない。Trahの終了後、行アドレスは状態
を変えることができ、一般に状態を変える。全リフレッ
シュ・サイクルTrcは、データ・リフレッシュが行なわ
なければならない時間全体を示す。
連続する各Trc時間フレームの間、DRAM内の行またはブ
ロック全体がアドレスされ、それによって、セルがリフ
レッシュを行なうために活動化される。したがって、リ
フレッシュ・カウンタ14が増分され、リフレッシュされ
るDRAM10の特定のセグメントに関してアドレス・マルチ
プレクサ12を通過する。この特定セグメントは次に有効
に読み取られ、同じ論理状態が同じセグメントに「再導
入」または読み戻される。同様に、この特定のセグメン
トに関連するエラー検査コード・ワードも同時にリフレ
ッシュされる。したがって、各「コンデンサ」は、リフ
レッシュの直前の状態に復元される。リフレッシュ・サ
イクルTrcの終りに、DRAMが動作しているシステムは、
意図された他の種々の機能を実行し、次のリフレッシュ
・サイクルTrcが始まるまで実行を続ける。したがっ
て、ソフト・エラーがシステムに忍び込んだ場合は、エ
ラー検査が呼び出されるか、またはその特定データ位置
が読み取られてエラーのための経路を導入または提供し
ない限り、また提供するまでは、ソフト・エラーは検出
されない。さらに、従来のシステムでは、Trcは他のク
ロック・タイミング・サイクルとは異なる持続期間を有
し、エラー検査も行なわれるときは常に延長される。し
たがって、エラーを有するデータが比較的長時間の間
（すなわち、数秒ないし数時間）使用できず、その結
果、複数のソフト・エラーが発生することが容易にあり
得ることが判明している。
ロック全体がアドレスされ、それによって、セルがリフ
レッシュを行なうために活動化される。したがって、リ
フレッシュ・カウンタ14が増分され、リフレッシュされ
るDRAM10の特定のセグメントに関してアドレス・マルチ
プレクサ12を通過する。この特定セグメントは次に有効
に読み取られ、同じ論理状態が同じセグメントに「再導
入」または読み戻される。同様に、この特定のセグメン
トに関連するエラー検査コード・ワードも同時にリフレ
ッシュされる。したがって、各「コンデンサ」は、リフ
レッシュの直前の状態に復元される。リフレッシュ・サ
イクルTrcの終りに、DRAMが動作しているシステムは、
意図された他の種々の機能を実行し、次のリフレッシュ
・サイクルTrcが始まるまで実行を続ける。したがっ
て、ソフト・エラーがシステムに忍び込んだ場合は、エ
ラー検査が呼び出されるか、またはその特定データ位置
が読み取られてエラーのための経路を導入または提供し
ない限り、また提供するまでは、ソフト・エラーは検出
されない。さらに、従来のシステムでは、Trcは他のク
ロック・タイミング・サイクルとは異なる持続期間を有
し、エラー検査も行なわれるときは常に延長される。し
たがって、エラーを有するデータが比較的長時間の間
（すなわち、数秒ないし数時間）使用できず、その結
果、複数のソフト・エラーが発生することが容易にあり
得ることが判明している。
第１図には、本発明のDRAM26の概略図が示されている。
DRAM26は複数の象限即ち区分即ちセクタ1...Xから成
る。各象限またはセクタは同じであり、したがって、象
限１についてだけ説明する。各象限即ち区分には、行ア
ドレス・バッファ28、列アドレス・バッファ30、エラー
訂正回路32及びスタティック・ランダム・アクセス・メ
モリ34が設けられ、そしてＸ個の区分に対して１つのリ
フレッシュ／スクラブ・アドレス・カウンタ20及び１つ
のアドレス・マルチプレクサ18が設けられている。アド
レスは、当業者にとっては周知の通り、従来のように多
重化される。行及び列アドレスは、メモリ内の特定の場
所を通常の方法で探し出すために使用される。
DRAM26は複数の象限即ち区分即ちセクタ1...Xから成
る。各象限またはセクタは同じであり、したがって、象
限１についてだけ説明する。各象限即ち区分には、行ア
ドレス・バッファ28、列アドレス・バッファ30、エラー
訂正回路32及びスタティック・ランダム・アクセス・メ
モリ34が設けられ、そしてＸ個の区分に対して１つのリ
フレッシュ／スクラブ・アドレス・カウンタ20及び１つ
のアドレス・マルチプレクサ18が設けられている。アド
レスは、当業者にとっては周知の通り、従来のように多
重化される。行及び列アドレスは、メモリ内の特定の場
所を通常の方法で探し出すために使用される。
メモリ自体は、ブロック１ないしブロック“N"から成る
複数のブロックから成る。各ブロックは、セグメント１
ないしセグメント“S"から成る複数のセグメントから成
る。各セグメントの各ブロックの幅は２つのグループに
分割される。第１のグループはデータ・ビットから成
り、幅は“D"である。第２のグループはエラー訂正コー
ド・ビットから成る。エラー訂正コード・ビットの数
は、データ・ビットの数、及び使用されるコードの種類
によって決まる。
複数のブロックから成る。各ブロックは、セグメント１
ないしセグメント“S"から成る複数のセグメントから成
る。各セグメントの各ブロックの幅は２つのグループに
分割される。第１のグループはデータ・ビットから成
り、幅は“D"である。第２のグループはエラー訂正コー
ド・ビットから成る。エラー訂正コード・ビットの数
は、データ・ビットの数、及び使用されるコードの種類
によって決まる。
本発明の好ましい実施例では、エラー訂正のためにハミ
ング・コードを使用するが、本発明の精神及び範囲から
逸脱することなく、他の種類のコードを使用することも
できる。ハミング・コードによるエラー訂正により、各
セグメントにおけるソフト・エラーまたはハード・エラ
ーの単一エラー訂正または２重エラー検出が可能にな
る。各象限の記憶域とオンボード・エラー訂正回路32が
相互接続され、回路32は、当業者にとって周知かつ入手
可能であり、メモリに記憶される入力データを読み取
り、各データ・セグメントと共に記憶されるエラー訂正
コードを生成するために使用される。同様に、エラー訂
正回路32は、システム内への読込みまたは書込みのため
であろうと、以下に述べるようにリフレッシュ／スクラ
ビング・サイクル中であろうと、記憶位置からのデータ
のダウンロードの際に使用される。エラー訂正回路32
は、エラー訂正コード・ワードを使って、アドレスされ
ている各セグメントにおけるエラーを検出する。エラー
訂正回路32と、スタティック・ランダム・アクセス・メ
モリ（SRAM）34が相互接続されており、SRAM34は任意の
データを記憶位置内にアップロードし、または記憶装置
からダウンロードするために使用される。なお、SRAM34
は入出力バス36からデータを検索し、または入出力デー
タ・バス36上にデータを置き、事実上バッファとして働
く。
ング・コードを使用するが、本発明の精神及び範囲から
逸脱することなく、他の種類のコードを使用することも
できる。ハミング・コードによるエラー訂正により、各
セグメントにおけるソフト・エラーまたはハード・エラ
ーの単一エラー訂正または２重エラー検出が可能にな
る。各象限の記憶域とオンボード・エラー訂正回路32が
相互接続され、回路32は、当業者にとって周知かつ入手
可能であり、メモリに記憶される入力データを読み取
り、各データ・セグメントと共に記憶されるエラー訂正
コードを生成するために使用される。同様に、エラー訂
正回路32は、システム内への読込みまたは書込みのため
であろうと、以下に述べるようにリフレッシュ／スクラ
ビング・サイクル中であろうと、記憶位置からのデータ
のダウンロードの際に使用される。エラー訂正回路32
は、エラー訂正コード・ワードを使って、アドレスされ
ている各セグメントにおけるエラーを検出する。エラー
訂正回路32と、スタティック・ランダム・アクセス・メ
モリ（SRAM）34が相互接続されており、SRAM34は任意の
データを記憶位置内にアップロードし、または記憶装置
からダウンロードするために使用される。なお、SRAM34
は入出力バス36からデータを検索し、または入出力デー
タ・バス36上にデータを置き、事実上バッファとして働
く。
第2A図を参照すると、DRAM26はそのアドレス・マルチプ
レクサ18と相互接続され、アドレス・マルチプレクサ18
はリフレッシュ／スクラブ・カウンタ20と相互接続され
ている。リフレッシュ／スクラブ・カウンタ20は列アド
レス・カウンタ22と行アドレス・カウンタ24から成る。
ここで、リフレッシュ／スクラブ・カウンタは動作上通
常のリフレッシュ・カウンタ14とほぼ同じであることを
留意されたい。その動作を理解するには、これを「２
次」または「ローカル」行及び列アドレスと見なすこと
ができる。ただし、従来のリフレッシュ・カウンタ14は
行アドレスを完成するのに十分なビット幅しかもたない
が、リフレッシュ／スクラブ・カウンタ20は、拡張され
たビット幅を有する。これらの追加ビット“M"は、列ア
ドレスを完成するために使用される。この列アドレス
は、アドレスされているブロック内のセグメントを指す
ために使用される。したがって、アドレス・バスは、ま
ずどの行アドレスがリフレッシュされるかを示すために
使用され、次にどのセグメントがスクラブされるかを示
すために使用される。この追加アドレスまたはスクラビ
ング・アドレスは、実際には列アドレスとしてロードさ
れる。したがって、各リフレッシュ・サイクル中に実行
されるリフレッシュ／スクラブ・サイクルは、出力また
はチップ使用可能線が非活動化されている限り、読取り
動作とほぼ同じである。このセグメント・スクラブは、
上述のように、ブロック・リフレッシュと同時に行なわ
れ、リフレッシュの「もとでの」スクラブであると言う
ことができる。したがって、一例を挙げると、各ブロッ
クが８個のセグメントから成るとすると（Ｓ＝８）、列
アドレス・ビットの数Ｍは３になるはずである（23＝
８）。
レクサ18と相互接続され、アドレス・マルチプレクサ18
はリフレッシュ／スクラブ・カウンタ20と相互接続され
ている。リフレッシュ／スクラブ・カウンタ20は列アド
レス・カウンタ22と行アドレス・カウンタ24から成る。
ここで、リフレッシュ／スクラブ・カウンタは動作上通
常のリフレッシュ・カウンタ14とほぼ同じであることを
留意されたい。その動作を理解するには、これを「２
次」または「ローカル」行及び列アドレスと見なすこと
ができる。ただし、従来のリフレッシュ・カウンタ14は
行アドレスを完成するのに十分なビット幅しかもたない
が、リフレッシュ／スクラブ・カウンタ20は、拡張され
たビット幅を有する。これらの追加ビット“M"は、列ア
ドレスを完成するために使用される。この列アドレス
は、アドレスされているブロック内のセグメントを指す
ために使用される。したがって、アドレス・バスは、ま
ずどの行アドレスがリフレッシュされるかを示すために
使用され、次にどのセグメントがスクラブされるかを示
すために使用される。この追加アドレスまたはスクラビ
ング・アドレスは、実際には列アドレスとしてロードさ
れる。したがって、各リフレッシュ・サイクル中に実行
されるリフレッシュ／スクラブ・サイクルは、出力また
はチップ使用可能線が非活動化されている限り、読取り
動作とほぼ同じである。このセグメント・スクラブは、
上述のように、ブロック・リフレッシュと同時に行なわ
れ、リフレッシュの「もとでの」スクラブであると言う
ことができる。したがって、一例を挙げると、各ブロッ
クが８個のセグメントから成るとすると（Ｓ＝８）、列
アドレス・ビットの数Ｍは３になるはずである（23＝
８）。
システム動作中、たとえばデータを個々の象限に書き込
むとき、アドレスの内容はまず入出力データ・バス36か
らSRAM34にロードされる。書き込まれるデータは、当業
者ならすぐに理解するように、適当な列アドレスを使っ
て更新され、新しいエラー訂正コード・ワードが生成さ
れ、同時にメモリ・アレイに書き込まれる。同様に、象
限から読み取る時は、エラー・コード・ワードを含むセ
グメントが、単一エラー訂正及び２重エラー検出のた
め、上述のハミング・コードを使って検査される。適当
な列アドレスによって選択されたデータ・ビットがSRAM
34から読み取られ、その後に入出力線36上に置かれる。
むとき、アドレスの内容はまず入出力データ・バス36か
らSRAM34にロードされる。書き込まれるデータは、当業
者ならすぐに理解するように、適当な列アドレスを使っ
て更新され、新しいエラー訂正コード・ワードが生成さ
れ、同時にメモリ・アレイに書き込まれる。同様に、象
限から読み取る時は、エラー・コード・ワードを含むセ
グメントが、単一エラー訂正及び２重エラー検出のた
め、上述のハミング・コードを使って検査される。適当
な列アドレスによって選択されたデータ・ビットがSRAM
34から読み取られ、その後に入出力線36上に置かれる。
データ・リフレッシュおよびデータ・スクラビングは同
様に行なわれる。唯一の実質的な相異は、データの読み
書きのためのチップ使用可能信号が活動状態ではなく、
リフレッシュ／スクラブ・カウンタ20は、それぞれ列ア
ドレス・カウンタ22及び行アドレス・カウンタ24を用い
て記憶装置をアドレスする。したがって、ブロック内の
セグメントがアドレスされ、エラー訂正回路32に読み込
まれ、訂正されてエラー・コードと共にその元の位置に
再書込みされる。
様に行なわれる。唯一の実質的な相異は、データの読み
書きのためのチップ使用可能信号が活動状態ではなく、
リフレッシュ／スクラブ・カウンタ20は、それぞれ列ア
ドレス・カウンタ22及び行アドレス・カウンタ24を用い
て記憶装置をアドレスする。したがって、ブロック内の
セグメントがアドレスされ、エラー訂正回路32に読み込
まれ、訂正されてエラー・コードと共にその元の位置に
再書込みされる。
本発明の好ましい実施例では、上述の行アドレスはリフ
レッシュ回路によって順次供給される。さらに、下位列
アドレスＭは、丸１サイクル中全アドレスを通じて一定
に保持される。その結果、列アドレス“M"によってアド
レスされた全てのセグメント１〜Ｓがリフレッシュされ
スクラブされる。同時に、他の全てのセグメントがリフ
レッシュのみされる。次の列アドレスに進み、全ての行
アドレスを通じてサイクルを繰り返すことにより、次の
セグメントがリフレッシュされスクラブされる。このシ
ーケンスが、完了するまで繰り返される。したがって、
全ての記憶位置は、その記憶装置に対する連続した「リ
フレッシュ・サイクル」の間に最終的にリフレッシュさ
れスクラブされる。このため、その記憶位置が読取りま
たは書込みのためにアクセスされてから長い時間が経っ
た場合にはあり得ることであるが、１セグメント当たり
２つ以上のエラーが発生する可能性が減少することが判
明した。更に、リフレッシュ・サイクル内には、第2B図
に示すように、スクラビング動作サイクルが固定的に組
み込まれていて、１つのリフレッシュ・サイクルは、他
のリフレッシュ・サイクルと時間的に同じ長さなので
（その幅即ち時間は、動作中に調整されずに一定である
ので）、各リフレッシュ・サイクルにスクラブ動作が追
加されても時間及び電力消費を大きく増加しない。これ
により、動作のタイミングが均一化されて簡略になる。
レッシュ回路によって順次供給される。さらに、下位列
アドレスＭは、丸１サイクル中全アドレスを通じて一定
に保持される。その結果、列アドレス“M"によってアド
レスされた全てのセグメント１〜Ｓがリフレッシュされ
スクラブされる。同時に、他の全てのセグメントがリフ
レッシュのみされる。次の列アドレスに進み、全ての行
アドレスを通じてサイクルを繰り返すことにより、次の
セグメントがリフレッシュされスクラブされる。このシ
ーケンスが、完了するまで繰り返される。したがって、
全ての記憶位置は、その記憶装置に対する連続した「リ
フレッシュ・サイクル」の間に最終的にリフレッシュさ
れスクラブされる。このため、その記憶位置が読取りま
たは書込みのためにアクセスされてから長い時間が経っ
た場合にはあり得ることであるが、１セグメント当たり
２つ以上のエラーが発生する可能性が減少することが判
明した。更に、リフレッシュ・サイクル内には、第2B図
に示すように、スクラビング動作サイクルが固定的に組
み込まれていて、１つのリフレッシュ・サイクルは、他
のリフレッシュ・サイクルと時間的に同じ長さなので
（その幅即ち時間は、動作中に調整されずに一定である
ので）、各リフレッシュ・サイクルにスクラブ動作が追
加されても時間及び電力消費を大きく増加しない。これ
により、動作のタイミングが均一化されて簡略になる。
次に第2B図を参照すると、組み合わされたリフレッシュ
およびスクラビング・サイクルのタイミング・ダイヤグ
ラムは、列アドレス・ストローブ・リード（CE）を使用
する点以外は、従来のデータ・リフレッシュにほぼ類似
していることが理解できる。したがって、全リフレッシ
ュ・サイクルTrcは同じであるが、行アドレス・セット
アップ時間Tasrおよび列アドレス保持時間Trahは、第3B
図の場合と同様の持続期間及び順序である。全アドレス
時間はTarで表される。さらに、列アドレス・ストロー
ブ（CE）を使用することにより、列アドレス・リード
（CE）は、行アドレス（RE）が活動状態（低）になった
後（実際には「オーバラップ」時間であるTrcdに等しい
時間の後に）活動状態、すなわち低レベルになることが
必要である。
およびスクラビング・サイクルのタイミング・ダイヤグ
ラムは、列アドレス・ストローブ・リード（CE）を使用
する点以外は、従来のデータ・リフレッシュにほぼ類似
していることが理解できる。したがって、全リフレッシ
ュ・サイクルTrcは同じであるが、行アドレス・セット
アップ時間Tasrおよび列アドレス保持時間Trahは、第3B
図の場合と同様の持続期間及び順序である。全アドレス
時間はTarで表される。さらに、列アドレス・ストロー
ブ（CE）を使用することにより、列アドレス・リード
（CE）は、行アドレス（RE）が活動状態（低）になった
後（実際には「オーバラップ」時間であるTrcdに等しい
時間の後に）活動状態、すなわち低レベルになることが
必要である。
したがって、本発明は、リフレッシュ動作またはスクラ
ビング動作を実行するとき、外部装置にとって完全にト
ランスペアレントなほぼ等しいモードで現れる。さら
に、本発明を実現するために、追加ビットだけが必要で
あり、それをリフレッシュ／スクラブ・アドレス・カウ
ンタ20に追加するだけでよい。
ビング動作を実行するとき、外部装置にとって完全にト
ランスペアレントなほぼ等しいモードで現れる。さら
に、本発明を実現するために、追加ビットだけが必要で
あり、それをリフレッシュ／スクラブ・アドレス・カウ
ンタ20に追加するだけでよい。
第１図は、本発明のDRAMのブロック・ダイヤグラムであ
る。 第2A図及び2B図は、それぞれ本発明におけるDRAMのデー
タ・リフレッシュおよびデータ・スクラビングの機能ダ
イヤグラム及びタイミング・ダイヤグラムである。 第3A図及び第3B図は、それぞれDRAMの従来のリフレッシ
ュ方式のブロック・ダイヤグラム及びタイミング・ダイ
ヤグラムである。 10、26……DRAM、12、18……アドレス・マルチプレク
サ、14……リフレッシュ・カウンタ、20……リフレッシ
ュ／スクラブ・カウンタ、28……行アドレス・バッフ
ァ、30……列アドレス・バッファ、32……エラー訂正回
路、34……スタティック・ランダム・アクセス・メモ
リ。
る。 第2A図及び2B図は、それぞれ本発明におけるDRAMのデー
タ・リフレッシュおよびデータ・スクラビングの機能ダ
イヤグラム及びタイミング・ダイヤグラムである。 第3A図及び第3B図は、それぞれDRAMの従来のリフレッシ
ュ方式のブロック・ダイヤグラム及びタイミング・ダイ
ヤグラムである。 10、26……DRAM、12、18……アドレス・マルチプレク
サ、14……リフレッシュ・カウンタ、20……リフレッシ
ュ／スクラブ・カウンタ、28……行アドレス・バッフ
ァ、30……列アドレス・バッファ、32……エラー訂正回
路、34……スタティック・ランダム・アクセス・メモ
リ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−169300（ＪＰ，Ａ) 特開 昭56−137583（ＪＰ，Ａ)
Claims (2)
- 【請求項１】データ及びECCビットを有するセグメント
を複数含むブロックを複数組記憶する半導体記憶手段
と、 上記複数組のブロックを一度に１つづつ順次にアドレス
する行アドレス・カウンタ及び上記ブロックのうちの１
つのセグメントのアドレスを順次にアドレスする列アド
レス・カウンタと、 上記行アドレス・カウンタによりアドレスされた上記ブ
ロックの全てのセグメントをリフレッシュするリフレッ
シュ手段と、 上記ブロックのデータ・リフレッシュ・サイクル中に、
上記列アドレス・カウンタのアドレスにより指定された
上記ブロックの上記１つのセグメントをエラー訂正する
エラー検出訂正手段とを備え、 上記ブロックのデータ・リフレッシュ・サイクル内に上
記セグメントのエラーを訂正する動作サイクルが固定的
に組み込まれていることを特徴とする記憶装置。 - 【請求項２】上記半導体記憶手段は、複数の区分に分け
られ、該区分のそれぞれが、上記複数組のブロックを記
憶すると共に上記エラー検出訂正手段を有し、上記複数
の区分に対して、アドレス・マルチプレクサを介して上
記行アドレス・カウンタ及び上記列アドレス・カウンタ
が接続されていることを特徴とする請求項１記載の記憶
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US423814 | 1982-09-27 | ||
| US42381489A | 1989-10-18 | 1989-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03134900A JPH03134900A (ja) | 1991-06-07 |
| JPH0724158B2 true JPH0724158B2 (ja) | 1995-03-15 |
Family
ID=23680295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2241353A Expired - Lifetime JPH0724158B2 (ja) | 1989-10-18 | 1990-09-13 | 記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0424301A3 (ja) |
| JP (1) | JPH0724158B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04141886A (ja) * | 1990-10-01 | 1992-05-15 | Nec Corp | マイクロコンピュータ |
| EP0600137A1 (en) * | 1992-11-30 | 1994-06-08 | International Business Machines Corporation | Method and apparatus for correcting errors in a memory |
| JP4001724B2 (ja) * | 2001-03-29 | 2007-10-31 | 富士通株式会社 | 半導体記憶装置 |
| KR100465421B1 (ko) * | 2002-12-09 | 2005-01-13 | 한국항공우주연구원 | 하드웨어 메모리 스크러버 |
| US8621324B2 (en) * | 2010-12-10 | 2013-12-31 | Qualcomm Incorporated | Embedded DRAM having low power self-correction capability |
| KR101873526B1 (ko) | 2011-06-09 | 2018-07-02 | 삼성전자주식회사 | 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법 |
| US9286964B2 (en) * | 2012-12-21 | 2016-03-15 | Intel Corporation | Method, apparatus and system for responding to a row hammer event |
| US9583219B2 (en) | 2014-09-27 | 2017-02-28 | Qualcomm Incorporated | Method and apparatus for in-system repair of memory in burst refresh |
| KR102434053B1 (ko) | 2015-11-16 | 2022-08-19 | 삼성전자주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153196A (en) * | 1979-05-14 | 1980-11-28 | Nec Corp | Semiconductor memory |
| US4319356A (en) * | 1979-12-19 | 1982-03-09 | Ncr Corporation | Self-correcting memory system |
| JPS56137583A (en) * | 1980-03-26 | 1981-10-27 | Fujitsu Ltd | Storage device |
| US4380812A (en) * | 1980-04-25 | 1983-04-19 | Data General Corporation | Refresh and error detection and correction technique for a data processing system |
| JPS5746400A (en) * | 1980-09-05 | 1982-03-16 | Toshiba Corp | Memory device |
| JPS60113394A (ja) * | 1983-11-24 | 1985-06-19 | Toshiba Corp | エラ−訂正方式 |
-
1990
- 1990-09-04 EP EP19900480136 patent/EP0424301A3/en not_active Withdrawn
- 1990-09-13 JP JP2241353A patent/JPH0724158B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03134900A (ja) | 1991-06-07 |
| EP0424301A2 (en) | 1991-04-24 |
| EP0424301A3 (en) | 1992-09-16 |
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