CN113160868A - 半导体存储器设备和操作半导体存储器设备的方法 - Google Patents

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Abstract

一种半导体存储器设备包括：ECC电路；错误信息寄存器；刷洗控制电路，用于计数刷新行地址，并且每当计数N个刷新行地址时输出要对第一存储器单元行中的至少一个子页执行的刷洗操作的刷洗地址；以及控制逻辑电路，被配置为：控制ECC电路顺序地读取与第一码字相对应的数据，对第一码字执行错误检测，并基于所错误检测提供错误信息，错误信息指示第一码字中的错误发生计数；以及将错误信息记录在错误信息寄存器中，并基于错误信息选择性地确定是否将校正后的第一码字回写到存储有与第一码字相对应的数据的存储器位置。

Description

半导体存储器设备和操作半导体存储器设备的方法
相关申请的交叉引用
本申请要求于2020年1月7日在韩国知识产权局提交的韩国专利申请第10-2020-0002000号的优先权，其全部内容通过引用合并于此。
技术领域
与示例实施例一致的装置和方法涉及存储器，并且更具体地涉及半导体存储器设备和操作半导体存储器设备的方法。
背景技术
半导体存储器设备可以被分类为非易失性存储器设备(例如，快闪存储器设备)和易失性存储器设备(例如，DRAM)。DRAM的高速操作和成本效率使得DRAM可以用于系统存储器。由于在DRAM的制造设计规则中持续的尺寸限制，DRAM中的存储器单元(memory cell)的位错误(bit error)可能迅速增加并且DRAM的产量可能降低。因此，存在对提高的半导体存储器设备可信度的需要。
发明内容
一个或多个示例实施例提供一种具有增加的可信度和性能的半导体存储器设备。
一个或多个示例实施例提供一种具有增加的可信度和性能的操作半导体存储器设备的方法。
根据示例实施例，一种半导体存储器设备包括：存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括易失性存储器单元；错误校正码(ECC)电路；错误信息寄存器；刷洗(scrubbing)控制电路，被配置为计数刷新行地址，并且每当刷洗控制电路计数N个刷新行地址时输出刷洗地址，以控制要对多个存储器单元行中的第一存储器单元行中的至少一个子页执行的刷洗操作，N是大于2的整数；以及控制逻辑电路，被配置为：控制所述ECC电路以从第一存储器单元行中的M个子页顺序地读取与第一码字相对应的数据，对第一码字执行错误检测，并基于所述错误检测提供错误信息，所述错误信息指示第一码字中的错误发生计数，M是大于1的整数；以及将所述错误信息记录在所述错误信息寄存器中，并基于所述错误信息选择性地确定是否将校正后的第一码字回写到存储有与第一码字相对应的数据的存储器位置。
根据示例实施例，提供了一种操作包括存储器单元阵列的半导体存储器设备的方法，该存储器单元阵列包括多个存储器单元行，每个存储器单元行包括多个易失性存储器单元，方法包括：基于从外部设备接收的第一命令顺序地生成第一地址；基于第一地址，对多个存储器单元行顺序地执行刷新操作；每当执行N次刷新操作时，从多个存储器单元行选择与第二地址相对应的第一存储器单元行，N是大于2的整数，第二地址在半导体存储器设备中生成；在半导体存储器设备的错误校正码(ECC)电路中，对第一存储器单元行中的码字执行M次ECC解码以检测错误位，M为大于1的整数；在ECC电路中，基于包括可校正错误位的码字，生成校正后的码字；以及将校正后的码字回写到与包括可校正错误位的码字相对应的存储器位置。
根据示例实施例，一种半导体存储器设备包括：存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括易失性存储器单元；错误校正码(ECC)电路；错误信息寄存器；刷新控制电路，被配置为基于从外部设备接收的第一命令来生成指示存储器单元行的刷新行地址；刷洗控制电路，被配置为计数刷新行地址，并且每当刷洗控制电路计数N个刷新行地址时输出刷洗地址，以控制要对多个存储器单元行中的第一存储器单元行中的至少一个子页执行的刷洗操作，N是大于2的整数；以及控制逻辑电路，被配置为：控制ECC电路以从第一存储器单元行中的M个子页顺序地读取与第一码字相对应的数据，对第一码字执行错误检测，并基于错误检测提供错误信息，错误信息指示第一码字中的错误发生计数，M是大于1的整数；以及将错误信息记录在错误信息寄存器中，并基于错误信息选择性地确定是否将校正后的第一码字回写到存储有与第一码字相对应的数据的存储器位置。
附图说明
通过参考附图详细描述示例实施例，上述及其他方面和特征将变得更加明显，其中：
图1是示出根据示例实施例的存储器系统的框图。
图2是示出根据示例实施例的图1中的半导体存储器设备的框图。
图3示出图2的半导体存储器设备中的第一存储体(bank)阵列的示例。
图4是示出根据示例实施例的图2的半导体存储器设备中的刷新控制电路的框图。
图5是示出根据示例实施例的图4所示的刷新时钟生成器的示例的电路图。
图6是示出根据示例实施例的图4中的刷新时钟生成器的另一示例的电路图。
图7是示出根据示例实施例的图2的半导体存储器设备中的刷洗(scrubbing)控制电路的示例的框图。
图8是示出根据示例实施例的图7的刷洗控制电路中的刷洗地址生成器的框图。
图9是示出根据示例实施例的图1中的半导体存储器设备的另一示例的框图。
图10是示出半导体存储器设备的存储器单元之间的干扰的电路图。
图11是示出根据示例实施例的图9的半导体存储器设备中的被干扰对象(victim)地址检测器的示例的框图。
图12是示出图11的被干扰对象地址检测器中的干扰检测器的框图。
图13是示出根据示例实施例的图9的半导体存储器设备中的刷洗控制电路的示例的框图。
图14是示出根据示例实施例的图13的刷洗控制电路中的刷洗地址生成器的框图。
图15示出根据示例实施例的在图13的刷洗控制电路中的弱码字地址生成器。
图16示出在写入操作中图2的半导体存储器设备的一部分。
图17示出在刷新操作或读取操作中图2的半导体存储器设备的一部分。
图18示出根据示例实施例的图2的半导体存储器设备中的错误信息寄存器。
图19是示出根据示例实施例的图2的半导体存储器设备中的ECC电路的示例的框图。
图20示出根据示例实施例的图19的ECC电路中的ECC编码器的示例。
图21示出根据示例实施例的图19的ECC电路中的ECC解码器的示例。
图22示出根据示例实施例的图21的ECC解码器的操作。
图23示出在图2的半导体存储器设备中执行的正常刷新操作和刷洗操作。
图24示出在图2的半导体存储器设备中执行的刷新操作和刷洗操作。
图25示出图23或图24中的刷洗操作的定时。
图26是示出根据示例实施例的半导体存储器设备的框图。
图27是示出根据示例实施例的半导体存储器设备的方法的流程图。
图28是示出根据示例实施例的包括堆叠的存储器设备的半导体封装的图。
具体实施方式
在下文中将参考附图更全面地描述示例实施例。
图1是示出根据示例实施例的存储器系统的框图。
参考图1，存储器系统20可以包括存储器控制器100和半导体存储器设备200。
存储器控制器100可以控制存储器系统20的整体操作。存储器控制器100可以控制外部主机和半导体存储器设备200之间的整体数据交换。例如，存储器控制器100可以响应于来自主机的请求将数据写入半导体存储器设备200中或从半导体存储器设备200读取数据。
另外，存储器控制器100可以向半导体存储器设备200发出操作命令以控制半导体存储器设备200。
在一些示例实施例中，半导体存储器设备200是包括动态存储器单元的存储器设备，诸如动态随机访问存储器(DRAM)、双倍数据速率4(DDR4)同步DRAM(SDRAM)、双倍数据速率5(DDR5)SDRAM、低功率DDR4(LPDDR4)SDRAM、低功率DDR5(LPDDR5)SDRAM、或低功率DDR6(LPDDR6)DRAM。
存储器控制器100将时钟信号CLK、命令CMD和地址(信号)ADDR发送到半导体存储器设备200，并与半导体存储器设备200交换主数据MD。
半导体存储器设备200包括存储主数据MD和奇偶校验数据的存储器单元阵列300、错误校正码(ECC)电路400、控制逻辑电路210、刷洗控制电路500和错误信息寄存器580。
在控制逻辑电路210的控制下，ECC电路400可以对要存储在存储器单元阵列300的目标页中的写入数据执行ECC编码，并且可以对从目标页读取的码字执行ECC解码。
刷洗控制电路500可以生成刷洗地址，使得在对存储器单元阵列300中包括的多个存储器单元行执行刷新操作时，每当对N个存储器单元行执行刷新操作时，都对多个存储器单元行中的第一存储器单元行执行刷洗操作。这里，N是大于2的自然数。也就是说，刷洗控制电路500可以生成刷洗地址，使得每当擦除控制电路计数N个刷新行地址时，就在第一存储单元行上执行刷洗操作。控制逻辑电路210可以控制ECC电路400，使得ECC电路400从第一存储器单元行中的由刷洗地址指定的M个子页顺序地读取与第一码字相对应的数据，并响应于在第一码字中检测到错误，对从M个子页中的每一个读取的第一码字执行错误检测以生成错误生成信号。例如，可以对多个存储器单元行顺序地执行刷新操作，并且在已经刷新N行之后，刷洗控制电路500可以生成刷洗地址，使得对第一存储器单元行执行刷洗操作。随后，随着刷新操作继续并且已经刷新另外的N行，刷洗控制电路500可以生成刷洗地址，使得对多个存储器单元行中的第一存储器单元行执行刷洗操作。例如，如果N＝5，则在对100个存储器单元行顺序地执行刷新操作时，执行刷洗操作20次。
控制逻辑电路210将错误信息记录在错误信息寄存器580中，并基于错误信息来选择性地确定是否将校正后的第一码字回写到存储有数据的存储器位置。错误信息包括第一码字中的错误发生计数。控制逻辑电路210可以基于错误信息来控制ECC电路400，使得ECC电路400响应于第一码字包括要由ECC电路400校正的可校正错误位，将校正后的第一码字回写到存储器位置。在示例实施例中，控制逻辑电路210控制错误信息寄存器580将错误信息作为错误信息信号EIS提供给存储器控制器100。
图2是示出根据示例实施例的图1中的半导体存储器设备的框图。
参考图2，半导体存储器设备200包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新控制电路385、行地址复用器240、列地址锁存器250、行解码器260、列解码器270、存储器单元阵列300、感测放大器单元285、I/O门控(gating)电路290、ECC电路400、刷洗控制电路500和数据I/O缓冲器295。
存储器单元阵列300包括第一至第八存储体阵列310～380。行解码器260包括分别耦合到第一至第八存储体阵列310～380的第一至第八存储体行解码器260a～260h，列解码器270包括分别耦合到第一至第八存储体阵列310-380的第一至第八存储体列解码器270a～270h，并且感测放大器单元285包括分别耦合到第一至第八存储体阵列310-380的第一至第八存储体感测放大器285a-285h。
第一至第八存储体阵列310～380、第一至第八存储体行解码器260a～260h、第一至第八存储体列解码器270a～270h、以及第一至第八存储体感测放大器285a～285h可以形成第一至第八存储体。第一至第八存储体阵列310～380中的每一个包括在多个字线WL和多个位线BTL的交叉处形成的多个存储器单元MC。
地址寄存器220从存储器控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220将接收的存储体地址BANK_ADDR提供给存储体控制逻辑230，将接收的行地址ROW_ADDR提供给行地址复用器240，并且将接收的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230响应于存储体地址BANK_ADDR来生成存储体控制信号。响应于存储体控制信号，激活对应于存储体地址BANK_ADDR的第一至第八存储体行解码器260a～260h中的一个，并且响应于存储体控制信号，激活对应于存储体地址BANK_ADDR的第一至第八存储体列解码器270a～270h中的一个。
行地址复用器240从地址寄存器220接收行地址ROW_ADDR，并且从刷新控制电路385接收刷新行地址REF_ADDR。行地址复用器240选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址复用器240输出的行地址RA被施加到第一至第八存储体行解码器260a～260h。
刷新控制电路385可以响应于来自控制逻辑电路210的第一刷新控制信号IREF1或第二刷新控制信号IREF2来顺序地改变并输出刷新行地址REF_ADDR。
当来自存储器控制器100的命令CMD对应于自动刷新命令时，当控制逻辑电路210接收到自动刷新命令时，控制逻辑电路210可以将第一刷新控制信号IREF1施加到刷新控制电路385。当来自存储器控制器100的命令CMD对应于自刷新进入命令时，控制逻辑电路210可以将第二刷新控制信号IREF2施加到刷新控制电路385，并且第二刷新控制信号IREF2可以从控制逻辑电路210接收到自刷新进入命令的时间点到控制逻辑电路210接收到自刷新退出命令的时间点被激活。刷新控制电路385可以响应于接收到第一刷新控制信号IREF1或者在激活第二刷新控制信号IREF2时顺序地增加或减少刷新行地址REF_ADDR。
由存储体控制逻辑230激活的第一至第八存储体行解码器260a～260h中的一个，对从行地址复用器240输出的行地址RA进行解码，并激活与行地址RA相对应的字线。例如，激活的存储体行解码器向与行地址RA相对应的字线施加字线驱动电压。
列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并临时存储接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250生成从接收的列地址COL_ADDR开始递增的列地址。列地址锁存器250将临时存储或生成的列地址施加到第一至第八存储体列解码器270a～270h。
第一至第八存储体列解码器270a～270h中激活的一个通过I/O门控电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR相对应的感测放大器。
I/O门控电路290包括用于门控输入/输出数据的电路，并且还包括输入数据屏蔽(mask)逻辑、用于存储从第一至第八存储体阵列310～380输出的数据的读取数据锁存器、以及用于将数据写入第一至第八存储体阵列310～380的写入驱动器。
从第一至第八存储体阵列310～380中的一个存储体阵列读取的码字CW由耦合到要从其读取数据的一个存储体阵列的感测放大器感测，并且被存储在读取数据锁存器中。在由ECC电路400对码字CW执行ECC解码之后，可以经由数据I/O缓冲器295将存储在读取数据锁存器中的码字CW提供给存储器控制器100。
可以将要写入第一至第八存储体阵列310～380中的一个存储体阵列中的主数据MD从存储器控制器100提供给数据I/O缓冲器295。ECC电路400可以对主数据MD执行ECC编码以生成奇偶校验数据，ECC电路400可以将主数据MD和奇偶校验数据提供给I/O门控电路290，并且I/O门控电路290可以通过写入驱动器将主数据MD和奇偶校验数据写入一个存储体阵列中的目标页的子页中。
数据I/O缓冲器295可以基于时钟信号CLK来在半导体存储器设备200的写入操作中将来自存储器控制器100的主数据MD提供给ECC电路400，并且可以在半导体存储器设备200的读取操作中将来自ECC电路400的主数据MD提供给存储器控制器100。
ECC电路400对从目标页的子页读取的码字执行ECC解码，并且当在码字的主数据中检测到至少一个错误位时校正该至少一个错误位时，可以向控制逻辑电路210提供错误生成信号EGS。
在刷新行地址REF_ADDR顺序地改变时，刷洗控制电路500可以计数，并且每当刷洗控制电路500计数N个刷新行地址时，刷洗控制电路500可以输出正常刷洗地址SCADDR。正常刷洗地址SCADDR可以包括刷洗行地址SRA和刷洗列地址SCA。刷洗控制电路500可以将刷洗行地址SRA和刷洗列地址SCA提供给行解码器260和列解码器270。
控制逻辑电路210可以控制半导体存储器设备200的操作。例如，控制逻辑电路210可以生成用于半导体存储器设备200的控制信号，以便执行写入操作或读取操作。控制逻辑电路210包括：命令解码器211，其对从存储器控制器100接收的命令CMD进行解码；以及模式寄存器212，其设置半导体存储器设备200的操作模式。
例如，命令解码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成与命令CMD相对应的控制信号。控制逻辑电路210可以生成用于控制I/O门控电路290的第一控制信号CTL1、用于控制ECC电路400的第二控制信号CTL2、以及用于控制刷洗控制电路500的第三控制信号CTL3。此外，控制逻辑电路210可以向刷新控制电路385提供与刷新时段(period)相关联的模式信号MS。控制逻辑电路210可以基于代表半导体存储器设备200的工作温度的温度信号来生成模式信号MS。
图3示出图2的半导体存储器设备中的第一存储体(bank)阵列的示例。
参考图3，第一存储体阵列310包括多条字线WL1～WLm(m是大于2的自然数)、多条位线BTL1～BTLn(n是大于2的自然数)、以及安置在字线WL1～WLm与位线BTL1～BTLn之间的交叉处的多个易失性存储器单元MC。存储器单元MC中的每一个包括耦合到字线WL1～WLm中的每一个和位线BTL1～BTLn中的每一个的单元晶体管、以及耦合到该单元晶体管的单元电容器。
图4是示出根据示例实施例的图2的半导体存储器设备中的刷新控制电路的框图。
参考图4，刷新控制电路385可以包括刷新时钟生成器390和刷新计数器397。
刷新时钟生成器390可以响应于第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS来生成刷新时钟信号RCK。模式信号MS可以确定刷新操作的刷新时段。如上所述，每当刷新时钟生成器390接收到第一刷新控制信号IREF1时或在第二刷新控制信号IREF2被激活时，刷新时钟生成器390可以生成刷新时钟信号RCK。
刷新计数器397可以通过以刷新时钟信号RCK的时段执行计数操作来生成顺序地指定存储器单元行的刷新行地址REF_ADDR。
图5是示出根据示例实施例的图4所示的刷新时钟生成器的示例的电路图。
参考图5，刷新时钟生成器390a可以包括多个振荡器391、392和393，复用器394和解码器395a。解码器395a可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行解码以输出时钟控制信号RCS1。振荡器391、392和393生成具有不同时段的刷新时钟信号RCK1、RCK2和RCK3。复用器394响应于时钟控制信号RCS1来选择刷新时钟信号RCK1、RCK2和RCK3之一以提供刷新时钟信号RCK。
图6是示出根据示例实施例的图4中的刷新时钟生成器的另一示例的电路图。
参考图6，刷新时钟生成器390b可以包括解码器395b、偏置单元396a和振荡器396b。解码器395b可以对第一刷新控制信号IREF1、第二刷新控制信号IREF2和模式信号MS进行解码以输出时钟控制信号RCS2。偏置单元396a响应于时钟控制信号RCS2来生成控制电压VCON。振荡器396b根据控制电压VCON来生成具有可变时段的刷新脉冲信号RCK。
图7是示出根据示例实施例的图2的半导体存储器设备中的刷洗控制电路的示例的框图。
参考图7，刷洗控制电路500可以包括计数器505和刷洗地址生成器510。
计数器505计数刷新行地址REF_ADDR，并当计数器505对刷新行地址REF_ADDR计数了由计数控制信号CCS指定的次数时，生成内部刷洗信号ISRB，该内部刷洗信号ISRB在第一间隔期间被激活。第一间隔可以对应于用于刷新一个存储器单元行的时间间隔。例如，计数器505可以每当刷新行地址REF_ADDR被提供或者随着顺序地执行刷新操作而改变时进行计数。
刷洗地址生成器510响应于内部刷洗信号ISRB来针对存储器单元行中的每一个中的码字生成与正常刷洗操作相关联的正常刷洗地址SCADDR，其在第一刷洗模式下逐渐改变。
正常刷洗地址SCADDR包括刷洗行地址SRA和刷洗列地址SCA。刷洗行地址SRA指定一个存储体阵列中的一页，并且刷洗列地址SCA指定一页中的码字之一。刷洗地址生成器510将刷洗行地址SRA提供给对应的行解码器，并将刷洗列地址SCA提供给对应的列解码器。
由于对存储器单元阵列300中包括的所有码字执行基于正常刷洗地址SCADDR执行的刷洗操作，因此可以将基于正常刷洗地址SCADDR执行的刷洗操作称为正常刷洗操作。
图8是示出根据示例实施例的图7的刷洗控制电路中的刷洗地址生成器的框图。
参考图8，刷洗地址生成器510可以包括页段计数器(page segment counter)511和行计数器513。
页段计数器511当内部刷洗信号ISRB被激活时将刷洗列地址SCA增加一，并且激活最大地址检测信号MADT并每当刷洗列地址SCA达到其最大值时重置。页段计数器511将最大地址检测信号MADT提供给行计数器513。
行计数器513当初始接收到内部刷洗信号ISRB时开始计数操作，并且每当接收到激活的最大地址检测信号MADT时将刷洗行地址SRA增加一。因为在对一个存储器单元行执行刷新操作时内部刷洗信号ISRB在第一间隔期间被激活，所以页段计数器511可以在第一间隔期间生成与一页中的码字相关联的刷洗列地址SCA。
图9是示出根据示例实施例的图1中的半导体存储器设备的另一示例的框图。
图9的半导体存储器设备200a与图2的半导体存储器设备200的不同之处在于，半导体存储器设备200a还包括被干扰对象地址检测器560，并且刷洗控制电路500a在第二刷洗模式下输出弱码字地址WCADDR。
参考图9，控制逻辑电路210a可以进一步生成用于控制被干扰对象地址检测器560的第四控制信号CTL 4。
被干扰对象地址检测器560可以计数对存储器单元阵列300中的第一存储器区域的访问次数，以当在参考间隔期间计数的访问次数达到参考次数时生成指定与第一存储器区域邻近的至少一个邻近存储器区域的至少一个被干扰对象地址VCT_ADDR。被干扰对象地址VCT_ADDR可以存储在刷洗控制电路500a的地址存储表中。
刷洗控制电路500a可以在第一刷洗模式下分别向行解码器260和列解码器270提供刷洗行地址SRA和刷洗列地址SCA。在第二刷洗模式下，刷洗控制电路500a可以将与存储在地址存储表中的被干扰对象地址VCT_ADDR相关联的码字的地址作为弱码字地址WCADDR输出。弱码字地址WCADDR可以包括弱码字行地址WCRA和弱码字列地址WCCA。刷洗控制电路500a可以在第二刷洗模式下分别向行解码器260和列解码器270提供弱码字行地址WCRA和弱码字列地址WCCA。
图10是示出半导体存储器设备的存储器单元之间的干扰的电路图。
参考图10，半导体存储器设备200a的一部分包括存储器单元51、52和53，以及位线感测放大器60。
假设存储器单元51、52和53中的每一个连接到同一位线BTL。另外，存储器单元51连接到字线WL<g-1>，存储器单元52连接到字线WL<g>，并且存储器单元53连接到字线WL<g+1>。如图10所示，字线WL<g-1>和WL<g+1>被定位为与字线WL<g>邻近。存储器单元51包括访问(access)晶体管CT1和单元电容器CC1。访问晶体管CT1的栅极端子连接到字线WL<g-1>，并且其一个端子连接到位线BTL。存储器单元52包括访问晶体管CT2和单元电容器CC2。访问晶体管CT2的栅极端子连接到字线WL<g>，并且其一个端子连接到位线BTL。而且，存储器单元53包括访问晶体管CT3和单元电容器CC3。访问晶体管CT3的栅极端子连接到字线WL<g+1>，并且其一个端子连接到位线BTL。
位线感测放大器60可以包括：N感测放大器，其对位线BTL和BTLB中的低电平位线放电；以及P感测放大器，其对位线BTL和BTLB中的高电平位线充电。
在刷新操作期间，位线感测放大器60将通过N感测放大器或P感测放大器存储的数据重写到选择的存储器单元中。在读取操作或写入操作期间，将选择电压(例如，Vpp)提供给字线WL<g>。然后，由于电容耦合效应，即使不施加选择电压，邻近的字线WL<g-1>和WL<g+1>的电压也升高。这种电容耦合用寄生电容CcI1和CcI2来指示。
在不执行刷新操作并且重复访问字线WL<g>时，存储在连接到字线WL<g-1>和WL<g+1>的存储器单元51和53的单元电容器CC1和CC3中的电荷可能会逐渐泄漏。在这种情况下，存储在单元电容器CC1中的逻辑“0”和存储在单元电容器CC3中的逻辑“1”的可靠性可能无法保证。因此，需要在适当的时间对存储器单元进行刷洗操作。
图11是示出根据示例实施例的图9的半导体存储器设备中的被干扰对象地址检测器的示例的框图。
参考图11，被干扰对象地址检测器560可以包括干扰检测器570和被干扰对象地址生成器577。
干扰检测器570可以基于行地址ROW_ADDR来计数对第一存储器区域(即，至少一个存储器单元行)的访问次数，并且当在参考(或预定)间隔期间计数的访问次数达到参考值时生成第一检测信号DET1。
被干扰对象地址生成器577可以响应于第一检测信号DET1来生成至少一个被干扰对象地址VCT_ADDR1和VCT_ADDR2。至少一个被干扰对象地址VCT_ADDR1和VCT_ADDR2可以是指定与第一存储器区域邻近定位的第二存储器区域和第三存储器区域的行地址。被干扰对象地址生成器577可以将至少一个被干扰对象地址VCT_ADDR1和VCT_ADDR2提供给刷洗控制电路500a中的地址存储表。
图12是示出图11的被干扰对象地址检测器中的干扰检测器的框图。
参考图12，干扰检测器570可以包括访问计数器571、阈值寄存器573和比较器575。
访问计数器571可以基于行地址ROW_ADDR来计数对指定地址(或指定存储器区域)的访问次数。例如，访问计数器571可以计数对指定字线的访问次数。可以对特定字线或包括至少两条字线的字线组来计数访问次数。而且，可以通过特定的块单元、存储体单元或芯片单元来执行访问次数的计数。
阈值寄存器573可以存储最大干扰发生计数，该最大干扰发生计数保证特定字线或存储器单元中的数据的可靠性。例如，可以将关于一条字线的阈值(或参考值)存储在阈值寄存器573中。替选地，可以将关于一个字线组、一个块、一个存储体单元或一个芯片单元的阈值存储在阈值寄存器573中。
比较器575可以将存储在阈值寄存器573中的参考值与由访问计数器571计数的对特定存储器区域的访问次数进行比较。如果存在计数的访问次数达到参考值的存储器区域，则比较器575生成第一检测信号DET1。比较器575将第一检测信号DET1提供给被干扰对象地址生成器577。
图13是示出根据示例实施例的图9的半导体存储器设备中的刷洗控制电路的示例的框图。
参考图13，刷洗控制电路500a可以包括计数器505、刷洗地址生成器510a和弱码字地址生成器520a。
计数器505、刷洗地址生成器510a的操作与图4中的计数器和刷洗地址生成器510a的操作基本相似。刷洗地址生成器510a还接收刷洗模式信号SMS，并在第一刷洗模式下生成正常刷洗地址SCADDR。
弱码字地址生成器520a响应于内部刷洗信号ISRB和刷洗模式信号SMS，在第二刷洗模式下生成与同存储体阵列中的弱码字相关联的弱刷洗操作相关联的弱码字地址WCADDR。弱码字地址WCADDR包括弱码字行地址WCRA和弱码字列地址WCCA。当刷洗模式信号SMS具有第一逻辑电平时，刷洗模式信号SMS指示第一刷洗模式，而当刷洗模式信号SMS具有第二逻辑电平时，刷洗模式信号SMS指示第二刷洗模式。刷洗模式信号SMS可以被包括在第三控制信号CTL3中。弱码字地址生成器520a将弱码字行地址WCRA提供给对应的行解码器，并将弱码字列地址SCA提供给对应的列解码器。
弱码字地址生成器520a可以在其中包括地址存储表，并且地址存储表可以存储与被干扰对象地址VCT_ADDR相关联的码字的地址。由于对弱码字执行刷洗操作，因此基于弱码字地址WCADDR执行的刷洗操作可以称为目标刷洗操作。
图14是示出根据示例实施例的图13的刷洗控制电路中的刷洗地址生成器的框图。
参考图14，刷洗地址生成器510a可以包括页段计数器511a和行计数器513a。
响应于内部刷洗信号ISRB和刷洗模式信号SMS，页段计数器511a当在第一刷洗模式下激活内部刷洗信号ISRB时将刷洗列地址SCA增加一，并且激活最大地址检测信号MADT并每当刷洗列地址SCA达到其最大值时被重置。页段计数器511a将最大地址检测信号MADT提供给行计数器513a。
响应于内部刷洗信号ISRB和刷洗模式信号SMS，行计数器513a当初始接收到内部刷洗信号ISRB时开始计数操作，并且每当接收到激活的最大地址检测信号MADT时，将刷洗行地址SRA增加一。
图15示出根据示例实施例的在图13的刷洗控制电路中的弱码字地址生成器。
参考图15，弱码字地址生成器520a可以包括表指针(table pointer)521、地址存储表530和感测单元540。
地址存储表530存储包括在存储器单元阵列300中的弱码字的地址信息WCRA1～WCRAs和WCCA1～WCCAt(t是大于s的正整数)。
弱码字可以是存储器单元阵列的存储体阵列中的页当中的包括大于参考值的错误位的数量的弱页的全部或部分。另外，弱码字可以是与密集访问的存储器区域邻近的相邻页的码字。
表指针521可以在第二刷洗模式下在第一间隔期间响应于内部刷洗信号ISRB和刷洗模式信号SMS来生成提供用于地址存储表530的位置信息的指针信号TPS，并且将指针信号TPS提供给地址存储表530。地址存储表530可以包括非易失性存储装置。从图11中的被干扰对象地址生成器577提供的至少一个被干扰对象地址VCT_ADDR1和VCT_ADDR2可以被存储在地址存储表530中。
指针信号TPS在第一间隔期间逐渐增加预定次数，并且每当施加指针信号TPS时，地址存储表530可以响应于指针信号TPS通过感测单元540将存储在某一位置(由指针信号TPS指示)处的弱码字地址作为弱码字行地址WCRA和弱码字列地址WCCA输出。感测单元540将弱码字行地址WCRA提供给对应的行解码器，并将弱码字列地址WCCA提供给对应的列解码器。
控制逻辑电路210a可以基于通过刷洗操作检测到的每个存储器单元行的错误位的数量，将不同的刷新时段应用于一些存储器单元行。
图16示出在写入操作中图2的半导体存储器设备的一部分。
在图16中，示出了控制逻辑电路210、第一存储体阵列310、I/O门控电路290和ECC电路400。
参考图16，第一存储体阵列310包括正常单元阵列NCA和冗余单元阵列RCA。正常单元阵列NCA包括多个第一存储块MB0～MB15，即311～313，并且冗余单元阵列RCA包括至少第二存储块314。第一存储块311～313是确定半导体存储器设备200的存储器容量的存储块。第二存储块314用于ECC和/或冗余修复。因为用于ECC和/或冗余修复的第二存储块314被用于ECC、数据线修复和块修复以修复在第一存储块311～313中生成的“失败”单元，所以第二存储块314也被称为EDB块。在第一存储块311至313中的每一个中，多个第一存储器单元以行和列布置。在第二存储块314中，多个第二存储器单元以行和列布置。连接到字线WL和位线BTL的交叉点的第一存储器单元可以是动态存储器单元。连接到字线WL和位线RBTL的交叉点的第二存储器单元可以是动态存储器单元。
I/O门控电路290包括分别连接到第一存储块311～313和第二存储块314的多个开关电路291a～291d。在半导体存储器设备200中，可以同时访问与突发长度(BL)的数据相对应的位线以支持BL，该BL指示可访问的最大列位置数量。例如，BL可以设置为8。
ECC电路400可以通过第一数据线GIO和第二数据线EDBIO连接到开关电路291a～291d。控制逻辑电路210可以接收命令CMD和地址ADDR，并且可以对命令CMD进行解码以生成用于控制开关电路291a～291d的第一控制信号CTL1和用于控制ECC电路400的第二控制信号CTL2。
当命令CMD是写入命令时，控制逻辑电路210将第二控制信号CTL2提供给ECC电路400，并且ECC电路400对主数据MD执行ECC编码，以生成与主数据MD相关联的奇偶校验位，并向I/O门控电路290提供包括主数据MD和奇偶校验位的码字CW。控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得码字CW将被存储在第一存储体阵列310中的目标页的子页中。
图17示出在刷新操作或读取操作中图2的半导体存储器设备的一部分。
参考图17，当命令CMD是用于指定刷新操作的刷新命令(第一命令)时，控制逻辑电路210将第一控制信号CTL1提供给I/O门控电路290，使得存储在第一存储体阵列310中的目标页的每个子页中的第一(读取)码字RCW被提供给ECC电路400。
在刷新操作中，ECC电路400响应于检测到错误位，对码字RCW执行ECC解码，并将错误生成信号EGS提供给控制逻辑电路210。控制逻辑电路210可以对一页的错误生成信号EGS进行计数，并且可以将一页的错误信息EINF记录在错误信息寄存器580中。错误信息EINF可以包括：包括错误位的码字的地址、包括错误位的码字的数量、以及该一页的地址。另外，控制逻辑电路210可以在错误信息寄存器580中记录每个码字RCW中的错误位的数量。
当完成对一页中的码字的错误检测时，控制逻辑电路210可以基于错误信息EINF来选择性地确定是否回写其中检测到错误位的码字。例如，控制逻辑电路210可以基于错误信息EINF来控制ECC电路400和I/O门控电路290，使得ECC电路400响应于码字RCW包括要由ECC电路400校正的错误位来校正码字RCW中的错误位并将校正后的码字回写到存储器位置。控制逻辑电路210可以控制ECC电路400，使得在对M个码字的错误的检测完成之后执行将校正后的码字回写到存储器位置。
例如，控制逻辑电路210可以基于错误信息EINF来控制ECC电路400，使得ECC电路400响应于M个码字中的可校正码字的数量小于K来分别将可校正码字回写到对应的存储器位置。K是大于2的自然数，并且每个可校正码字包括要由ECC电路400校正的错误位。
例如，控制逻辑电路210可以基于错误信息EINF来控制ECC电路400和I/O门控电路290，使得ECC电路400响应于码字RCW包括没有要由ECC电路400校正的错误位来跳过将校正后的码字回写到存储器位置。此外，控制逻辑电路210可以基于错误信息EINF来控制ECC电路400，使得ECC电路400响应于M个码字中的可校正码字的数量等于或大于K来跳过将可校正码字回写到对应的存储器位置。
当命令CMD对应于读取命令时，ECC电路400可以将校正后的主数据C_MD提供给数据I/O缓冲器295。在这种情况下，ECC电路400可以执行选择性刷洗操作以将包括可校正错误位的码字回写到对应的存储器位置。
因此，ECC电路400在响应于刷新命令或读取命令而执行的刷洗操作中对选择的存储器单元行中的码字执行错误检测(操作)，并响应于错误信息来将均包括可校正错误位的码字回写到对应的存储器位置。因此，ECC电路400可以减少用于执行刷洗操作的时间间隔并且可以减少刷洗时段。
图18示出根据示例实施例的图2的半导体存储器设备中的错误信息寄存器。
参考图18，错误信息寄存器580包括第一寄存器581和第二寄存器586。
第一寄存器581的索引(例如，条目)Idx11,Idx12,…,Idx1u(u是大于2的自然数)中的每一个可以包括关于存储器单元阵列300的第一组页的页错误信息。每个条目可以对应于页之一。第一寄存器581包括多个列582、583、584和585。
列582存储第一组页中的每个页的地址信息ADDINF。在示例实施例中，地址信息ADDINF包括存储体组地址(“BGA”)、存储体地址(“BA”)和行地址(“RA”)中的至少一个。
列583存储第一组页中的每个页的错误发生次数ECNT。例如，图18的第一寄存器580示出具有地址A的页的错误发生次数ECNT为2并且具有地址B的页的错误发生次数ECNT为4。
列584存储第一组页中的每一页的包括位错误的子页数量FCWCNT。列585存储第一组页中的每一页的行出错标志(row fault flag)RWF。行出错标志RWF可以指示第一组页中的每一页是否包括具有错误位的K个或更多个码字。如果该页包括具有错误位的K个或更多个码字，则行出错标志RWF具有第二逻辑电平(例如，1)。
第二寄存器586的索引(例如，条目)Idx21,Idx22,…,Idx2v(v是大于2的自然数)中的每一个可以包括关于包括错误位的码字的错误信息。第二寄存器586包括多个列587、588和589。
列587存储一些页中的每一页的地址信息ADDINF。列588存储包括错误位的每个出错码字的码字地址信息FCWADD。列589存储每个出错码字的标志FG，并且标志FG指示每个出错码字是否包括要由ECC电路400校正的错误位。如果出错码字包括没有由ECC电路400可校正的错误位，则标志FL具有第二逻辑电平(例如，1)。
图19是示出根据示例实施例的图2的半导体存储器设备中的ECC电路的示例的框图。
参考图19，ECC电路400包括ECC编码器410、ECC解码器430和(ECC)存储器415。存储器415可以存储ECC417。ECC417可以是单个错误校正(SEC)码或单个错误校正/双重错误检测(SECDED)码。
ECC编码器410可以使用ECC 417生成与要存储在第一存储体阵列310的正常单元阵列NCA中的写入数据WMD相关联的奇偶校验数据PRT。奇偶校验数据PRT可以存储在第一存储体阵列310的冗余单元阵列RCA中。
ECC解码器430可以基于使用ECC 417从第一存储体阵列310读取的读取数据RMD和奇偶校验数据PRT，对读取数据RMD执行ECC解码。当读取数据RMD包括作为ECC解码的结果的至少一个错误位时，ECC解码器430将错误生成信号EGS提供给控制逻辑电路210，在刷洗操作中选择性地校正读取数据RMD中的错误位，并在读取操作中输出校正后的主数据C_MD。
图20示出根据示例实施例的图19的ECC电路中的ECC编码器的示例。
参考图20，ECC编码器410可以包括奇偶校验生成器420。奇偶校验生成器420接收写入数据WMD和基本位BB，并且通过执行例如XOR阵列操作来生成奇偶校验数据PRT。
图21示出根据示例实施例的图19的ECC电路中的ECC解码器的示例。
参考图21，ECC解码器430可以包括校正子生成电路440、错误定位器460、数据校正器470、数据锁存器480和解复用器485。校正子生成电路440可以包括校验位生成器441和校正子(syndrome)生成器443。
校验位生成器441通过执行XOR阵列操作来基于读取数据RMD生成校验位CHB，并且校正子生成器443通过比较奇偶校验数据PRT的对应位和校验位CHB来生成校正子SDR。
错误定位器460生成指示读取数据RMD中的错误位的位置的错误位置信号EPS，以在校正子SDR的所有位都不为“零”时将错误位置信号EPS提供给数据校正器470。另外，当读取数据RMD包括错误位时，错误定位器460将错误生成信号EGS提供给控制逻辑电路210。
在刷洗操作中，数据锁存器480接收包括多个读取数据RMD的页数据PDT，响应于操作模式信号OMS和数据控制信号DCS，在刷洗操作中向数据校正器470提供包括可校正错误位的读取数据RMD，或者在读取操作中向数据校正器470提供读取数据RMD，而与错误位无关。操作模式信号OMS可以指定刷洗操作和读取操作之一。操作模式信号OMS和控制信号DCS可以被包括在图2中的第二控制信号CTL2中。
数据校正器470接收读取数据RMD，当读取数据RMD包括错误位时基于错误位置信号EPS校正读取数据RMD中的错误位，并输出校正后的主数据C_MD。解复用器485响应于操作模式信号OMS，以刷洗模式将校正后的主数据C_MD提供给I/O门控电路290，并且在读取操作中将校正后的主数据C_MD提供给数据I/O缓冲器295。
图22示出根据示例实施例的图21的ECC解码器的操作。
参考图21和图22，在响应于刷新命令的刷洗操作中，码字CW包括错误位EB1。码字CW从第一页被读取，并且如附图标记591所指示的，被提供给ECC电路400。ECC电路400对码字CW执行ECC解码，以校正至少一个错误位EB1，如附图标记592所指示的，并且将校正后的主数据C_MD回写到第一页的子页中，如附图标记593所指示的。
图23示出在图2的半导体存储器设备中执行的正常刷新操作和刷洗操作。
在图23中，tRFC表示刷新周期(cycle)并指示刷新一行的时间，tREFI表示刷新间隔，并指示两个连续刷新命令之间的间隔。
参考图23，注意，每当响应于刷新命令对存储器单元行执行N次正常刷新操作REF时，刷洗控制电路500指定ECC电路对存储器单元行执行S次刷洗操作SCRB。S是小于N的自然数。对一个存储器单元行的刷洗操作SCRB包括M个刷洗错误检测操作SCD1～SCDM和至少一个回写操作SCWR。半导体存储器设备200中的ECC电路400从存储器单元行中的M个子页中的每一个顺序地读取与码字相对应的数据，对M个码字执行错误检测，并且将均包括可校正错误位的码字回写到对应的存储器位置。因此，ECC电路400可以减少刷洗时段。
图24示出在图2的半导体存储器设备中执行的刷新操作和刷洗操作。
参考图24，注意，每当响应于刷新命令对存储器单元行执行N次正常刷新操作NREF时，刷洗控制电路500指定ECC电路400对存储器单元行执行S次刷洗操作SCRB，并且对与被干扰对象地址VCT_ADDR相对应的相邻存储器区域的刷新操作FREF执行L次。这里L是小于N的自然数，S是小于L的自然数。
图25示出图23或图24中的刷洗操作的定时。
参考图25，在刷新周期tRFC期间，当对一个存储器单元行执行刷新操作时，内部刷洗信号ISRB以逻辑高电平被激活。在施加刷新命令并且经过裕量(margin)MG之后，激活耦合到由刷洗行地址指定的存储器单元行的字线WL。在字线WL被激活并且经过RAS至CAS延迟时间tRCD之后，对由刷洗行地址指定的存储器单元行中的M个码字顺序地执行刷洗错误检测操作SCD1～SCDM。在时间间隔tCCD_scrb_RD期间执行对一个码字的刷洗错误检测操作。在其中检测到至少一个错误位的码字当中的、均包括要由ECC电路400校正的错误位的一些码字被校正，并且在写入时间tWR期间，将校正后的码字回写到对应的存储器位置，并且在将校正后的码字回写SCWR之后，去激活字线WL。在字线被去激活并且经过行预充电时间tRP之后，内部刷洗信号ISRB被去激活。刷洗操作SCRB_OP包括刷洗错误检测操作、错误校正和回写某些码字。
因此，在对另一存储器单元行执行刷新操作时，ECC电路400对存储器单元行中的M个码字顺序地执行错误检测操作，并基于错误信息EINF回写一些码字。
图26是示出根据示例实施例的半导体存储器设备的框图。
参考图26，半导体存储器设备600可以包括缓冲裸片(die)610和组裸片620，其在堆叠的芯片结构中提供软错误分析和校正功能。
组裸片620可以包括多个存储器裸片620-1至620-p，其堆叠在缓冲裸片610上并且通过多个硅通孔(through silicon via，TSV)线来传送数据。
存储器裸片620-1至620-p中的至少一个可以包括：包括存储器单元阵列的单元核622、基于要发送到缓冲裸片611的传输数据生成传输奇偶校验位(即，传输奇偶校验数据)的ECC电路625、刷新控制电路624和刷洗控制电路623。ECC电路622可以称为“单元核ECC电路”。ECC电路622可以采用图19的ECC电路400。刷新控制电路624可以采用图4的刷新控制电路385。刷洗控制电路623可以采用图7的刷洗控制电路500或刷洗控制电路500a。ECC电路622和刷洗控制电路623可以对码字执行刷洗操作以校正错误位，并且可以通过基于错误信息选择性地确定是否回写存储器单元行中的每个码字来减少刷洗时段。
缓冲裸片610可以包括过孔ECC电路612，当从通过TSV线接收的传输数据检测到传输错误时，该ECC电路612使用传输奇偶校验位来校正传输错误，并生成错误校正后的数据。
半导体存储器设备600可以是通过TSV线传送数据和控制信号的堆叠芯片型存储器设备或堆叠存储器设备。TSV线也可以称为“穿通电极”。
在一个存储器裸片620-p处形成的数据TSV线组632可以包括TSV线Ll至Lp，并且奇偶TSV线组634可以包括TSV线L10至Lq。
数据TSV线组632的TSV线L1至Lp和奇偶TSV线组634的奇偶TSV线L10至Lq可以连接到微凸块MCB，其相应地形成在存储器裸片620-1至620p之中。
存储器裸片620-1至620-p中的至少一个可以包括DRAM单元，每个DRAM单元包括至少一个访问晶体管和一个存储电容器。
半导体存储器设备600可以具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机通信。缓冲裸片610可以通过数据总线B10与存储器控制器连接。
过孔ECC电路612可以基于通过奇偶TSV线组634接收到的传输奇偶校验位，确定在通过数据TSV线组632接收到的传输数据处是否发生传输错误。当检测到传输错误时，过孔ECC电路612可以使用传输奇偶校验位来校正传输数据上的传输错误。当传输错误不可校正时，过孔ECC电路612可以输出指示不可校正的数据错误的发生的信息。
图27是示出根据示例实施例的半导体存储器设备的方法的流程图。
参考图2至图27，在操作包括存储器单元阵列300(其中该存储器单元阵列300包括多个存储器单元行，并且多个存储器单元行中的每一个包括多个易失性存储器单元)的半导体存储器设备的方法中，响应于从外部存储器控制器100接收的第一命令顺序地生成第一地址(S110)。第一命令可以是刷新命令，并且第一地址可以是由刷新控制电路385生成的刷新行地址REF_ADDR。
基于第一地址顺序地刷新存储器单元行(S120)。每当对存储器单元行执行N次刷新操作时，基于在半导体存储器设备200中生成的第二内部地址从存储器单元行选择存储器单元行(S130)。ECC电路400对选择的存储器单元行中的码字执行M ECC解码操作，以便以码字为单位检测错误位(S140)，并响应于检测到错误位而将错误信息记录在错误信息寄存器580中。第二内部地址可以是由刷洗控制电路生成的刷洗地址。
控制逻辑电路210基于存储在错误信息中的错误信息来控制ECC电路400，使得ECC电路400将包括可校正错误位的码字回写到对应的存储器位置(S150)。
图28是示出根据示例实施例的包括堆叠的存储器设备的半导体封装的图。
参考图28，半导体封装900可以包括一个或多个堆叠的存储器设备910和图形处理单元(GPU)920。GPU920可以包括存储器控制器925。
堆叠的存储器设备910和GPU 920可以被安装在中介层(interposer)930上，并且其上安装有堆叠的存储器设备910和GPU 920的中介层可以被安装在封装基板940上。存储器控制器925可以采用图1中的存储器控制器100。
每个堆叠的存储器设备910可以以各种形式实现，并且可以是其中堆叠有多个层的高带宽存储器(HBM)形式的存储器设备。因此，每个堆叠的存储器设备910可以包括缓冲裸片和多个存储器裸片。每个存储器裸片可以包括存储器单元阵列、ECC电路和刷洗控制电路。
多个堆叠的存储器设备910可以安装在中介层930上，并且GPU 920可以与多个堆叠的存储器设备910通信。例如，堆叠的存储器设备910和GPU920中的每一个可以包括物理区域，并且可以通过物理区域在堆叠的存储器设备910和GPU 920之间执行通信。
如上所述，根据示例实施例，半导体存储器设备包括ECC电路和刷洗控制电路。ECC电路对由从刷洗控制电路提供的刷洗地址指定的存储器单元行中的码字顺序地执行错误检测操作，控制逻辑电路将与错误检测相关联的错误信息记录在错误信息寄存器中，并且ECC电路基于错误信息选择性地将包括可校正错误的码字回写到对应的存储器位置。因此，半导体存储器设备可以在防止错误位被积累的同时减少刷洗时段，并且可以增强可信性和性能。
根据示例实施例，如图1、图2、图4-图17、图19-图21和图26所示由块表示的组件、元件、模块、电路、控制器、设备、生成器、计数器、振荡器、寄存器、比较器或单元中的至少一个可以体现为运行上述相应功能的各种数量的硬件、软件和/或固件结构。例如，这些组件、元件、模块、电路、控制器、设备、生成器、计数器、振荡器、寄存器、比较器或单元中的至少一个可以使用直接电路结构，例如存储器、处理器、逻辑电路、查询表等，其可以通过一个或多个微处理器或其他控制装置的控制来运行相应功能。而且，这些组件、元件、模块、电路、控制器、设备、生成器、计数器、振荡器、寄存器、比较器或单元中的至少一个可以具体地由包含用于执行指定的逻辑功能的一个或多个可运行指令的模块、程序或代码的一部分来体现，并由一个或多个微处理器或其他控制装置运行。而且，这些组件、元件、模块、电路、控制器、设备、生成器、计数器、振荡器、寄存器、比较器或单元中的至少一个可以进一步包括执行相应功能的处理器(诸如中央处理单元(CPU))、微处理器等，或可以由其实现。这些组件、元件、模块、电路、控制器、设备、生成器、计数器、振荡器、寄存器、比较器或单元中的两个或更多个可以组合为执行组合的两个或更多个组件、元件、模块、电路、控制器、设备、生成器、计数器、振荡器、寄存器、比较器或单元的所有操作或功能的一个单个组件、元件、模块、电路、控制器、设备、生成器、计数器、振荡器、寄存器、比较器或单元。此外，这些组件、元件、模块、电路、控制器、设备、生成器、计数器、振荡器、寄存器、比较器或单元中的至少一个的至少一部分功能可以由这些组件、元件、模块、电路、控制器、设备、生成器、计数器、振荡器、寄存器、比较器或单元中的另一个执行。此外，尽管在以上框图中未示出总线，但是可以通过总线执行组件、元件、模块、电路、控制器、设备、生成器、计数器、振荡器、寄存器、比较器或单元之间的通信。可以以在一个或多个处理器上运行的算法来实现以上示例性实施例的功能方面。此外，由块或处理步骤表示的组件、元件、模块、电路、控制器、设备、生成器、计数器、振荡器、寄存器、比较器或单元可以采用用于电子配置、信号处理和/或控制、数据处理等的任何数量的相关技术。
本公开的各方面可以应用于使用采用ECC电路的半导体存储器设备的系统。例如，本公开的各方面可以应用于使用半导体存储器设备作为工作存储器的系统，例如智能电话、导航系统、笔记本计算机、台式计算机和游戏机。
尽管上面已经示出和描述了示例实施例，但是对于本领域技术人员而言将清楚，可以在实质上不脱离由所附权利要求限定的本公开的原理的情况下，对所描述的示例实施例进行许多变型和修改。

Claims (20)

1.一种半导体存储器设备，包括：
存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括易失性存储器单元；
错误校正码(ECC)电路；
错误信息寄存器；
刷洗控制电路，被配置为计数刷新行地址，并且每当刷洗控制电路计数N个刷新行地址时输出刷洗地址，以控制要对所述多个存储器单元行中的第一存储器单元行中的至少一个子页执行的刷洗操作，N是大于2的整数；以及
控制逻辑电路，被配置为：
控制所述ECC电路以从第一存储器单元行中的M个子页顺序地读取与第一码字相对应的数据，对所述第一码字执行错误检测，并基于所述错误检测提供错误信息，所述错误信息指示第一码字中的错误发生计数，M是大于1的整数；以及
将所述错误信息记录在所述错误信息寄存器中，并基于所述错误信息选择性地确定是否将校正后的第一码字回写到存储有与第一码字相对应的数据的存储器位置。
2.根据权利要求1所述的半导体存储器设备，还包括：刷新控制电路，被配置为响应于从外部设备接收的第一命令来生成刷新行地址；
其中，所述第一命令是刷新命令，以及
其中，所述刷洗控制电路被配置为在对所述多个存储器单元行之一执行刷新操作时，顺序地生成指定包括在所述第一存储器单元行中的M个码字的刷洗地址。
3.根据权利要求1所述的半导体存储器设备，其中，所述控制逻辑电路还被配置为：响应于指示所述第一码字包括要由ECC电路校正的错误位的错误信息，控制所述ECC电路以将所述校正后的第一码字回写到所述存储器位置。
4.根据权利要求3所述的半导体存储器设备，其中，所述控制逻辑电路还被配置为：在完成对所述第一存储器单元行中的M个子页的错误检测之后，控制所述ECC电路以将所述校正后的第一码字回写到所述存储器位置。
5.根据权利要求1所述的半导体存储器设备，其中，所述控制逻辑电路还被配置为：响应于指示所述第一码字包括没有由ECC电路校正的错误位的错误信息，控制所述ECC电路跳过将所述校正后的第一码字回写到所述存储器位置。
6.根据权利要求1所述的半导体存储器设备，其中，所述控制逻辑电路还被配置为：响应于指示第一存储器单元行中的M个子页的可校正码字的数量小于K的错误信息，控制所述ECC电路以分别将可校正码字回写到对应的存储器位置，K为大于2的自然数，可校正码字中的每一个包括要由ECC电路校正的错误位。
7.根据权利要求1所述的半导体存储器设备，其中，所述控制逻辑电路还被配置为：响应于指示第一存储器单元行中的M个子页的可校正码字的数量等于或大于K的错误信息，控制所述ECC电路以跳过将可校正码字回写到对应的存储器位置，K为大于2的自然数，可校正码字中的每一个包括要由ECC电路校正的错误位。
8.根据权利要求1所述的半导体存储器设备，其中，所述刷洗控制电路包括：
计数器，被配置为计数刷新行地址，并且每当所述计数器计数N个刷新行地址时激活内部刷洗信号；以及
刷洗地址生成器，被配置为基于所述内部刷洗信号来生成与第一存储器单元行的正常刷洗操作相关联的正常刷洗地址。
9.根据权利要求8所述的半导体存储器设备，其中，所述正常刷洗地址包括指定一个存储器单元行的刷洗行地址和指定所述一个存储器单元行中包括的码字之一的刷洗列地址，以及
其中，所述刷洗地址生成器包括：
页段计数器，被配置为基于所述内部刷洗信号被激活，将刷洗列地址增加一；以及
行计数器，被配置为基于所述刷洗列地址达到最大值，将所述刷洗列地址增加一。
10.根据权利要求1所述的半导体存储器设备，其中，所述刷洗控制电路包括：
计数器，被配置为计数对所述多个存储器单元行执行刷新操作的次数，并且每当所述计数器计数N个刷新行地址时激活内部刷洗信号；以及
刷洗地址生成器，被配置为基于内部刷洗信号和刷洗模式信号来在第一刷洗模式下生成与第一存储器单元行的正常刷洗操作相关联的正常刷洗地址；以及
弱码字地址生成器，被配置为基于内部刷洗信号和刷洗模式信号来在第二刷洗模式下生成指示第一存储器单元行中的弱码字的弱码字地址。
11.根据权利要求10所述的半导体存储器设备，其中，所述弱码字地址生成器包括：
地址存储表，被配置为存储所述弱码字的地址信息；以及
表指针，被配置为基于内部刷洗信号生成指示所述地址存储表的位置信息的指针信号。
12.根据权利要求1所述的半导体存储器设备，其中，所述控制逻辑电路被配置为：
基于来自外部设备的第二命令，控制所述ECC电路以从由访问地址指定的所述多个存储器单元行中的第二存储器单元行中的至少一个子页读取与第二码字相对应的数据，以及基于在第二码字中检测到至少一个错误位，向所述控制逻辑电路提供错误生成信号；
将第二码字的地址信息记录在错误信息寄存器中；以及
基于包括可校正错误位的第二码字，控制所述ECC电路以将校正后的第二码字回写到存储有数据的存储器位置；以及
其中，所述第二命令对应于读取命令。
13.根据权利要求1所述的半导体存储器设备，其中，所述ECC电路包括ECC解码器，所述ECC解码器被配置为对包括在所述第一存储器单元行中的M个码字执行错误检测操作。
14.根据权利要求13所述的半导体存储器设备，其中，所述ECC解码器包括：
数据锁存器，被配置为存储M个码字；
校正子生成电路，被配置为基于所述M个码字中的每一个的主数据和奇偶校验数据来生成校正子；
错误定位器，被配置为基于所述校正子来生成错误位置信号，该错误位置信号指示主数据中的至少一个错误位的位置；以及
数据校正器，被配置为接收基于所述错误信息从存储在所述数据锁存器中的M个码字选择的K-1个码字，并校正所述K-1个码字中的每一个的错误位，K为大于2的自然数。
15.根据权利要求1所述的半导体存储器设备，还包括：
被干扰对象地址检测器，被配置为计数对存储器单元阵列中的第一存储器区域的访问次数，并基于所述访问次数在参考间隔期间达到阈值，生成指定与第一存储器区域邻近的至少一个邻近存储器区域的至少一个被干扰对象地址，
其中，被干扰对象地址检测器还被配置为将至少一个被干扰对象地址提供给刷洗控制电路，以及
其中，所述刷洗控制电路被配置为将所述至少一个被干扰对象地址作为弱码字地址存储在地址存储表中。
16.根据权利要求1所述的半导体存储器设备，其中，所述刷洗操作包括：对包括在所述第一存储器单元行中的M个码字执行连续的错误检测操作，以及对基于错误检测操作的结果从所述M个码字选择的K-1个码字执行回写操作。
17.根据权利要求1所述的半导体存储器设备，还包括：
至少一个缓冲裸片；以及
多个存储器裸片，被提供在所述至少一个缓冲裸片上，并被配置为通过穿过其形成的多条硅通孔(TSV)线传输数据，
其中，所述多个存储器裸片中的至少一个包括存储器单元阵列、ECC电路、刷洗控制电路和被配置为生成刷新行地址的刷新控制电路。
18.根据权利要求17所述的半导体存储器设备，其中，所述ECC电路被配置为基于要发送到所述至少一个缓冲裸片的传输数据来生成传输奇偶校验位，以及
其中，所述至少一个缓冲器裸片包括过孔ECC电路，该过孔ECC电路被配置为基于从通过多条TSV线接收的传输数据检测到传输错误来使用传输奇偶校验位来校正传输错误。
19.一种操作包括存储器单元阵列的半导体存储器设备的方法，该存储器单元阵列包括多个存储器单元行，每个存储器单元行包括多个易失性存储器单元，所述方法包括：
基于从外部设备接收的第一命令顺序地生成第一地址；
基于所述第一地址，对所述多个存储器单元行顺序地执行刷新操作；
每当执行N次刷新操作时，从所述多个存储器单元行选择与第二地址相对应的第一存储器单元行，N是大于2的整数，所述第二地址在半导体存储器设备中生成；
在所述半导体存储器设备的错误校正码(ECC)电路中，对所述第一存储器单元行中的码字执行M次ECC解码以检测错误位，M为大于1的整数；
在所述ECC电路中，基于包括可校正错误位的码字，生成校正后的码字；以及
将校正后的码字回写到与包括可校正错误位的码字相对应的存储器位置。
20.一种半导体存储器设备，包括：
存储器单元阵列，包括多个存储器单元行，每个存储器单元行包括易失性存储器单元；
错误校正码(ECC)电路；
错误信息寄存器；
刷新控制电路，被配置为基于从外部设备接收的第一命令来生成指示存储器单元行的刷新行地址；
刷洗控制电路，被配置为计数刷新行地址，并且每当刷洗控制电路计数N个刷新行地址时输出刷洗地址，以控制要对所述多个存储器单元行中的第一存储器单元行中的至少一个子页执行的刷洗操作，N是大于2的整数；以及
控制逻辑电路，被配置为：
控制所述ECC电路以从第一存储器单元行中的M个子页顺序地读取与第一码字相对应的数据，对所述第一码字执行错误检测，并基于所述错误检测提供错误信息，所述错误信息指示第一码字中的错误发生计数，M是大于1的整数；以及
将所述错误信息记录在所述错误信息寄存器中，并基于所述错误信息选择性地确定是否将校正后的第一码字回写到存储有与第一码字相对应的数据的存储器位置。
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