JPS62161399U - - Google Patents

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JPS62161399U
JPS62161399U JP4724386U JP4724386U JPS62161399U JP S62161399 U JPS62161399 U JP S62161399U JP 4724386 U JP4724386 U JP 4724386U JP 4724386 U JP4724386 U JP 4724386U JP S62161399 U JPS62161399 U JP S62161399U
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JP
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data
circuit
data latch
clock signal
sampling clock
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Description

【図面の簡単な説明】
第1図は本考案に係わるメモリ回路の一実施例
を示す構成ブロツク図、第2図は第1図回路の動
作タイムチヤート、第3図はメモリ回路の従来例
を示す構成ブロツク図、第4図は第3図回路の動
作タイムチヤートである。 2……クロツク発生回路、7……メモリ回路、
40……第1のデータ・ラツチ回路、41〜44
……第2のデータ・ラツチ回路、45〜47……
第3のデータ・ラツチ回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. サンプリング・クロツク信号を入力して1/N
    に分周したN相のクロツク信号を出力するクロツ
    ク発生回路と、前記サンプリング・クロツク信号
    で入力データをラツチする第1のデータ・ラツチ
    回路と、この第1のデータ・ラツチ回路の出力デ
    ータを前記N相のクロツク信号にそれぞれ対応し
    てラツチするN個の第2のデータ・ラツチ回路と
    、前記N相のクロツク信号の任意の1相で他のN
    ―1相に対応するN―1個の前記第2のデータ・
    ラツチ回路の出力をそれぞれラツチするN―1個
    の第3のデータ・ラツチ回路と、このN―1個の
    第3のデータ・ラツチ回路と前記任意の1相のク
    ロツク信号に対応する第2のデータ・ラツチ回路
    の出力を同時に書込むN分割されたメモリ回路と
    を備えたことを特徴とするメモリ回路。
JP4724386U 1986-03-31 1986-03-31 Pending JPS62161399U (ja)

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JP4724386U JPS62161399U (ja) 1986-03-31 1986-03-31

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JPS62161399U true JPS62161399U (ja) 1987-10-14

Family

ID=30867664

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JP4724386U Pending JPS62161399U (ja) 1986-03-31 1986-03-31

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0224752A (ja) * 1988-06-15 1990-01-26 Internatl Business Mach Corp <Ibm> スマート・メモリ・カード

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51140520A (en) * 1975-05-30 1976-12-03 Advantest Corp High speed write device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51140520A (en) * 1975-05-30 1976-12-03 Advantest Corp High speed write device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0224752A (ja) * 1988-06-15 1990-01-26 Internatl Business Mach Corp <Ibm> スマート・メモリ・カード

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