JPS59158186U - デジタル画像処理回路 - Google Patents
デジタル画像処理回路Info
- Publication number
- JPS59158186U JPS59158186U JP5373483U JP5373483U JPS59158186U JP S59158186 U JPS59158186 U JP S59158186U JP 5373483 U JP5373483 U JP 5373483U JP 5373483 U JP5373483 U JP 5373483U JP S59158186 U JPS59158186 U JP S59158186U
- Authority
- JP
- Japan
- Prior art keywords
- latches
- digital image
- outputs
- processing
- image processing
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第１図、第２図、第４図はこの考案を説明するための図
、第３図はこの考案の一例の系統図であ ′る。 ２１〜３３は処理回路、６１はクロックジェネレータで
ある。
、第３図はこの考案の一例の系統図であ ′る。 ２１〜３３は処理回路、６１はクロックジェネレータで
ある。
Claims (1)
- デジタル入力のデータ信号をラッチするＮ個（Ｎは２以
上の整数）の第１のラッチと、Ｎ個の第１のラッチ出力
に対してそれぞれ所定の信号処理を行う互いに等しいＮ
個の処理回路と、これら Ｎ個の処理回路の処理出力を
それぞれラッチするＮ個の第２のラッチと、このＮ個の
第２ラツチの出力を順次取り出して１つの出力とするセ
レクタと、上記入力のデータ信号のクロックに対して１
７Ｈの周波数で、かつ、位相が順次具なるＮ個の、
クロックを形成するクロニンクジエネレータとヲ有し、
上記Ｎ個のクロックを上記Ｎ個の第１及び第２のラッチ
に供給して上記データ信号を上記Ｎ個の処理回路に順次
分配して供給し、上記セレクタから上記データ信号の処
理出力を得るようにしたデジタル画像処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5373483U JPS59158186U (ja) | 1983-04-11 | 1983-04-11 | デジタル画像処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5373483U JPS59158186U (ja) | 1983-04-11 | 1983-04-11 | デジタル画像処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59158186U true JPS59158186U (ja) | 1984-10-23 |
Family
ID=30184077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5373483U Pending JPS59158186U (ja) | 1983-04-11 | 1983-04-11 | デジタル画像処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59158186U (ja) |
-
1983
- 1983-04-11 JP JP5373483U patent/JPS59158186U/ja active Pending
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