JPS6129026B2 - - Google Patents
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- Publication number
- JPS6129026B2 JPS6129026B2 JP55150990A JP15099080A JPS6129026B2 JP S6129026 B2 JPS6129026 B2 JP S6129026B2 JP 55150990 A JP55150990 A JP 55150990A JP 15099080 A JP15099080 A JP 15099080A JP S6129026 B2 JPS6129026 B2 JP S6129026B2
- Authority
- JP
- Japan
- Prior art keywords
- shift
- shift clock
- clock pulse
- shift register
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000000630 rising effect Effects 0.000 claims description 11
- 230000005540 biological transmission Effects 0.000 description 14
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
この発明は直列データの送受信を行う入出力装
置に関する。
置に関する。
一般にマイクロコンピユータと磁気カードリー
ダ間等の様に、異なるシステム間において直列デ
ータを相互に送受信するには特に上記各システム
間の送信側と受信側に供給されるクロツク信号の
周波数が同一であること、さらに上記クロツク信
号による送受信のタイミングを考慮することが必
要である。上記各システム間の直列データ送受信
は、通常それぞれのシステムのシフトレジスタが
上記クロツク信号に同期してシフトすることによ
つて行なわれる。このとき直列データ送受信のタ
イミング、すなわちクロツク信号であるシフトク
ロツクパルスの立上がりまたは立下がりに同期し
て動作するシフトレジスタのタイミングは各シス
テムによつて異なつている。従つて直列データの
送受信を行なう各システム間の入出力インターフ
エースの構成において上記各システムのシフトレ
ジスタがクロツク信号の立上がりまたは立下がり
のいずれかに同期して動作するかによつて、送受
信のタイミングは固定される。また送受信のタイ
ミングが指定される場合には各システムの組合せ
はそれぞれのシフトレジスタのシフト時点によつ
て制御される欠点がある。
ダ間等の様に、異なるシステム間において直列デ
ータを相互に送受信するには特に上記各システム
間の送信側と受信側に供給されるクロツク信号の
周波数が同一であること、さらに上記クロツク信
号による送受信のタイミングを考慮することが必
要である。上記各システム間の直列データ送受信
は、通常それぞれのシステムのシフトレジスタが
上記クロツク信号に同期してシフトすることによ
つて行なわれる。このとき直列データ送受信のタ
イミング、すなわちクロツク信号であるシフトク
ロツクパルスの立上がりまたは立下がりに同期し
て動作するシフトレジスタのタイミングは各シス
テムによつて異なつている。従つて直列データの
送受信を行なう各システム間の入出力インターフ
エースの構成において上記各システムのシフトレ
ジスタがクロツク信号の立上がりまたは立下がり
のいずれかに同期して動作するかによつて、送受
信のタイミングは固定される。また送受信のタイ
ミングが指定される場合には各システムの組合せ
はそれぞれのシフトレジスタのシフト時点によつ
て制御される欠点がある。
この発明は上記の事情を考慮してなされたもの
で、直列データの送受信のタイミングを各システ
ムに従つて設定できることによつて、各システム
を接続してなる直列データの送受信を行なうシス
テム構成の自由度を大きくできる入出力装置を提
供することを目的とする。
で、直列データの送受信のタイミングを各システ
ムに従つて設定できることによつて、各システム
を接続してなる直列データの送受信を行なうシス
テム構成の自由度を大きくできる入出力装置を提
供することを目的とする。
以下図面を参照してこの発明の一実施例を説明
する。第１図に示すように、例えばマイクロコン
ピユータ等のシステムＡ、および磁気カード・リ
ーダ等のシステムＢ間の直列データ送受信を行な
うための入出力インターフエースはシステムＡの
シフトレジスタSA（SA0〜SA3の４ビツト）と、
このシフトレジスタSAと接続されているシステ
ムＢのシフトレジスタSB（SB0〜SB3の４ビツ
ト）とから構成される。さらに上記システムＡの
構成要素で、シフトレジスタSA，SBにシフトク
ロツクパルスφを供給する回路を有している。す
なわち上記回路はこの発明ではシフトクロツク回
路１１、およびインバータ１２、アンド回路１
３、オア回路１４からなる論理ゲート回路１５か
ら構成され、さらに上記シフトクロツクパルスφ
の位相を上記論理ゲート回路１５を介して制御す
るシフトモードフリツプフロツプ（SMF）１６
が設けられている。このシフトモードフリツプフ
ロツプ１６は信号“１”をセツトされると、シフ
トクロツク回路１１から発生するシフトクロツク
パルスと同相のシフトクロツクパルスφが論理ゲ
ート回路１５から出力して上記シフトレジスタ
SA，SBに供給される。また信号“０”をセツト
されると、シフトクロツク回路１１から発生する
シフトクロツクパルスを反転したパルス、すなわ
ち周期が1/2ずれたシフトクロツクパルスφが同
様にシフトレジスタSA，SBに供給される様な機
能をするものである。
する。第１図に示すように、例えばマイクロコン
ピユータ等のシステムＡ、および磁気カード・リ
ーダ等のシステムＢ間の直列データ送受信を行な
うための入出力インターフエースはシステムＡの
シフトレジスタSA（SA0〜SA3の４ビツト）と、
このシフトレジスタSAと接続されているシステ
ムＢのシフトレジスタSB（SB0〜SB3の４ビツ
ト）とから構成される。さらに上記システムＡの
構成要素で、シフトレジスタSA，SBにシフトク
ロツクパルスφを供給する回路を有している。す
なわち上記回路はこの発明ではシフトクロツク回
路１１、およびインバータ１２、アンド回路１
３、オア回路１４からなる論理ゲート回路１５か
ら構成され、さらに上記シフトクロツクパルスφ
の位相を上記論理ゲート回路１５を介して制御す
るシフトモードフリツプフロツプ（SMF）１６
が設けられている。このシフトモードフリツプフ
ロツプ１６は信号“１”をセツトされると、シフ
トクロツク回路１１から発生するシフトクロツク
パルスと同相のシフトクロツクパルスφが論理ゲ
ート回路１５から出力して上記シフトレジスタ
SA，SBに供給される。また信号“０”をセツト
されると、シフトクロツク回路１１から発生する
シフトクロツクパルスを反転したパルス、すなわ
ち周期が1/2ずれたシフトクロツクパルスφが同
様にシフトレジスタSA，SBに供給される様な機
能をするものである。
上記の様な構成の入出力インターフエースにお
いて、いま仮に上記シフトレジスタSAのシフト
時点のタイミングに同期するクロツクを基準とし
て上記シフトレジスタSAからシフトレジスタSB
へ直列データD0〜D3を転送する。この場合、第
２図Ａ〜Ｄに示すように、上記シフトレジスタ
SA，SBの送受信のタイミング、すなわちシフト
レジスタSA，SBのそれぞれのシフトする時点が
シフトクロツクパルスφの立上がりまたは立下が
りのどちらに同期するかによつて、直列データの
転送のタイミングの組合せは４通りある。さらに
シフトレジスタSAに送信データがセツトされる
時点によつて２通りの場合がある。すなわちシフ
トクロツクパルスφがシフトレジスタSAに供給
される前にすでに送信データがセツトされている
場合と、シフトクロツクパルスφが供給されると
同時に送信データがセツトされる場合である。第
２図ＡおよびＤはシフトレジスタSA，SBの両方
が共にシフトクロツクパルスφの立上がりまたは
立下がりに同期してシフトする場合で、送信デー
タはいずれもシフトクロツクパルスφがシフトレ
ジスタSAに供給される前にセツトされている。
この場合にはシフトレジスタSA，SBが同時点で
シフトするので、特に受信側のシフトレジスタ
SBの直列データのシフト時点よりデータの変化
（SA0の変化がSB3の入力データとして伝えられる
時点）をわずか遅らせるような回路的工夫が必要
であるがここではそのような工夫は為されている
ものとして説明している。次に第２図Ｂに示すよ
うに、シフトレジスタSAがシフトクロツクパル
スφの立上がり、シフトレジスタSBが立下がり
に同期してシフトし、しかも送信データがシフト
クロツクパルスφが供給されると同時にシフトレ
ジスタSAにセツトされる場合である。この場合
は送信側と受信側のシフトが1/2クロツクサイク
ルずれているので、受信側のシフト時点で入力デ
ータの状態は安定である。なおこの場合送信側の
シフトレジスタSAには最初のシフト時点で送信
すべき４ビツトのデータが、セツトされるものと
する。さらに第２図ＣはシフトレジスタSAがシ
フトクロツクパルスφの立下がり、SBが立上が
りに同期してシフトし、送信データは最初のシフ
トクロツクパルスφがシフトレジスタＡに供給さ
れる前にセツトされている場合である。この場合
には送信側のシフトレジスタSAがシフトクロツ
クパルスφの立下がりに同期してデータがSA0か
ら送信され受信側のシフトレジスタSBのシフト
は送信側のシフトより1/2クロツクサイクルずれ
ているので、受信側のシフト時点でデータは安定
である。
いて、いま仮に上記シフトレジスタSAのシフト
時点のタイミングに同期するクロツクを基準とし
て上記シフトレジスタSAからシフトレジスタSB
へ直列データD0〜D3を転送する。この場合、第
２図Ａ〜Ｄに示すように、上記シフトレジスタ
SA，SBの送受信のタイミング、すなわちシフト
レジスタSA，SBのそれぞれのシフトする時点が
シフトクロツクパルスφの立上がりまたは立下が
りのどちらに同期するかによつて、直列データの
転送のタイミングの組合せは４通りある。さらに
シフトレジスタSAに送信データがセツトされる
時点によつて２通りの場合がある。すなわちシフ
トクロツクパルスφがシフトレジスタSAに供給
される前にすでに送信データがセツトされている
場合と、シフトクロツクパルスφが供給されると
同時に送信データがセツトされる場合である。第
２図ＡおよびＤはシフトレジスタSA，SBの両方
が共にシフトクロツクパルスφの立上がりまたは
立下がりに同期してシフトする場合で、送信デー
タはいずれもシフトクロツクパルスφがシフトレ
ジスタSAに供給される前にセツトされている。
この場合にはシフトレジスタSA，SBが同時点で
シフトするので、特に受信側のシフトレジスタ
SBの直列データのシフト時点よりデータの変化
（SA0の変化がSB3の入力データとして伝えられる
時点）をわずか遅らせるような回路的工夫が必要
であるがここではそのような工夫は為されている
ものとして説明している。次に第２図Ｂに示すよ
うに、シフトレジスタSAがシフトクロツクパル
スφの立上がり、シフトレジスタSBが立下がり
に同期してシフトし、しかも送信データがシフト
クロツクパルスφが供給されると同時にシフトレ
ジスタSAにセツトされる場合である。この場合
は送信側と受信側のシフトが1/2クロツクサイク
ルずれているので、受信側のシフト時点で入力デ
ータの状態は安定である。なおこの場合送信側の
シフトレジスタSAには最初のシフト時点で送信
すべき４ビツトのデータが、セツトされるものと
する。さらに第２図ＣはシフトレジスタSAがシ
フトクロツクパルスφの立下がり、SBが立上が
りに同期してシフトし、送信データは最初のシフ
トクロツクパルスφがシフトレジスタＡに供給さ
れる前にセツトされている場合である。この場合
には送信側のシフトレジスタSAがシフトクロツ
クパルスφの立下がりに同期してデータがSA0か
ら送信され受信側のシフトレジスタSBのシフト
は送信側のシフトより1/2クロツクサイクルずれ
ているので、受信側のシフト時点でデータは安定
である。
上記の様に直列データを送受信を行なう入出力
インターフエースにおいて、シフトレジスタ
SA，SBがシフトクロツクパルスφの立上がりま
たは立下がりのどちらかに同期してシフトする場
合によつて、例えばシフトレジスタSAが送信側
であるとき、このシフトレジスタSAのシフト時
点に対するシフトクロツクパルスφの位相（立上
がりまたは立下がり）を上記シフトモードフリツ
プフロツプ１６によつて設定し、これによつて直
列データ送受信の有効なタイミングを得ることが
できる。
インターフエースにおいて、シフトレジスタ
SA，SBがシフトクロツクパルスφの立上がりま
たは立下がりのどちらかに同期してシフトする場
合によつて、例えばシフトレジスタSAが送信側
であるとき、このシフトレジスタSAのシフト時
点に対するシフトクロツクパルスφの位相（立上
がりまたは立下がり）を上記シフトモードフリツ
プフロツプ１６によつて設定し、これによつて直
列データ送受信の有効なタイミングを得ることが
できる。
例えば上記システムＡがマイクロコンピユータ
の場合、相手側（システムＢ）との関係を考慮し
てマイクロコンピユータのシフトレジスタSAが
シフトクロツクパルスφのどの位相、すなわち立
上がりまたは立下がりでシフトするかをプログラ
ムで指定することができる。これはマイクロコン
ピユータのCPU等から上記シフトモードフリツ
プフロツプ１６に制御信号を送ることによつて実
現できるものである。
の場合、相手側（システムＢ）との関係を考慮し
てマイクロコンピユータのシフトレジスタSAが
シフトクロツクパルスφのどの位相、すなわち立
上がりまたは立下がりでシフトするかをプログラ
ムで指定することができる。これはマイクロコン
ピユータのCPU等から上記シフトモードフリツ
プフロツプ１６に制御信号を送ることによつて実
現できるものである。
なお上記実施例におけるシフトレジスタSA，
SBは４ビツトの場合に限ることなく、Ｎビツト
においても同様の効果を得ることができる。さら
に上記論理ゲート回路１５もこの場合に限ること
なく、シフトクロツク回路１１から入力されるク
ロツクパルスが上記シフトモードフリツプフロツ
プ１６の信号（“１”か“０”）に制御されて、同
相のクロツクパルスまたは反転した位相のクロツ
クパルスとして出力される論理回路であればさし
つかえない。
SBは４ビツトの場合に限ることなく、Ｎビツト
においても同様の効果を得ることができる。さら
に上記論理ゲート回路１５もこの場合に限ること
なく、シフトクロツク回路１１から入力されるク
ロツクパルスが上記シフトモードフリツプフロツ
プ１６の信号（“１”か“０”）に制御されて、同
相のクロツクパルスまたは反転した位相のクロツ
クパルスとして出力される論理回路であればさし
つかえない。
以上詳述した様にこの発明によれば、直列デー
タの送受信のシフトクロツクパルスに対するタイ
ミングを送受信側の各システムに従つて任意設定
できることによつて、各システムを接続してなる
直列データの送受信を行なうシステム構成の自由
度を大きくできる入出力装置を提供できる。
タの送受信のシフトクロツクパルスに対するタイ
ミングを送受信側の各システムに従つて任意設定
できることによつて、各システムを接続してなる
直列データの送受信を行なうシステム構成の自由
度を大きくできる入出力装置を提供できる。
第１図はこの発明の一実施例に係る直列データ
入出力インターフエースを示す概略的構成図、第
２図はそのタイミングチヤートを示す図である。 １１……シフトクロツク回路、１２……インバ
ータ、１３……アンド回路、１４……オア回路、
１５……論理ゲート回路、１６……フリツプフロ
ツプ。
入出力インターフエースを示す概略的構成図、第
２図はそのタイミングチヤートを示す図である。 １１……シフトクロツク回路、１２……インバ
ータ、１３……アンド回路、１４……オア回路、
１５……論理ゲート回路、１６……フリツプフロ
ツプ。
Claims (1)
- １ シフトクロツクパルスの立ち上がりあるいは
立ち下がりのいずれかのタイミングで制御されデ
ータが順次転送される第１のシステムと、上記シ
フトクロツクパルスの上記第１のシステムとは異
なる立ち上がりあるいは立ち下がりのいずれかの
タイミングで制御されデータが順次転送される第
２のシステムとの間で直列データの送受信を行な
う入出力装置において、シフトクロツクパルスを
発生するシフトクロツク回路と、このシフトクロ
ツク回路の出力が供給され上記第１、第２のシス
テムにシフトクロツクパルスを供給する論理ゲー
ト回路と、この論理ゲート回路を制御して上記第
１、第２のシステムに供給されるシフトクロツク
パルスの位相を1/2周期制御する手段とを具備す
ることを特徴とする入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55150990A JPS5775346A (en) | 1980-10-28 | 1980-10-28 | Input/output device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55150990A JPS5775346A (en) | 1980-10-28 | 1980-10-28 | Input/output device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5775346A JPS5775346A (en) | 1982-05-11 |
| JPS6129026B2 true JPS6129026B2 (ja) | 1986-07-03 |
Family
ID=15508867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55150990A Granted JPS5775346A (en) | 1980-10-28 | 1980-10-28 | Input/output device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5775346A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073750B2 (ja) * | 1983-11-22 | 1995-01-18 | セイコーエプソン株式会社 | 半導体集積回路 |
-
1980
- 1980-10-28 JP JP55150990A patent/JPS5775346A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5775346A (en) | 1982-05-11 |
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