JPH082055B2 - データ処理装置 - Google Patents

データ処理装置

Info

Publication number
JPH082055B2
JPH082055B2 JP2221322A JP22132290A JPH082055B2 JP H082055 B2 JPH082055 B2 JP H082055B2 JP 2221322 A JP2221322 A JP 2221322A JP 22132290 A JP22132290 A JP 22132290A JP H082055 B2 JPH082055 B2 JP H082055B2
Authority
JP
Japan
Prior art keywords
data
clock
clock signal
electronic circuit
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2221322A
Other languages
English (en)
Other versions
JPH03157030A (ja
Inventor
喜代和 新井
明 山際
年宏 岡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of JPH03157030A publication Critical patent/JPH03157030A/ja
Publication of JPH082055B2 publication Critical patent/JPH082055B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Small-Scale Networks (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、物理的に分割された複数の電子回路ユニッ
ト間でデータを伝送することが必要なデータ処理装置に
関する。
〔従来の技術〕
従来の電子計算機等のデータ伝送方式においては、デ
ータ系とクロック系が独立している。このため、例え
ば、データバスに接続される論理単位をパッケージと
し、当該論理単位間を接続する伝送ラインが、前記パッ
ケージを搭載したバックボード上に配線されている場
合、ソースとなるパッケージからシンクとなるパッケー
ジへのデータ伝送において、クロック系は、ソースパッ
ケージもシンクパッケージも同位相のクロックが供給さ
れるように工夫されているのに対し、データ系は、当該
伝送ラインの伝搬遅延時間だけ、シンクパッケージでは
ソースパッケージより位相が遅れる。
このような従来のデータ伝送方式を第5a図によって更
に詳細に説明する。同図において、１は３ステートの出
力バッファゲートである。３ステート出力バッファゲー
トは、バスヘデータを送出するソースゲートとなる場
合、イネーブル状態に設定されソースゲートにならない
場合、ディスイネーブル状態に設定される。以下本明細
書では同様とする。２は入力バッファゲート、３はバス
へ伝送するデータの位相を決める出力フリップフロッ
プ、４はバスからのデータを受け取る入力フリップフロ
ップである。６はデータバスライン、７はデータバスラ
インの終端抵抗、8a〜8zは、LSI等の電子部品を搭載し
たパッケージを示す。TA,TBは各パッケージ間で共通の
クロックであり、各パッケージ内に設けられたクロック
位相調整器10より出力される。クロック位相調整器10は
唯一のパッケージ8aに設けられたクロック発生器９から
クロックを受信し、各パッケージにほぼ同位相のクロッ
クTA,TBを与えるように構成されている。TA,TBはそれぞ
れ出力フリップフロップ3,入力フリップフロップ４のセ
ットタイミング信号となっている。第5a図のタイムチャ
ートを第5b図に示す。第5b図において、〜は、それ
ぞれパッケージ8aから、8b,8c,8zにデータを伝送する場
合のパッケージ8b,8c,8z側のデータ波形を示す。
なお、データバスの構成については、岩波講座マイク
ロエレクトロニクスNo8,VLSIコンピュータＩの第４章、
4,5入出力制御の項（P263〜274,′84.12.10発行）に記
載されている。
〔発明が解決しようとする課題〕
第5a図に示したような従来のデータ伝送系では、クロ
ックTA,TBは全てのパッケージにおいて、位相差を極小
を押えているが、データの伝送時間は、第５図に示すよ
うに例えば、パッケージ8aから8bに伝送する場合とパッ
ケージ8aから8zに伝送する場合とで異なるため、データ
周期が短い高速データを伝送する場合に、前記伝送ライ
ンの伝搬遅延時間が無視できず、シンクパッケージでの
データ取り込みのための、フリップフロップのセットア
ップ時間，ホールド時間が確保できずにデータが正常に
伝送できないという問題があった。
本発明の目的は、前記問題点を解決し、周期の短い高
速データをデータ伝送ラインの線路長に関係なく正確に
伝送することのできるデータ処理装置を提供することに
ある。
〔課題を解決するための手段〕
上記目的を達成するため、本発明は、複数の電子回路
ユニットと、該複数の電子回路ユニットが各々接続さ
れ、データ信号を伝送するためのデータ信号バスとを有
し、データ信号バスを介して各電子回路ユニット間でデ
ータ信号を送受するデータ処理装置において、クロック
信号を発生するクロック発生器と、複数の電子回路ユニ
ットが各々接続され、クロック信号を伝送するためのク
ロック信号バスとを有し、電子回路ユニットは、クロッ
ク発生器からクロック信号を受信し、全ての電子回路ユ
ニットにおいて相互に略同位相である電子回路内クロッ
ク信号を生成するクロック調整回路と、データ信号バス
に接続され、電子回路内クロック信号に応答してデータ
信号バスへデータ信号を送信するデータ送信回路と、ク
ロック信号バスに接続され、電気回路内クロック信号を
クロック信号バスへ送信するクロック送信回路と、クロ
ック信号バスに接続され、クロック信号バスから伝送さ
れた電子回路内クロック信号を受信し、該受信した電子
回路内クロック信号を整形してデータ受信用クロック信
号を生成するクロック受信回路と、データ信号バスに接
続され、データ受信用クロック信号に応答してデータ信
号バスからデータ信号を受信するデータ受信回路とを有
し、クロック信号バスはデータ信号バスと同じ信号伝搬
遅延特性を持ち、且つ、複数の電子回路ユニットのうち
の任意の２つ電子回路ユニット間を接続するデータ信号
バスとクロック信号バスの長さが相互に等しいものであ
る。
〔作用〕
任意の１つの電子回路ユニットから他の電子回路ユニ
ットへデータ信号バスを介してデータ伝送する場合、ソ
ース側電子回路ユニットは、データ信号をデータ信号バ
スに送信すると共に、シンク側での受信動作のためのク
ロック信号をクロック信号バスに送信する。
ここで、クロック信号バスはデータ信号バスと同じ信
号伝搬遅延特性を持っており、また、ソース側電子回路
ユニットとシンク側電子回路ユニットとを接続するデー
タ信号バスとクロック信号バスとは長さが等しいため、
各バスを介して伝送される信号の伝搬遅延時間は同じと
なり、伝送されたデータ信号とクロック信号とは位相が
同じだけ遅れることになる。このため、データ信号とク
ロック信号とは、それらの相対位相が等しく保たれた状
態でソース側電子回路ユニットからシンク側電子回路ユ
ニットへ伝送される。シンク側電子回路ユニットは、こ
の伝送されたクロック信号を受信し、これを整形したデ
ータ受信用クロック信号に基づいてデータ信号バスを介
して伝送されたデータ信号を受け取ることにより、周期
の短い高速データでもバスの線路長に関係なく確実にデ
ータ伝送を行うことができる。
〔実施例〕
以下、本発明の一実施例を図面を用いて具体的に説明
する。
第1a図は、本発明のデータ伝送方式の一実施例を示
す。
同図において、21は３ステート出力バッファゲート、
22は入力バッファゲート、23はデータバスヘ伝送するデ
ータの位相を決める出力フリップフロップ、24はデータ
バスからデータを受け取る入力フリップフロップであ
る。入力フリップフロップ24から出るデータはもとのバ
スサイクルの位相からはみでる可能性があるので、もと
のクロック（TA,TB）と同期化するために同期化回路25
に入力される。26はデータを伝送するためのデータバ
ス、27は該バスの終端抵抗、28a〜28zは、LSI等の電子
部品搭載したパッケージを示す。
クロック発生器16とクロック位相調整器17は、従来技
術における第5a図のものと同一のものである。各パッケ
ージ28a〜28zは、さらにクロックTBを1/2分周したクロ
ックを得るための分周回路33,分周回路33からのクロッ
クをクロックバス36へ伝送するための３ステート出力バ
ッファゲート31,クロックバス36により伝送されたクロ
ックTcを受け取る入力バッファゲート32、該入力バッフ
ァゲートで受けたクロックTcの前縁と後縁で入力パルス
を微分しかつ整形する回路30及びオアゲート34を内蔵す
る。クロックバス36はデータバス26と動じ線路長，負荷
数，整合終端抵抗をもつ１本の信号ラインから成る。37
はクロックバス36の終端抵抗である。
第1b図は、データとクロックの位相関係を示すタイム
チャートである。
同図を用いて本発明の第１の実施例の動作を説明する
と、例えば、パッケージ28aからパッケージ28bへデータ
をデータバス26を介して伝送する場合、クロックも同様
にパッケージ28aからパッケージ28bへクロックバス36を
介して伝送する。そして、パッケージ28bでは受信した
クロックTCからパルスTDを生成し、このパルスTDによっ
てデータバス26を介して伝送されるデータを取り込む。
第1b図の及びは、それぞれこの時のソースパッケー
ジ28a,シンクパッケージ28bのタイムチャートである。
なお、この時伝送データはパッケージ28b以外のパッ
ケージにも同様に伝送されるが、28b以外のパッケージ
ではこのデータの取込みは抑止されている。パッケージ
28aからパッケージ28zへデータをデータバス26を介して
伝送する場合も同様であり、第1b図のは、この時のシ
ンクパッケージ28zのタイムチャートである。ここで、
クロックTBを1/2分周したクロックをクロックバスに伝
送する理由は、クロックTBはパルス幅が小さいためにバ
ス伝送時の容量反射などの影響で波形がひずみ、正常に
クロックが伝送されない可能性があるためである。クロ
ックTBを分周し、パルス幅を広げることにより、前記波
形のひずみが生じてもクロックパルスとして伝送を可能
にしている。
このようにデータとクロックを、それぞれ同じ伝搬遅
延時間をもつバスを介してソースパッケージからシンク
パッケージに伝送させることにより、高速なデータ伝送
が可能になる。
上記した実施例は、クロックバスへの出力バッファゲ
ート31の駆動能力がパルス波形の立上り部と立下がり部
とで大きな差がない場合について示した。
第2a図は、クロックバスを２本の信号ラインで構成し
た本発明の他の実施例を示す。
同図において、41はデータバスへの３ステート出力バ
ッファゲート、42はデータバスからの入力バッファゲー
ト、43はデータバスへ伝送するデータの位相を決める出
力フリップフロップ、44はデータバスからデータを受け
取る入力フリップフロップである。46はデータバス、47
はデータバスの終端抵抗、68a〜68zは、LSI等の電子部
品を搭載したパッケージを示す。56,66はクロックバ
ス、57,67はクロックバスの終端抵抗、51,61はクロック
バス57,67への３ステート出力バッファゲート、52,62は
クロックバス57,67により伝送されたクロックTc,▲
▼を受け取る入力バッファゲート、50は入力バッファゲ
ート52及び62を介して受けたクロックTc,▲▼のパ
ルスの前縁でパルスを微分しかつ整形する回路である。
53はクロックTBを1/2分周する分周回路である。クロッ
ク発生器81とクロック位相調整器82は、第1a図及び第5a
図のものと同一のものである。
クロックバスの負荷が重たい場合、クロッバスのドラ
イバーゲートである３ステート出力バッファゲート51,6
1の出力の立上がりの場合と、出力の立下がりの場合と
でクロックバスの伝送時間が異なることがある。
従って、本発明の第２の実施例では、クロックバス56
と66の伝送クロックの極性が互いに逆の極性になるよう
に伝送するようにした。このようにすることにより、出
力バッファゲート51,61の出力の立上がりと出力の立下
がりの負荷依存性が異なっても微分整形回路50はクロッ
クバス56のクロックパルスの立上がりとクロックパルス
66のクロックパルスの立上がりとで微分整形すればオア
ゲート54の出力波形はクロック周期が乱れることなくク
ロックパルスが生成されることになる。パッケージ68a
から68zにデータを伝送する場合のパッケージ68aと68z
のタイムチャートを第2b図に示す。
第1b図と第2b図のクロックパルス波形の違いについて
第３図及び第４図を用いて更に詳述する。
第3a図は及び第4a図は、それぞれ第1a図と第2a図のク
ロック分周回路33,53の出力側を抜き出した図であり、
そのタイムチャートが第3b図，第4b図に示されている。
第3a,b図ではクロックバスは１本であり、クロックバ
ス36上のクロックTcをゲート32により両極化し（L,
M）、それぞれの立上がり部で微分整形しクロックTDを
生成している。
これに対して、第４図では３ステート出力バッファゲ
ート51,61の出力の立上がりと立下がりの負荷依存性の
違いの影響を避けるためにクロックバスを２本にし、ク
ロックバス56のクロックTcの立上がり部（信号Ｐの立上
がり部）とクロックバス66のクロック▲▼の立上が
り部（信号Ｑの立上がり部）で微分整形することによ
り、クロックTDのクロック周期の乱れを防止している。
〔発明の効果〕
本発明によれば、複数の電子回路ユニット間で相互に
データ伝送を行う場合、ソース側電子回路ユニットで
は、データ信号をデータ信号バスに送信すると共にシン
ク側での受信動作のためのクロック信号をクロック信号
バスに送信する。データ信号バスとクロック信号バスと
は同じ信号伝搬遅延特性を持ち、且つ、ソース側電子回
路ユニットとシンク側電子回路ユニットとを接続するデ
ータ信号バスとクロック信号バスとは長さが等しいた
め、これらのバスの信号伝搬遅延時間は同じとなり、各
バスを介して伝送されるデータ信号とクロック信号の位
相が同じだけ遅れることになる。従って、データ信号と
クロック信号とはそれらの相対位相が等しく保たれた状
態でシンク側電子回路ユニットに伝送される。シンク側
電子回路ユニットではそのユニット内で生成したクロッ
ク信号ではなく、この伝送されたクロック信号を受信
し、これを整形した受信用クロック信号に基づいて伝送
されたデータ信号を受け取ることにより、周期の短い高
速データを伝送する場合でも、シンク側電子回路ユニッ
トでのデータ取り込みのための受信回路のセットアップ
時間、ホールド時間を十分に確保でき、データ信号バス
の線路長に関係なく確実なデータ伝送が可能となる。
【図面の簡単な説明】
第1a図及び第1b図は、本発明のデータ伝送方式の第１の
実施例を示す図、第2a図及び第2b図は、本発明の第２の
実施例を示す図、第3a図，第4a図は、第1a図と第2a図の
クロック生成回路を抜き出した図、第3b図，第4b図はク
ロックの生成を詳細に示すタイムチャート、第5a図及び
第5b図は、従来のデータ伝送方式を示す図である。 図中、 21,41……出力バッファゲート、 22,42……入力バッファゲート、 23,43……出力フリップフロップ、 24,44……入力フリップフロップ、 26,46……データバスライン、 27,37,47,57,67……終端抵抗、 28a〜28z……パッケージ、 17,82……クロック位相調整器、 36,56,66……クロックバスライン、 31,51,61……クロックバスの出力バッファゲート、 32,52,62……クロックバスの入力バッファゲート。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】複数の電子回路ユニットと、該複数の電子
    回路ユニットが各々接続され、データ信号を伝送するた
    めのデータ信号バスとを有し、該データ信号をバスを介
    して各電子回路ユニット間でデータ信号を送受するデー
    タ処理装置において、 クロック信号を発生するクロック発生器と、前記複数の
    電子回路ユニットが各々接続され、クロック信号を伝送
    するためのクロック信号バスと、 前記電子回路ユニットは、前記クロック発生器からクロ
    ック信号を受信し、全ての電子回路ユニットにおいて相
    互に略同位相である電子回路内クロック信号を生成する
    クロック調整回路と、前記データ信号バスに接続され、
    前記電子回路内クロック信号に応答して前記データ信号
    バスへデータ信号を送信するデータ送信回路と、前記ク
    ロック信号バスに接続され、前記電子回路内クロック信
    号を前記クロック信号バスへ送信するクロック送信回路
    と、前記クロック信号バスに接続され、前記クロック信
    号バスから伝送された電子回路内クロック信号を受信
    し、該受信した電子回路内クロック信号を整形してデー
    タ受信用クロック信号を生成するクロック受信回路と、
    前記データ信号バスに接続され、前記データ受信用クロ
    ック信号に応答して前記データ信号バスからデータ信号
    を受信するデータ受信回路とを有し、 前記クロック信号バスは前記データ信号バスと同じ信号
    伝搬遅延特性を持ち、且つ、前記複数の電子回路ユニッ
    トのうちの任意の２つの電子回路ユニット間を接続する
    前記データ信号バスと前記クロック信号バスの長さが相
    互に等しいことを特徴とするデータ処理装置。
  2. 【請求項２】前記電子回路ユニットは、前記データ受信
    回路が受信したデータ信号と前記電子回路内クロック信
    号とを同期化する同期化回路を有することを特徴とする
    請求項第１項記載のデータ処理装置。
  3. 【請求項３】前記電子回路ユニットは、前記電子回路内
    クロック信号を受信し、前記電子回路内クロック信号を
    分周した分周クロック信号を出力する分周回路を有し、
    前記クロック送信回路が前記分周クロック信号を前記ク
    ロック信号バスへ送信することを特徴とする請求項第１
    項記載のデータ処理装置。
  4. 【請求項４】前記電子回路内クロック信号は、全ての電
    子回路ユニットにおいて相互に略同位相である第１のク
    ロック信号と、同じく全ての電子回路ユニットにおいて
    相互に略同位相である第２のクロック信号とから成り、
    前記データ送信回路は前記第１のクロック信号に応答し
    て前記データ信号バスへデータ信号を送信し、前記クロ
    ック送信回路は前記第２のクロック信号を前記クロック
    信号バスへ送信することを特徴とする請求項第１項記載
    のデータ処理装置。
  5. 【請求項５】電子部品が搭載された複数の電子回路ユニ
    ットと、該複数の電子回路ユニットが各々接続され、デ
    ータ信号を伝送するためのデータ信号バスとを有し、該
    データ信号バスを介して各電子回路ユニット間でデータ
    信号を送受するデータ処理装置において、 クロック信号を発生するクロック発生器と、前記複数の
    電子回路ユニットが各々接続され、クロック信号を伝送
    するためのクロック信号バスと、 前記電子回路ユニットは、前記クロック発生器からのク
    ロック信号を受信し、全ての電子回路ユニットにおいて
    相互に略同位相である第１のクロック信号及び全ての電
    子回路ユニットにおいて相互に略同位相である第２のク
    ロック信号を生成するクロック位相調整器と、前記第１
    のクロック信号を受信し、前記第１のクロック信号に応
    じて前記データ信号バスへ送信するデータ信号の位相を
    決定し、該データ信号を出力するデータ出力フリップフ
    ロップと、前記データ信号バスに接続され、前記データ
    出力フリップフロップから出力されたデータ信号を前記
    データ信号バスへ送信するデータ出力ゲートと、前記第
    ２のクロック信号を受信し、前記第２のクロック信号を
    分周した分周クロック信号を出力する分周回路と、前記
    クロック信号バスに接続され、前記分周回路から出力さ
    れた分周クロック信号を前記クロック信号バスへ送信す
    るクロック出力ゲートと、前記クロック信号バスに接続
    され、前記クロック信号バスから伝送された分周クロッ
    ク信号を受信するクロック入力ゲートと、前記クロック
    入力ゲートが受信した分周クロック信号を整形し、デー
    タ受信用クロックパルスを生成するクロックパルス生成
    回路と、前記データ信号バスに接続され、前記データ信
    号バスからデータ信号を受信するデータ入力ゲートと、
    前記データ受信用クロックパルスを受信し、前記データ
    入力ゲートが受信したデータ信号を前記データ受信用ク
    ロックパルスに応答して受け取るデータ入力フリップフ
    ロップとを有し、 前記クロック信号バスは前記データ信号バスと同じ信号
    伝搬遅延特性を持ち、且つ、前記複数の電子回路ユニッ
    トのうち任意の２つの電子回路ユニット間を接続する前
    記データ信号バスと前記クロック信号バスの長さが相互
    に等しいことを特徴とするデータ処理装置。
  6. 【請求項６】前記電子回路ユニットは、前記第１のクロ
    ック信号若しくは前記第２のクロック信号を受信し、前
    記データ入力フリップフロップが受け取ったデータ信号
    と前記第１のクロック信号若しくは前記第２のクロック
    信号とを同期化する同期化回路を有することを特徴とす
    る請求項第５項記載のデータ処理装置。
JP2221322A 1989-08-28 1990-08-24 データ処理装置 Expired - Lifetime JPH082055B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1-221067 1989-08-28
JP22106789 1989-08-28

Publications (2)

Publication Number Publication Date
JPH03157030A JPH03157030A (ja) 1991-07-05
JPH082055B2 true JPH082055B2 (ja) 1996-01-10

Family

ID=16760975

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2221322A Expired - Lifetime JPH082055B2 (ja) 1989-08-28 1990-08-24 データ処理装置

Country Status (3)

Country Link
US (1) US5452436A (ja)
JP (1) JPH082055B2 (ja)
KR (1) KR930001922B1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5887196A (en) * 1991-12-30 1999-03-23 Apple Computer, Inc. System for receiving a control signal from a device for selecting its associated clock signal for controlling the transferring of information via a buffer
US5640599A (en) * 1991-12-30 1997-06-17 Apple Computer, Inc. Interconnect system initiating data transfer over launch bus at source's clock speed and transfering data over data path at receiver's clock speed
US5524237A (en) * 1992-12-08 1996-06-04 Zenith Electronics Corporation Controlling data transfer between two microprocessors by receiving input signals to cease its data output and detect incoming data for reception and outputting data thereafter
JP3489147B2 (ja) * 1993-09-20 2004-01-19 株式会社日立製作所 データ転送方式
JP2991023B2 (ja) * 1993-12-28 1999-12-20 株式会社日立製作所 データ送信装置、データ送受信装置及びシステム
JPH08278916A (ja) * 1994-11-30 1996-10-22 Hitachi Ltd マルチチャネルメモリシステム、転送情報同期化方法及び信号転送回路
US5808487A (en) * 1994-11-30 1998-09-15 Hitachi Micro Systems, Inc. Multi-directional small signal transceiver/repeater
JP3417741B2 (ja) * 1995-10-06 2003-06-16 富士通株式会社 取引制御システム
US5822571A (en) * 1996-06-05 1998-10-13 Compaq Computer Corporation Synchronizing data between devices
US5805088A (en) * 1996-11-01 1998-09-08 International Business Machines Corporation High speed asynchronous serial to parallel data converter
US6359815B1 (en) 1998-03-12 2002-03-19 Hitachi, Ltd. Data transmitter
US6546507B1 (en) 1999-08-31 2003-04-08 Sun Microsystems, Inc. Method and apparatus for operational envelope testing of busses to identify halt limits
US6473871B1 (en) 1999-08-31 2002-10-29 Sun Microsystems, Inc. Method and apparatus for HASS testing of busses under programmable control
US6609221B1 (en) 1999-08-31 2003-08-19 Sun Microsystems, Inc. Method and apparatus for inducing bus saturation during operational testing of busses using a pattern generator
US6535945B1 (en) 1999-08-31 2003-03-18 Sun Microsystems, Inc. Method and apparatus for programmable adjustment of computer system bus parameters
US6502212B1 (en) 1999-08-31 2002-12-31 Sun Microsystems, Inc. Method and apparatus for bus parameter optimization using probes of system configurations
US6499113B1 (en) 1999-08-31 2002-12-24 Sun Microsystems, Inc. Method and apparatus for extracting first failure and attendant operating information from computer system devices
US6275077B1 (en) 1999-08-31 2001-08-14 Sun Microsystems, Inc. Method and apparatus for programmable adjustment of bus driver propagation times
US6574154B2 (en) 2000-09-12 2003-06-03 Hitachi, Ltd. Data transmitter
US6976114B1 (en) * 2001-01-25 2005-12-13 Rambus Inc. Method and apparatus for simultaneous bidirectional signaling in a bus topology
ATE359557T1 (de) * 2001-09-11 2007-05-15 Koninkl Philips Electronics Nv Elektrisches gerät mit datenkommunikationsbus
GB2388501A (en) 2002-05-09 2003-11-12 Sony Uk Ltd Data packet and clock signal transmission via different paths
US8190722B2 (en) * 2003-06-30 2012-05-29 Randy Oyadomari Synchronization of timestamps to compensate for communication latency between devices
US8782458B2 (en) * 2011-11-29 2014-07-15 Advanced Micro Devices, Inc. System and method of data communications between electronic devices
DE102017109455A1 (de) * 2017-05-03 2018-11-08 Carl Zeiss Microscopy Gmbh Mikroskopsystem und Verfahren zur Zeitsteuerung von Abläufen in einem Mikroskopsystem
US11126216B2 (en) * 2019-01-15 2021-09-21 SK Hynix Inc. Signal generation circuit synchronized with a clock signal and a semiconductor apparatus using the same
KR20200088650A (ko) * 2019-01-15 2020-07-23 에스케이하이닉스 주식회사 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55143859A (en) * 1979-04-26 1980-11-10 Nec Corp Signal distribution system
JPS5856549A (ja) * 1981-09-30 1983-04-04 Fujitsu Ltd バス駆動回路
JPS59111445A (ja) * 1982-12-17 1984-06-27 Nec Corp デ−タ伝送方式
JPS59121522A (ja) * 1982-12-28 1984-07-13 Fujitsu Ltd バススキユ−補償回路

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2104427C3 (de) * 1971-01-30 1978-09-07 Ibm Deutschland Gmbh, 7000 Stuttgart Einrichtung zur Zeitsteuerung von Übertragungsvorgängen
US4164787A (en) * 1977-11-09 1979-08-14 Bell Telephone Laboratories, Incorporated Multiple microprocessor intercommunication arrangement
US4354227A (en) * 1979-11-19 1982-10-12 International Business Machines Corp. Fixed resource allocation method and apparatus for multiprocessor systems having complementarily phased cycles
JPS56140459A (en) * 1980-04-04 1981-11-02 Hitachi Ltd Data processing system
US4503490A (en) * 1981-06-10 1985-03-05 At&T Bell Laboratories Distributed timing system
US4527075A (en) * 1983-07-11 1985-07-02 Sperry Corporation Clock source with automatic duty cycle correction
US4805195A (en) * 1984-06-08 1989-02-14 Amdahl Corporation Selectable timing delay circuit
ZA857137B (en) * 1984-09-21 1986-04-30 Int Computers Ltd Data transfer system
JPS6227813A (ja) * 1985-07-29 1987-02-05 Hitachi Ltd 位相同期方式
US4866664A (en) * 1987-03-09 1989-09-12 Unisys Corporation Intercomputer communication control apparatus & method
US5133064A (en) * 1987-04-27 1992-07-21 Hitachi, Ltd. Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices
US4815109A (en) * 1987-06-25 1989-03-21 Racal Data Communications Inc. Sampling clock synchronization
US4882738A (en) * 1987-06-25 1989-11-21 Nec Corporation Clock control system
US4881165A (en) * 1988-04-01 1989-11-14 Digital Equipment Corporation Method and apparatus for high speed data transmission between two systems operating under the same clock with unknown and non constant skew in the clock between the two systems
US5237670A (en) * 1989-01-30 1993-08-17 Alantec, Inc. Method and apparatus for data transfer between source and destination modules

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55143859A (en) * 1979-04-26 1980-11-10 Nec Corp Signal distribution system
JPS5856549A (ja) * 1981-09-30 1983-04-04 Fujitsu Ltd バス駆動回路
JPS59111445A (ja) * 1982-12-17 1984-06-27 Nec Corp デ−タ伝送方式
JPS59121522A (ja) * 1982-12-28 1984-07-13 Fujitsu Ltd バススキユ−補償回路

Also Published As

Publication number Publication date
JPH03157030A (ja) 1991-07-05
KR910005167A (ko) 1991-03-30
US5452436A (en) 1995-09-19
KR930001922B1 (ko) 1993-03-20

Similar Documents

Publication Publication Date Title
JPH082055B2 (ja) データ処理装置
US5708801A (en) Apparatus and method for operating chips synchronously at speeds exceeding the bus speed
JP3739095B2 (ja) クロック信号デスキューシステム
JP3964528B2 (ja) シリアルバス高速化回路
JPH11512912A (ja) 信号配信システム
US5291529A (en) Handshake synchronization system
US6178206B1 (en) Method and apparatus for source synchronous data transfer
JP3560793B2 (ja) データ転送方法
KR100196014B1 (ko) 온 칩 클럭 스큐 제어 방법 및 장치
US7149916B1 (en) Method for time-domain synchronization across a bit-sliced data path design
EP2775655B1 (en) Method of distributing a clock signal, a clock distributing system and an electronic system comprising a clock distributing system
TWI806487B (zh) 信號同步系統
US6810486B2 (en) Method and apparatus for de-skewing a clock using a first and second phase locked loop and a clock tree
US6255883B1 (en) System and method for balancing clock distribution between two devices
US9349421B2 (en) Memory interface
JPH04233014A (ja) コンピュータ・システム
US4818894A (en) Method and apparatus for obtaining high frequency resolution of a low frequency signal
JPH05336091A (ja) バス通信システム
JP2000307561A (ja) バスシステム装置
JPH02262739A (ja) 双方向リンクを介して情報を伝送する方法と、この方法を実施するための装置
JPS61148937A (ja) 半導体集積回路装置
JPH07141055A (ja) 信号伝送方法および装置
JPS6411980B2 (ja)
CN115956341A (zh) 用于同步模数转换器或数模转换器的方法以及对应的系统
JPS6380636A (ja) デ−タ伝送方式及びデ−タ伝送回路

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080110

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080110

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090110

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090110

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100110

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110110

Year of fee payment: 15

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110110

Year of fee payment: 15