JPS59121522A - バススキユ−補償回路 - Google Patents
バススキユ−補償回路Info
- Publication number
- JPS59121522A JPS59121522A JP22863482A JP22863482A JPS59121522A JP S59121522 A JPS59121522 A JP S59121522A JP 22863482 A JP22863482 A JP 22863482A JP 22863482 A JP22863482 A JP 22863482A JP S59121522 A JPS59121522 A JP S59121522A
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- JP
- Japan
- Prior art keywords
- bus
- skew
- signal
- line
- circuit
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は電子計算機、電子交換機等の情報処理システム
において、バス結合を適合するシステムのパススキュー
補償回路に関するものである。
において、バス結合を適合するシステムのパススキュー
補償回路に関するものである。
（２）従来技術と問題点
第１図は一般的な情報処理システムのブロック構成図で
あり、同図において、ＣＰＵは中央処理装置、ＰＵは各
分散型の処理装置全それぞれ示し、５−ＢＵＳはシステ
ムバス、５ＹＮＦｉ同期線。
あり、同図において、ＣＰＵは中央処理装置、ＰＵは各
分散型の処理装置全それぞれ示し、５−ＢＵＳはシステ
ムバス、５ＹＮＦｉ同期線。
ＤＡＴＡはデータ線である。
分散処理型マルチプロセッサ方式では複数の処理装置Ｐ
Ｕと中央処理装置間はデータ線（ＤＡＴＡ）と同期線（
ＳＹＮ）とを含むシステムバス（Ｓ・ＢＵＳ ）によっ
て連絡されていて、データの送受を行う。
Ｕと中央処理装置間はデータ線（ＤＡＴＡ）と同期線（
ＳＹＮ）とを含むシステムバス（Ｓ・ＢＵＳ ）によっ
て連絡されていて、データの送受を行う。
第２図は上記第１図で示すシステムに２いて、データ（
ＤＡＴＡ）と同期線（ＳＹＮ）の時間関係を示したタイ
ムチャートである。
ＤＡＴＡ）と同期線（ＳＹＮ）の時間関係を示したタイ
ムチャートである。
一般ニテータ（ＤＡＴＡ）の遅延バラツキと波形歪を補
償（バスキー−）する為に、同期信号（ＳＹＮ）を１時
間遅らせて送出する。
償（バスキー−）する為に、同期信号（ＳＹＮ）を１時
間遅らせて送出する。
第３図は、Ｓ −ＢＵＳに接続する各装置のインタフェ
ース部の回路構成例である。ＢＲは送受信データを一時
的に蓄えるバッファである。装置内制御部（ＣＴＬ）よ
り送信指示を受けると、タイミンク回路（ＴＩＭ）で、
データドライブタイミングとＳＹＮ送出送出タイクング
成する。
ース部の回路構成例である。ＢＲは送受信データを一時
的に蓄えるバッファである。装置内制御部（ＣＴＬ）よ
り送信指示を受けると、タイミンク回路（ＴＩＭ）で、
データドライブタイミングとＳＹＮ送出送出タイクング
成する。
送信データは、あらかじめＣＴＬよりのＢＲ上セツト号
により装置内データ部（ＡＬＵ）より送られる情報がＢ
Ｒにセットされる。
により装置内データ部（ＡＬＵ）より送られる情報がＢ
Ｒにセットされる。
他装置よりの情報を受信する場合はＳＹＮ信号を受信し
、自装置が受信モード中であればＣＴＬへ受信表示し、
ＢＲヘバスのデータ線信号を受信する。
、自装置が受信モード中であればＣＴＬへ受信表示し、
ＢＲヘバスのデータ線信号を受信する。
第４図は、＠３図のタイミング回路の詳細図であり、従
来の回路例を示す。
来の回路例を示す。
送信指示信号を受信してデータドライブ信号を作成し、
更に遅延線ＤＬＩにより、ＴＩ、Ｔ２タイミング全作成
して図示するＳ Ｙ Ｎ信号を作成する。
更に遅延線ＤＬＩにより、ＴＩ、Ｔ２タイミング全作成
して図示するＳ Ｙ Ｎ信号を作成する。
第５図は上記第４図に示したタイミング回路のタイムチ
ャートである。即ち、ＴＩ、Ｔ２の遅延時間の差分だけ
の同期信号全作成する。
ャートである。即ち、ＴＩ、Ｔ２の遅延時間の差分だけ
の同期信号全作成する。
以上説明した如く一般にバスは、複数のデータ線（Ｌ）
ＡＴＡ ）と１本の同期線（ＳＹＮ）を含み、同期信号
（ＳＹＮ）により、データ線の信号をサンプリングし受
信する方法が採られており、バスのスキュー（歪）及び
信号間の遅延バラツキを補償する為に、同期信号をＤＡ
ＴＡ信号より、ある時間Ｔだけ遅らせて送出する。（第
２図参照）スキー−タイミングの値は、バスの長さ、バ
スに接続する装置（負荷）の数により、最適値が変わり
一般にバスが短かく９荷が少ない場合スキュータイミン
グ値は小さくて良く、バスが長く負荷が増加するに従い
、大きくとる必要がある。
ＡＴＡ ）と１本の同期線（ＳＹＮ）を含み、同期信号
（ＳＹＮ）により、データ線の信号をサンプリングし受
信する方法が採られており、バスのスキュー（歪）及び
信号間の遅延バラツキを補償する為に、同期信号をＤＡ
ＴＡ信号より、ある時間Ｔだけ遅らせて送出する。（第
２図参照）スキー−タイミングの値は、バスの長さ、バ
スに接続する装置（負荷）の数により、最適値が変わり
一般にバスが短かく９荷が少ない場合スキュータイミン
グ値は小さくて良く、バスが長く負荷が増加するに従い
、大きくとる必要がある。
しかし、スキュータイミング値を変更するには、各装置
のスキュータイミングを作成しているタイミング回路を
変更する必要があり、従来はシステムの最大構成時に合
わせて回路が作られている。
のスキュータイミングを作成しているタイミング回路を
変更する必要があり、従来はシステムの最大構成時に合
わせて回路が作られている。
その為、バスのアクセスタイム、サイクルタイムが大き
くなり、性能の向上を阻む要因となっている。
くなり、性能の向上を阻む要因となっている。
（３）発明の目的
本発明は上記従来の欠点に鑑み、バスに接続する各装置
を変更することなくバスの長さ、負荷数に見合ったバス
スキュータイミングを容易に変更でき、システム構成に
応じた最適なパス性能を与えるパススキー−補償回路を
提供することを目的とするものである。
を変更することなくバスの長さ、負荷数に見合ったバス
スキュータイミングを容易に変更でき、システム構成に
応じた最適なパス性能を与えるパススキー−補償回路を
提供することを目的とするものである。
（４）発明の構成
そしてこの目的は本発明によれば複数の装置をバスによ
り結合し、該バスは少くともデータ線と同期線を有し、
該同期線の信号により該データ線の情報をサンプリング
するシステムに２いて、該バスに該データ線と該同期線
の信号送出間隔を決定するスキュー補償信号を送出する
回路を有し、該バスに接続する各装置は、該スキーー補
償信号番受信し、該スキー−補償信号により該データ線
と該同期線の信号送出間隔を作成するタイミング回路を
有することを特徴とするバススキュー補償回路を提供す
ることによって達成される。
り結合し、該バスは少くともデータ線と同期線を有し、
該同期線の信号により該データ線の情報をサンプリング
するシステムに２いて、該バスに該データ線と該同期線
の信号送出間隔を決定するスキュー補償信号を送出する
回路を有し、該バスに接続する各装置は、該スキーー補
償信号番受信し、該スキー−補償信号により該データ線
と該同期線の信号送出間隔を作成するタイミング回路を
有することを特徴とするバススキュー補償回路を提供す
ることによって達成される。
（５）発明の実施例
以下本発明芙施例を図面によって詳述する。
第６図は、本発明のパス構成例を示す。
バススキー−補償信号を作成する回路５ＫＥＷをバスに
接続する５ＫＥＷは、ドライバ５ＫＤＩ。
接続する５ＫＥＷは、ドライバ５ＫＤＩ。
５Ｋ０２を有し、バスには、５ＫＥＷＩ、５ＫＥＷ２信
号が追加される。
号が追加される。
ＳＫｇＷｌ、２の信号により、スキュータイミング値を
、各装置へ通知する。
、各装置へ通知する。
５ＫＥＷＩ、２信号は、５ＫＤＩ、５ＫＤ２の入力端子
のＪｌ、Ｊ２′ｆ：論理″１″又は０′”に設定する５
３又Ｊ４に接続することにより作成される。
のＪｌ、Ｊ２′ｆ：論理″１″又は０′”に設定する５
３又Ｊ４に接続することにより作成される。
本図では４種スキー−タイミング値の設定が可能とがる
。
。
第７図は本発明のＴＩＭ回路例である。
５ＫＥＩ：Ｗｌ、２信号を５ＫＩＲＩ、 ２のレシーバ
で受信する。送信指示信号から、データドライブ信号を
作成し、更に遅延線ＤＬＳＫよりスキュータイミングの
Ｔａ−Ｔｄを作成するＴａ−４’ｄは次のセレクタＳＥ
Ｌで５ＫＲＩ、２の信号の組合せからＴａ−Ｔｄのいず
れか１つを選択する。
で受信する。送信指示信号から、データドライブ信号を
作成し、更に遅延線ＤＬＳＫよりスキュータイミングの
Ｔａ−Ｔｄを作成するＴａ−４’ｄは次のセレクタＳＥ
Ｌで５ＫＲＩ、２の信号の組合せからＴａ−Ｔｄのいず
れか１つを選択する。
ＳＥＬの出力は、ＳＹＮ信号のドライバＣＤ−８ＹＮと
遅延線ＤＬ−ＰＷに接続されＳＹＮ信号のパルスが作ら
れる。
遅延線ＤＬ−ＰＷに接続されＳＹＮ信号のパルスが作ら
れる。
従って、本回路では５ＫＥＷＩ、２の信号の組合せによ
り、バススキュー補償の異なる４つの５ＹＮ（ｅ号が作
成可能と′ｆｘす、異なるタイミングの作成に３いて、
本回路に何ら変更全必要としない。
り、バススキュー補償の異なる４つの５ＹＮ（ｅ号が作
成可能と′ｆｘす、異なるタイミングの作成に３いて、
本回路に何ら変更全必要としない。
第８図は上述した第７図のＴＩＭ回路の各部タイミング
チャートである。
チャートである。
テム構成に応じたスキー−タイミングの設定ができる。
ジャンパ端子の結線の変更は、−例であり、適当なスイ
ッチを設ければ更に容易とでる。
ッチを設ければ更に容易とでる。
（６）発明の効果
以上、詳細に説明したように、本発明のバススキュ・−
補償回路はシステムの拡張、縮小時にも容易にバススキ
ー−タイミング値を変更できるといった効果大なるもの
である。
補償回路はシステムの拡張、縮小時にも容易にバススキ
ー−タイミング値を変更できるといった効果大なるもの
である。
第１図は一般的な情報処理システムのブロック構成図、
第２図は第１図のタイムチャート、第３図ハシステムバ
スインタフェース部の構成図、第４図は第３図のタイミ
ング回路の従来構成図、第５図は第４図のタイムチャー
ト、第６図は本発明によるバススキュー補償回路のバス
構成図、第７図は本発明によるパススキュー補償回路の
タイミング回路部の構成図、第８図は第７図のタイミン
グチャートである。 図面において、ＣＰＵは中央処汀装置、ＰＵは分散型処
理装置、ＡＬＵはデータ部、ＣＴＬは制御部、ＢＲはバ
ッファ、ＴＩＭはタイミング回路、５ＫＥＷＨパススキ
ユ一補償信号作成回路、ＳＫＤけドライバ、ＳＫＲはレ
シーバをそれぞれ示す。 年１図 第 ２ 図 ３、Ｂｕｓ ＤＡＴＡ ＳＹ／Ｊ 鳩 ３ 図 第 ４ 図 拓５図 躬 乙 〔４
第２図は第１図のタイムチャート、第３図ハシステムバ
スインタフェース部の構成図、第４図は第３図のタイミ
ング回路の従来構成図、第５図は第４図のタイムチャー
ト、第６図は本発明によるバススキュー補償回路のバス
構成図、第７図は本発明によるパススキュー補償回路の
タイミング回路部の構成図、第８図は第７図のタイミン
グチャートである。 図面において、ＣＰＵは中央処汀装置、ＰＵは分散型処
理装置、ＡＬＵはデータ部、ＣＴＬは制御部、ＢＲはバ
ッファ、ＴＩＭはタイミング回路、５ＫＥＷＨパススキ
ユ一補償信号作成回路、ＳＫＤけドライバ、ＳＫＲはレ
シーバをそれぞれ示す。 年１図 第 ２ 図 ３、Ｂｕｓ ＤＡＴＡ ＳＹ／Ｊ 鳩 ３ 図 第 ４ 図 拓５図 躬 乙 〔４
Claims (1)
- 複数の装置を、バスにより結合し、該バスは少くともデ
ータ線と同期線を有し、該同期線の信号により該データ
線の情報をサンプリングするシステムにおいて、該バス
に該データ線と該同期線の信号送出間隔を決定するスキ
ュー補償信号を送出する回路を有しζ該パスに接続する
各装置は、該スキュー補償信号を受信し、該スキー−補
償信号により、該データ線と該同期線の信号送出間隔を
作成するタイミング回路を有すること全特徴とするバス
スキュー補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22863482A JPS59121522A (ja) | 1982-12-28 | 1982-12-28 | バススキユ−補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22863482A JPS59121522A (ja) | 1982-12-28 | 1982-12-28 | バススキユ−補償回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59121522A true JPS59121522A (ja) | 1984-07-13 |
Family
ID=16879409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22863482A Pending JPS59121522A (ja) | 1982-12-28 | 1982-12-28 | バススキユ−補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59121522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03157030A (ja) * | 1989-08-28 | 1991-07-05 | Hitachi Ltd | データ処理装置 |
-
1982
- 1982-12-28 JP JP22863482A patent/JPS59121522A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03157030A (ja) * | 1989-08-28 | 1991-07-05 | Hitachi Ltd | データ処理装置 |
| JPH082055B2 (ja) * | 1989-08-28 | 1996-01-10 | 株式会社日立製作所 | データ処理装置 |
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