JP2000307561A - バスシステム装置 - Google Patents
バスシステム装置Info
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- bus
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Abstract
(57)【要約】
【課題】配線間スキューのあるバスシステム装置を高速
化するための受信モジュールを提供する。 【解決手段】判定回路１１２は、各ビットで検出された
エッジのうち、一番早く検出されたエッジに同期して、
内部クロック信号ｉＣＬＫを生成する。 Ｄフリップフ
ロップ１０３は、内部クロック信号ｉＣＬＫに同期して
データを取り込む。これにより、配線間スキューが生じ
るバスシステムにおいて、動作周波数を上げてた場合で
も、本受信モジュールを用いて、データを確実に取り込
むことができる。
化するための受信モジュールを提供する。 【解決手段】判定回路１１２は、各ビットで検出された
エッジのうち、一番早く検出されたエッジに同期して、
内部クロック信号ｉＣＬＫを生成する。 Ｄフリップフ
ロップ１０３は、内部クロック信号ｉＣＬＫに同期して
データを取り込む。これにより、配線間スキューが生じ
るバスシステムにおいて、動作周波数を上げてた場合で
も、本受信モジュールを用いて、データを確実に取り込
むことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、バスシステム装
置、およびそれを備えた情報処理装置に関する。
置、およびそれを備えた情報処理装置に関する。
【０００２】
【従来の技術】近年、バスシステムを備えた、コンピュ
ータをはじめとする情報処理装置において、更なる高速
化が要求されており、その転送レートは、数百メガｂｐ
ｓからギガｂｐｓ台になっている。転送レートの向上に
は、バスの動作周波数を数百メガＨｚからギガＨｚ台に
上げることが考えられる。
ータをはじめとする情報処理装置において、更なる高速
化が要求されており、その転送レートは、数百メガｂｐ
ｓからギガｂｐｓ台になっている。転送レートの向上に
は、バスの動作周波数を数百メガＨｚからギガＨｚ台に
上げることが考えられる。
【０００３】一般のバスシステムでは、バスシステムに
接続される２つ以上のモジュール間でデータ転送を行
う。バスシステムを構成するバス配線は一般に、アドレ
ス信号用配線、データ信号用配線、制御信号用配線、ク
ロック信号用配線等で構成される。数百メガＨｚまでの
動作周波数でモジュール間のデータ転送を行う場合に
は、クロック信号に同期しての入出力を行うクロック同
期方式がよく用いられる。
接続される２つ以上のモジュール間でデータ転送を行
う。バスシステムを構成するバス配線は一般に、アドレ
ス信号用配線、データ信号用配線、制御信号用配線、ク
ロック信号用配線等で構成される。数百メガＨｚまでの
動作周波数でモジュール間のデータ転送を行う場合に
は、クロック信号に同期しての入出力を行うクロック同
期方式がよく用いられる。
【０００４】従来技術の構成例を図５に示す。図５は、
バスシステムにおいて、バス配線上に接続された２つの
モジュール間でデータ転送を行う場合の構成図である。
バスシステムにおいて、バス配線上に接続された２つの
モジュール間でデータ転送を行う場合の構成図である。
【０００５】５０１，５１１はそれぞれ送信用モジュー
ル、受信用モジュールである。５０１，５１１は、例え
ばＬＳＩ等の回路素子で構成したものでも良い。
ル、受信用モジュールである。５０１，５１１は、例え
ばＬＳＩ等の回路素子で構成したものでも良い。
【０００６】送信側モジュール５０１の構成について説
明する。
明する。
【０００７】送信モジュール５０１には、出力バッファ
として、Ｄフリップフロップ（以下、Ｄ−ＦＦ）５０２
が設けられている。Ｄ−ＦＦ５０２は、入力端子Ｄ、出
力端子Ｑ、およびクロック入力端子を備えている。クロ
ック入力端子の信号レベルがＬレベルからＨレベルに変
化する瞬間（立ち上がり時）、もしくはＬレベルからＨ
レベルに変化する瞬間（立ち下がり時）のどちらかの状
態に、入力端子Ｄの信号レベルを出力端子Ｑに反映す
る。クロック入力端子の信号レベルが変化しない間は、
入力端子Ｄの信号レベルにかかわらず、出力端子Ｑの信
号レベルは不変である。これにより、クロック信号に同
期してデータを出力することが可能である。
として、Ｄフリップフロップ（以下、Ｄ−ＦＦ）５０２
が設けられている。Ｄ−ＦＦ５０２は、入力端子Ｄ、出
力端子Ｑ、およびクロック入力端子を備えている。クロ
ック入力端子の信号レベルがＬレベルからＨレベルに変
化する瞬間（立ち上がり時）、もしくはＬレベルからＨ
レベルに変化する瞬間（立ち下がり時）のどちらかの状
態に、入力端子Ｄの信号レベルを出力端子Ｑに反映す
る。クロック入力端子の信号レベルが変化しない間は、
入力端子Ｄの信号レベルにかかわらず、出力端子Ｑの信
号レベルは不変である。これにより、クロック信号に同
期してデータを出力することが可能である。
【０００８】クロック信号は、送信側モジュール内のＤ
−ＦＦ５０２や、他の回路に供給される。
−ＦＦ５０２や、他の回路に供給される。
【０００９】送信側モジュール５０１の内部回路から
は、他の受信モジュールに出力するためのデータが送ら
れてくる。このデータはＤ−ＦＦ５０２によってクロッ
ク信号に同期して、受信側モジュールに向けて出力され
る。
は、他の受信モジュールに出力するためのデータが送ら
れてくる。このデータはＤ−ＦＦ５０２によってクロッ
ク信号に同期して、受信側モジュールに向けて出力され
る。
【００１０】クロック信号は、送信側モジュール５０１
に設けられた、Ｄ−ＦＦ５０２に供給される。また、こ
のクロック信号は、受信側モジュール５１１に設けられ
たＤ−ＦＦ５１２にも供給される。
に設けられた、Ｄ−ＦＦ５０２に供給される。また、こ
のクロック信号は、受信側モジュール５１１に設けられ
たＤ−ＦＦ５１２にも供給される。
【００１１】受信側モジュール５１１について説明す
る。
る。
【００１２】受信側モジュール５１１には、入力バッフ
ァとして、Ｄ−ＦＦ５１２が設けられている。送信側モ
ジュール５０１から送られてきたデータは、Ｄ−ＦＦ５
１２のデータ入力端子Ｄに入力される。Ｄ−ＦＦ５１２
は、前述のクロック信号に同期して、データを取り込
む。
ァとして、Ｄ−ＦＦ５１２が設けられている。送信側モ
ジュール５０１から送られてきたデータは、Ｄ−ＦＦ５
１２のデータ入力端子Ｄに入力される。Ｄ−ＦＦ５１２
は、前述のクロック信号に同期して、データを取り込
む。
【００１３】本説明では、送信側モジュール５０１から
受信側モジュール５１１までの一連のデータの転送回路
について、Ｄ−ＦＦ５０２、５１２による１組分のみ図
示しているが、実際のシステムでは、データ信号の本数
（データのビット長）分設けられている。
受信側モジュール５１１までの一連のデータの転送回路
について、Ｄ−ＦＦ５０２、５１２による１組分のみ図
示しているが、実際のシステムでは、データ信号の本数
（データのビット長）分設けられている。
【００１４】なお、図５において、２つのモジュールに
は、それぞれ、Ｄ−ＦＦ５０２をはじめとする送信用回
路と、Ｄ−ＦＦ５１２をはじめとする受信用回路だけを
図示しているが、１つのモジュールに送信用回路と受信
用回路を設けている場合もある。また、図５はデータ信
号だけを図示しているが、アドレス信号や制御信号等を
クロック信号に同期して転送する場合には、データ信号
と同様に接続する場合がある。
は、それぞれ、Ｄ−ＦＦ５０２をはじめとする送信用回
路と、Ｄ−ＦＦ５１２をはじめとする受信用回路だけを
図示しているが、１つのモジュールに送信用回路と受信
用回路を設けている場合もある。また、図５はデータ信
号だけを図示しているが、アドレス信号や制御信号等を
クロック信号に同期して転送する場合には、データ信号
と同様に接続する場合がある。
【００１５】
【発明が解決しようとする課題】従来技術において、送
信側モジュール５０１と受信側モジュール５１１との間
を結ぶバス配線を構成するデータ信号配線は、データの
ビット数分設けられているが、これらの配線長は全て等
しいことが望ましい。しかし、実際にプリント配線基板
上にバス配線を構成する場合には、配線の制限等のため
に、各データ信号間の配線長にばらつきが生じる。これ
らは、データ信号間における伝搬遅延差（ピン間スキュ
ー、配線間スキュー）となる。また、動作環境、外来ノ
イズの影響や、データパターン等によっても、この遅延
時間差が生じる。
信側モジュール５０１と受信側モジュール５１１との間
を結ぶバス配線を構成するデータ信号配線は、データの
ビット数分設けられているが、これらの配線長は全て等
しいことが望ましい。しかし、実際にプリント配線基板
上にバス配線を構成する場合には、配線の制限等のため
に、各データ信号間の配線長にばらつきが生じる。これ
らは、データ信号間における伝搬遅延差（ピン間スキュ
ー、配線間スキュー）となる。また、動作環境、外来ノ
イズの影響や、データパターン等によっても、この遅延
時間差が生じる。
【００１６】図５は、クロック信号と、受信モジュール
におけるデータ信号との関係を示すタイミングチャート
である。図５では、データ信号Ｄ１、Ｄ２およびＤ３の
３つである場合であり、さらに、データを３個続けて送
信する場合を示している。この３個のデータをＡ，Ｂ，
Ｃと呼ぶことにする。
におけるデータ信号との関係を示すタイミングチャート
である。図５では、データ信号Ｄ１、Ｄ２およびＤ３の
３つである場合であり、さらに、データを３個続けて送
信する場合を示している。この３個のデータをＡ，Ｂ，
Ｃと呼ぶことにする。
【００１７】送信側モジュール５０１からは、データＤ
１，Ｄ２およびＤ３はクロック信号ＣＬＫに同期して同
時に出力される。データと同時にクロック信号ＣＬＫも
受信側モジュールに送られる。しかし、図５に示すよう
に、前述のピン間スキューにより、受信側モジュール５
１１で受け取るデータＤ１，Ｄ２およびＤ３のタイミン
グには、ばらつきがある。
１，Ｄ２およびＤ３はクロック信号ＣＬＫに同期して同
時に出力される。データと同時にクロック信号ＣＬＫも
受信側モジュールに送られる。しかし、図５に示すよう
に、前述のピン間スキューにより、受信側モジュール５
１１で受け取るデータＤ１，Ｄ２およびＤ３のタイミン
グには、ばらつきがある。
【００１８】ここで、Ｂのデータを受信する場合、クロ
ック信号ＣＬＫのＢ点に同期してデータを取り込むとす
る。前述のピン間スキューによって、Ｄ１，Ｄ２および
Ｄ３のデータが揃う区間（Ｗｉｎｄｏｗ）は、データの
パルス幅（送信周期）よりも短くなる。システムを設計
する場合、クロック信号ＣＬＫの立ち下がり点が、この
区間内に入るように設計する必要がある。
ック信号ＣＬＫのＢ点に同期してデータを取り込むとす
る。前述のピン間スキューによって、Ｄ１，Ｄ２および
Ｄ３のデータが揃う区間（Ｗｉｎｄｏｗ）は、データの
パルス幅（送信周期）よりも短くなる。システムを設計
する場合、クロック信号ＣＬＫの立ち下がり点が、この
区間内に入るように設計する必要がある。
【００１９】従来技術では、動作周波数を上げること
で、前述のデータが揃う区間が短くなるため、動作周波
数の向上による高速化が難しい。
で、前述のデータが揃う区間が短くなるため、動作周波
数の向上による高速化が難しい。
【００２０】本発明の目的は、ピン間スキューのあるデ
ータバスにおいて、信号伝送の高速化の可能なバスシス
テム装置を提供することにある。
ータバスにおいて、信号伝送の高速化の可能なバスシス
テム装置を提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するため
の本発明の一態様によれば、データ幅が２ビット以上の
データバスを有するバスシステム装置であって、前記バ
スシステム装置は、データ信号を受信するデータ受信回
路を有し、前記データ受信回路は送られてきたデータの
変化点を検出する検出回路と、前記検出回路からの検出
結果を判定する判定回路、を有し、前記判定回路は前記
検出回路によって検出したデータの変化点からクロック
信号を生成することを特徴とするデータ受信回路が提供
される。
の本発明の一態様によれば、データ幅が２ビット以上の
データバスを有するバスシステム装置であって、前記バ
スシステム装置は、データ信号を受信するデータ受信回
路を有し、前記データ受信回路は送られてきたデータの
変化点を検出する検出回路と、前記検出回路からの検出
結果を判定する判定回路、を有し、前記判定回路は前記
検出回路によって検出したデータの変化点からクロック
信号を生成することを特徴とするデータ受信回路が提供
される。
【００２２】上記目的を達成するための本発明のさらに
別の態様によれば、データ幅が１ビット以上のデータバ
スを有するバスシステム装置であって、前記バスシステ
ム装置は、データ信号を送信するデータ送信回路を有
し、さらに前記バスシステム装置にダミーデータ信号を
設け、データバス上のデータが変化しない場合にダミー
データ信号が変化することを特徴とするデータ送信回路
が提供される。
別の態様によれば、データ幅が１ビット以上のデータバ
スを有するバスシステム装置であって、前記バスシステ
ム装置は、データ信号を送信するデータ送信回路を有
し、さらに前記バスシステム装置にダミーデータ信号を
設け、データバス上のデータが変化しない場合にダミー
データ信号が変化することを特徴とするデータ送信回路
が提供される。
【００２３】
【発明の実施の形態】本発明の第１の実施の形態を、図
１を用いて説明する。
１を用いて説明する。
【００２４】図１は、本発明による受信側モジュールの
構成図である。
構成図である。
【００２５】１０１は受信側モジュールである。送信側
モジュールから出力されたデータは、バス配線を通り、
本受信側モジュール１０１で受信される。
モジュールから出力されたデータは、バス配線を通り、
本受信側モジュール１０１で受信される。
【００２６】１１１はエッジ検出回路である。エッジ検
出回路１１１は、受信側モジュールに送られてきたデー
タ信号のレベル変化に同期してレベルが変化する。これ
により、データ信号のエッジを検出する。
出回路１１１は、受信側モジュールに送られてきたデー
タ信号のレベル変化に同期してレベルが変化する。これ
により、データ信号のエッジを検出する。
【００２７】本実施形態では、受信側モジュール１０１
の一連のデータの転送回路である、Ｄ−ＦＦ１０３およ
びエッジ検出回路１１１について、１組分だけ図示して
いる。実際のシステムでは、これらの回路は、データバ
スを構成する信号の本数（データバスのビット長）分だ
け設けられている。各データ信号の変化は、各々に設け
られたエッジ検出回路によって検出する。
の一連のデータの転送回路である、Ｄ−ＦＦ１０３およ
びエッジ検出回路１１１について、１組分だけ図示して
いる。実際のシステムでは、これらの回路は、データバ
スを構成する信号の本数（データバスのビット長）分だ
け設けられている。各データ信号の変化は、各々に設け
られたエッジ検出回路によって検出する。
【００２８】各データ毎に検出されたエッジは、全て判
定回路１１２に入力される。判定回路１１２は、各デー
タで検出されたエッジの中で、一番先に検出されたエッ
ジに合わせて、出力レベルを反転する。この出力は、デ
ータ信号を基に生成された、内部クロック信号ｉＣＬＫ
となる。
定回路１１２に入力される。判定回路１１２は、各デー
タで検出されたエッジの中で、一番先に検出されたエッ
ジに合わせて、出力レベルを反転する。この出力は、デ
ータ信号を基に生成された、内部クロック信号ｉＣＬＫ
となる。
【００２９】他方、受信モジュール１０１に送られたデ
ータは、バッファ１０４を通り、内部クロック信号ｉＣ
ＬＫに同期して、Ｄ−ＦＦ１０３によって取り込まれ
る。
ータは、バッファ１０４を通り、内部クロック信号ｉＣ
ＬＫに同期して、Ｄ−ＦＦ１０３によって取り込まれ
る。
【００３０】バッファ１０４は、受信側モジュールに入
力されたデータを遅延してＤ−ＦＦ１０３に送るために
設けられている。バッファ１０４の遅延時間は、エッジ
検出回路１１１と、判定回路１１２の遅延時間に、Ｄ−
ＦＦ１０３の持つホールド時間を合わせた時間と同じに
すると良い。
力されたデータを遅延してＤ−ＦＦ１０３に送るために
設けられている。バッファ１０４の遅延時間は、エッジ
検出回路１１１と、判定回路１１２の遅延時間に、Ｄ−
ＦＦ１０３の持つホールド時間を合わせた時間と同じに
すると良い。
【００３１】内部クロックｉＣＬＫは、Ｄ−ＦＦ１０３
の他に、エッジ検出回路１１１にもフィードバックされ
ている。これは、データが変化しないビット（検出する
エッジが無いビット）のエッジ検出回路に対して、エッ
ジ検出を完了したことを通知するためである。
の他に、エッジ検出回路１１１にもフィードバックされ
ている。これは、データが変化しないビット（検出する
エッジが無いビット）のエッジ検出回路に対して、エッ
ジ検出を完了したことを通知するためである。
【００３２】受信側モジュール１０１の動作を図２を用
いて説明する。
いて説明する。
【００３３】図２は、エッジ検出回路の出力ＤＥ１，Ｄ
Ｅ２，ＤＥ３，内部クロック信号ｉＣＬＫ、バッファ１
０４の出力点におけるデータ信号Ｄ１の、タイミングチ
ャートである。本説明では、データバス上のビット数を
３個としている。また、３つのデータＡ，Ｂ，Ｃが連続
で送られている。
Ｅ２，ＤＥ３，内部クロック信号ｉＣＬＫ、バッファ１
０４の出力点におけるデータ信号Ｄ１の、タイミングチ
ャートである。本説明では、データバス上のビット数を
３個としている。また、３つのデータＡ，Ｂ，Ｃが連続
で送られている。
【００３４】受信モジュール１０１にデータが送られ、
データＡ，Ｂ，Ｃの変化点ごとに、エッジ検出回路の出
力ＤＥ１，ＤＥ２およびＤＥ３が変化している。配線間
スキューにより、検出エッジのタイミングには、ばらつ
きがある。
データＡ，Ｂ，Ｃの変化点ごとに、エッジ検出回路の出
力ＤＥ１，ＤＥ２およびＤＥ３が変化している。配線間
スキューにより、検出エッジのタイミングには、ばらつ
きがある。
【００３５】判定回路１１２は、検出エッジＤＥ１，Ｄ
Ｅ２，ＤＥ３の中で、一番早く検出されたエッジに合わ
せて、内部クロック信号ｉＣＬＫを生成する。
Ｅ２，ＤＥ３の中で、一番早く検出されたエッジに合わ
せて、内部クロック信号ｉＣＬＫを生成する。
【００３６】図２のデータＤ１は、バッファ１０４によ
り、前述した時間だけ遅延されたデータを示している。
Ｄ−ＦＦ１０３は、内部クロック信号ｉＣＬＫに同期し
て、この遅延されたデータを取り込む。
り、前述した時間だけ遅延されたデータを示している。
Ｄ−ＦＦ１０３は、内部クロック信号ｉＣＬＫに同期し
て、この遅延されたデータを取り込む。
【００３７】Ａのデータを取り込む場合は、データ信号
がＡからＢに切り替わる時のエッジを用いる。また、Ｂ
のデータを取り込む場合は、データ信号がＢからＣに切
り替わるときに検出されたエッジを用いる。
がＡからＢに切り替わる時のエッジを用いる。また、Ｂ
のデータを取り込む場合は、データ信号がＢからＣに切
り替わるときに検出されたエッジを用いる。
【００３８】Ｄ−ＦＦ１０３で取り込むデータは、バッ
ファ１０４により遅延されており、Ｄ−ＦＦ１０３での
データの取り込みを完了する前に、データが途切れない
ようにしている。また、一番先に切り替わるデータの変
化点を基準に内部クロックｉＣＬＫを生成するため、基
準以外のデータが、基準になったデータよりも早く途切
れることは無い。そのため、生成された内部クロック信
号ｉＣＬＫを用いて、全てのデータをＤ−ＦＦにより取
り込むことが可能となる。
ファ１０４により遅延されており、Ｄ−ＦＦ１０３での
データの取り込みを完了する前に、データが途切れない
ようにしている。また、一番先に切り替わるデータの変
化点を基準に内部クロックｉＣＬＫを生成するため、基
準以外のデータが、基準になったデータよりも早く途切
れることは無い。そのため、生成された内部クロック信
号ｉＣＬＫを用いて、全てのデータをＤ−ＦＦにより取
り込むことが可能となる。
【００３９】本発明を用いることで、配線間スキューが
生じるようなバスシステムにおいて、動作周波数を上げ
てた場合でも、データ信号だけを用いて、確実に受信側
モジュールでデータを取り込むことができる。また、ク
ロック信号とデータ信号との間で位相を調節する必要が
無いため、バスシステムの設計が容易である。さらに、
クロック信号から常に高速なパルスが出力されないた
め、モジュールおよび装置からの放射ノイズを低減する
ことができる。
生じるようなバスシステムにおいて、動作周波数を上げ
てた場合でも、データ信号だけを用いて、確実に受信側
モジュールでデータを取り込むことができる。また、ク
ロック信号とデータ信号との間で位相を調節する必要が
無いため、バスシステムの設計が容易である。さらに、
クロック信号から常に高速なパルスが出力されないた
め、モジュールおよび装置からの放射ノイズを低減する
ことができる。
【００４０】本発明の第２の実施の形態を、図３を用い
て説明する。
て説明する。
【００４１】図３は、本発明による送信側モジュールの
構成図である。
構成図である。
【００４２】３０１は送信側モジュールである。送信側
モジュールからは、データ信号の他に、１本のダミーデ
ータ信号が出力される。本実施形態では、送信側モジュ
ール３０１の一連のデータの転送回路である、 Ｄ−Ｆ
Ｆ３０２およびＥＸ−ＯＲ３１１について、１組分だけ
図示しているが、実際のシステムでは、これらの回路
は、データバスを構成する信号の本数（データバスのビ
ット長）分だけ設けられている。
モジュールからは、データ信号の他に、１本のダミーデ
ータ信号が出力される。本実施形態では、送信側モジュ
ール３０１の一連のデータの転送回路である、 Ｄ−Ｆ
Ｆ３０２およびＥＸ−ＯＲ３１１について、１組分だけ
図示しているが、実際のシステムでは、これらの回路
は、データバスを構成する信号の本数（データバスのビ
ット長）分だけ設けられている。
【００４３】３０２はＤ−ＦＦであり、内部回路から送
られてくるデータを、クロック信号ＣＬＫに同期して出
力する。
られてくるデータを、クロック信号ＣＬＫに同期して出
力する。
【００４４】３１１はＥＸ−ＯＲゲート（ＥＸｃｌｕｓ
ｉｖｅ−ＯＲ、排他的論理和ゲート）である。ＥＸ−Ｏ
Ｒは、２本の入力端子のデータが等しい場合にはＬレベ
ル、等しくない場合にはＨレベルを、出力端子から出力
する。
ｉｖｅ−ＯＲ、排他的論理和ゲート）である。ＥＸ−Ｏ
Ｒは、２本の入力端子のデータが等しい場合にはＬレベ
ル、等しくない場合にはＨレベルを、出力端子から出力
する。
【００４５】ＥＸ−ＯＲ３１１は、Ｄ−ＦＦ３０２によ
り出力中のデータと、次のクロック信号により出力され
るであろうデータとを比較する。Ｄ−ＦＦ３０２に次の
クロック信号が入力されても、データが変化しない場
合、ＥＸ−ＯＲ３１１の出力はＬレベルとなる。逆に、
Ｄ−ＦＦ３０２に次のクロック信号が入力されたとき、
データが変化する場合は、ＥＸ−ＯＲ３１１の出力はＨ
レベルとなる。
り出力中のデータと、次のクロック信号により出力され
るであろうデータとを比較する。Ｄ−ＦＦ３０２に次の
クロック信号が入力されても、データが変化しない場
合、ＥＸ−ＯＲ３１１の出力はＬレベルとなる。逆に、
Ｄ−ＦＦ３０２に次のクロック信号が入力されたとき、
データが変化する場合は、ＥＸ−ＯＲ３１１の出力はＨ
レベルとなる。
【００４６】３１２は多入力ＮＯＲゲートである。デー
タバスの各ビット毎に設けられたＥＸ−ＯＲゲートの出
力が、多入力ＮＯＲゲート３１２に入力されている。各
ビットのＥＸ−ＯＲゲートの出力が全てＬレベルの場
合、多入力ＮＯＲゲート３１２の出力はＨレベルとな
り、それ以外の場合はＬレベルとなる。すなわち、転送
すべきデータバス上のデータが、次のクロック信号が入
力されても変化しないような場合に、多入力ＮＯＲゲー
ト３１２の出力がＨレベルとなる。
タバスの各ビット毎に設けられたＥＸ−ＯＲゲートの出
力が、多入力ＮＯＲゲート３１２に入力されている。各
ビットのＥＸ−ＯＲゲートの出力が全てＬレベルの場
合、多入力ＮＯＲゲート３１２の出力はＨレベルとな
り、それ以外の場合はＬレベルとなる。すなわち、転送
すべきデータバス上のデータが、次のクロック信号が入
力されても変化しないような場合に、多入力ＮＯＲゲー
ト３１２の出力がＨレベルとなる。
【００４７】３１３はＥＸ−ＯＲゲートであり、３１４
はＤ−ＦＦである。ＥＸ−ＯＲゲート３１３とＤ−ＦＦ
３１４により、ダミーデータ信号を生成する。 このダ
ミーデータ信号は、他のデータと同様、クロック信号に
同期した信号である。
はＤ−ＦＦである。ＥＸ−ＯＲゲート３１３とＤ−ＦＦ
３１４により、ダミーデータ信号を生成する。 このダ
ミーデータ信号は、他のデータと同様、クロック信号に
同期した信号である。
【００４８】ＥＸ−ＯＲゲート３１３の２本の入力端子
のうち、１本は多入力ＮＯＲゲート３１２の出力と接続
されており、他方はＤ−ＦＦ３１４の出力端子と接続さ
れている。
のうち、１本は多入力ＮＯＲゲート３１２の出力と接続
されており、他方はＤ−ＦＦ３１４の出力端子と接続さ
れている。
【００４９】多入力ＮＯＲゲート３１２の出力がＬレベ
ルの場合、クロック信号がＤ−ＦＦ３１４に入力されて
も、ダミーデータの信号レベルは不変である。多入力Ｎ
ＯＲゲート３１２の出力がＨレベルの場合、クロック信
号がＤ−ＦＦ３１４に入力される度に、ダミーデータ信
号のレベルが反転する。すなわち、データバス上の信号
レベルが、次のクロック信号が入力されても変化しない
場合にのみ、ダミーデータ信号が変化する。
ルの場合、クロック信号がＤ−ＦＦ３１４に入力されて
も、ダミーデータの信号レベルは不変である。多入力Ｎ
ＯＲゲート３１２の出力がＨレベルの場合、クロック信
号がＤ−ＦＦ３１４に入力される度に、ダミーデータ信
号のレベルが反転する。すなわち、データバス上の信号
レベルが、次のクロック信号が入力されても変化しない
場合にのみ、ダミーデータ信号が変化する。
【００５０】本実施形態の送信側モジュール３０１と、
第１の実施形態による受信側モジュール１０１とを接続
する場合、受信側モジュール１０１においては、他のデ
ータ信号と同様にダミーデータ信号のエッジ検出も行う
ようにする。
第１の実施形態による受信側モジュール１０１とを接続
する場合、受信側モジュール１０１においては、他のデ
ータ信号と同様にダミーデータ信号のエッジ検出も行う
ようにする。
【００５１】本実施形態により、クロック信号が入力さ
れてもデータバスの信号レベルが変化しないような連続
データが転送可能となる。
れてもデータバスの信号レベルが変化しないような連続
データが転送可能となる。
【００５２】本発明の第３の実施の形態を、図４を用い
て説明する。
て説明する。
【００５３】図４は、本発明を用いて構成された情報処
理装置の構成図である。
理装置の構成図である。
【００５４】４００は、バックプレーン基板である。バ
ックプレーン基板４００には、サブ基板４０１，４０
２，４０３，４０４が搭載されている。サブ基板４０
１，４０２，４０３，４０４、および、バックプレーン
基板４００上に設けられたバスブリッジ４２１は、バス
配線４２２により相互に接続されている。サブ基板４０
１には、中央処理装置（ＣＰＵ）４１１、キャッシュメ
モリ４１２、およびバスブリッジ４１３が設けられてい
る。バスブリッジ４１３は、バス配線４１５とコネクタ
４１４を通じて、バス配線４２２と接続されている。サ
ブ基板４０２，４０３，４０４については、図示しない
が、サブ基板４０１と同様の回路や、あるいはメモリや
バスブリッジ等が設けられている。
ックプレーン基板４００には、サブ基板４０１，４０
２，４０３，４０４が搭載されている。サブ基板４０
１，４０２，４０３，４０４、および、バックプレーン
基板４００上に設けられたバスブリッジ４２１は、バス
配線４２２により相互に接続されている。サブ基板４０
１には、中央処理装置（ＣＰＵ）４１１、キャッシュメ
モリ４１２、およびバスブリッジ４１３が設けられてい
る。バスブリッジ４１３は、バス配線４１５とコネクタ
４１４を通じて、バス配線４２２と接続されている。サ
ブ基板４０２，４０３，４０４については、図示しない
が、サブ基板４０１と同様の回路や、あるいはメモリや
バスブリッジ等が設けられている。
【００５５】本発明を、バス配線４２２，４１５により
接続されているバスブリッジ４２１，４１３や、ＣＰＵ
４１１またはキャッシュメモリ４１２に適用すること
で、情報処理装置の高速化を図ることが可能となる。
接続されているバスブリッジ４２１，４１３や、ＣＰＵ
４１１またはキャッシュメモリ４１２に適用すること
で、情報処理装置の高速化を図ることが可能となる。
【００５６】
【発明の効果】以上のように本発明によれば、モジュー
ル間の配線長の差などにより配線間スキューが生じるバ
スシステムにおいて、動作周波数を上げてた場合でも、
受信側モジュールでデータを取り込むことができる。
ル間の配線長の差などにより配線間スキューが生じるバ
スシステムにおいて、動作周波数を上げてた場合でも、
受信側モジュールでデータを取り込むことができる。
【００５７】また、クロック信号とデータ信号との間で
位相を調節する必要が無いため、バスシステムの設計が
容易である。
位相を調節する必要が無いため、バスシステムの設計が
容易である。
【００５８】さらに、クロック信号から常に高速なパル
スが出力されないため、モジュールおよび装置からの放
射ノイズを低減することができる。
スが出力されないため、モジュールおよび装置からの放
射ノイズを低減することができる。
【図１】本発明の第１の実施形態であるバスシステム装
置の概略を示す構成図である。
置の概略を示す構成図である。
【図２】第１の実施形態における動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】本発明の第２の実施形態の概略を示す構成図で
ある。
ある。
【図４】本発明の第３の実施形態の概略を示す構成図で
ある。
ある。
【図５】従来技術の概略を示す構成図である。
【図６】従来技術における動作を説明するためのタイミ
ングチャートである。
ングチャートである。
１０１，５１１…受信側モジュール、１０３，３０２，
３１４，５０２，５１２…Ｄフリップフロップ、１０４
…バッファ、１１１…エッジ検出回路、１１２…判定回
路、３０１，５０１…送信側モジュール、３１１，３１
３…ＥＸ−ＯＲゲート、３１２…多入力ＮＯＲゲート、
４００…バックプレーン基板、４０１，４０２，４０
３，４０４…サブ基板、４１１…ＣＰＵ、４１２…キャ
ッシュメモリ、４１３，４２１…バスブリッジ、４１４
…コネクタ、４１５，４２２…バス配線。
３１４，５０２，５１２…Ｄフリップフロップ、１０４
…バッファ、１１１…エッジ検出回路、１１２…判定回
路、３０１，５０１…送信側モジュール、３１１，３１
３…ＥＸ−ＯＲゲート、３１２…多入力ＮＯＲゲート、
４００…バックプレーン基板、４０１，４０２，４０
３，４０４…サブ基板、４１１…ＣＰＵ、４１２…キャ
ッシュメモリ、４１３，４２１…バスブリッジ、４１４
…コネクタ、４１５，４２２…バス配線。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K028 AA01 CC05 EE05 NN31 PP15 SS02 SS12 SS23 5K032 AA02 BA11 BA14 DA12 DB16 5K047 AA02 AA07 AA08 BB04 GG06 GG24 KK02 MM23 MM28 MM60
Claims (4)
- 【請求項１】データ幅が２ビット以上のデータバスを有
するバスシステム装置であって、前記バスシステム装置
は、データ信号を受信するデータ受信回路を有し、前記
データ受信回路は送られてきたデータの変化点を検出す
る検出回路と、前記検出回路からの検出結果を判定する
判定回路を有し、前記判定回路は前記検出回路によって
検出したデータの変化点からクロック信号を生成するこ
とを特徴とするバスシステム装置。 - 【請求項２】データ幅が１ビット以上のデータバスを有
するバスシステム装置であって、前記バスシステム装置
は、データ信号を送信するデータ送信回路を有し、さら
に前記バスシステム装置にダミーデータ信号を設け、デ
ータバス上のデータが変化しない場合にのみダミーデー
タ信号が変化することを特徴とするバスシステム装置。 - 【請求項３】請求項１または２記載のデータ受信回路お
よびデータ送信回路を備えたことを特徴とするバスシス
テム装置。 - 【請求項４】請求項１から３のいずれか１項記載のバス
システム装置において、情報処理装置であることを特徴
とするバスシステム装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11113198A JP2000307561A (ja) | 1999-04-21 | 1999-04-21 | バスシステム装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11113198A JP2000307561A (ja) | 1999-04-21 | 1999-04-21 | バスシステム装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000307561A true JP2000307561A (ja) | 2000-11-02 |
Family
ID=14606051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11113198A Pending JP2000307561A (ja) | 1999-04-21 | 1999-04-21 | バスシステム装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000307561A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7020851B2 (en) | 2002-04-19 | 2006-03-28 | Oki Electric Industry Co., Ltd. | Universal serial bus circuit and data structure |
| JP2010239471A (ja) * | 2009-03-31 | 2010-10-21 | Panasonic Corp | 時分割多重化回路、信号伝送装置 |
| JP2016528813A (ja) * | 2013-07-22 | 2016-09-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 多相クロック生成方法 |
| JP2016538747A (ja) * | 2013-10-03 | 2016-12-08 | クアルコム，インコーポレイテッド | Ｐｈｙの変更を最小限に抑えかつプロトコルを変更せずにｍｉｐｉ ｄ−ｐｈｙリンクレートを向上させるための方法 |
-
1999
- 1999-04-21 JP JP11113198A patent/JP2000307561A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7020851B2 (en) | 2002-04-19 | 2006-03-28 | Oki Electric Industry Co., Ltd. | Universal serial bus circuit and data structure |
| JP2010239471A (ja) * | 2009-03-31 | 2010-10-21 | Panasonic Corp | 時分割多重化回路、信号伝送装置 |
| JP2016528813A (ja) * | 2013-07-22 | 2016-09-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 多相クロック生成方法 |
| JP2016538747A (ja) * | 2013-10-03 | 2016-12-08 | クアルコム，インコーポレイテッド | Ｐｈｙの変更を最小限に抑えかつプロトコルを変更せずにｍｉｐｉ ｄ−ｐｈｙリンクレートを向上させるための方法 |
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