JPH11261387A - 制御信号整形装置 - Google Patents

Abstract

(57)【要約】 【課題】 同期回路方式を採用することなく、制御信号
の変化点付近で波形歪みが生じても被制御回路の誤動作
を防ぐ制御信号整形装置を提供する。 【解決手段】 制御信号入力ＣＳＩの立ち下がりエッジ
からセットパルス発生器６でＲＳフリップフロップセッ
ト信号ＲＳＳを作成し、制御信号入力ＣＳＩの立ち上が
りエッジからリセットパルス発生器７でＲＳフリップフ
ロップリセット信号ＲＳＲを作成し、ＲＳフリップフロ
ップ５で制御信号出力ＣＳＯに波形整形された制御信号
を復元するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、デジタル回路の
制御信号の波形整形を行う制御信号整形装置に関するも
のである。

【０００２】

【従来の技術】図２は従来のデジタル回路を示すブロッ
ク図である。図２において、１は制御信号を出力する制
御信号出力回路、２は制御信号を伝送する制御信号伝送
路、３は制御信号により制御される被制御回路である。

【０００３】次に動作について説明する。説明を具体的
にするために、仮りに被制御回路３をＦＩＦＯメモリで
あるとする。この場合、制御信号出力回路１はメモリコ
ントローラからＦＩＦＯメモリへのライト信号を出力す
るバッファが、また制御信号伝送路２はプリント基板上
の銅箔パターンがそれぞれに該当する。ＦＩＦＯメモリ
とバッファは同一基板上に存在することもあるし、コネ
クタを介してバス基板上の銅箔パターンで接続されてい
ることもある。また、バッファ１個に対して複数のＦＩ
ＦＯメモリ素子が接続されることもある。

【０００４】制御信号出力回路１としてのバッファから
出力される制御信号を負論理のＦＩＦＯメモリライトパ
ルスとする。制御信号伝送路２としての銅箔パターンを
介して伝送されるこの制御信号の立ち上がりエッジによ
り、被制御回路３としてのＦＩＦＯメモリはそのデータ
入力端子に入力されているデータ信号を内部メモリに書
き込み、書き込みアドレスカウンタをインクリメントす
るという一連の書き込み動作が起動されることになる。

【０００５】

【発明が解決しようとする課題】従来のデジタル回路は
以上のように構成されているので、制御信号出力回路１
から出力された制御信号が被制御回路３に正しく伝送さ
れれば、被制御回路３は正常に動作する。しかし、制御
信号が正しく伝送されなかった場合には誤動作が発生す
ることがある。

【０００６】具体的に誤動作の例を説明する。図３は
［従来の技術］の欄で説明したＦＩＦＯメモリのライト
パルスが正しく伝送されなかった時の負論理のパルス波
形の例であり、デジタル信号伝送時によく見られる高周
波におけるインピーダンス不整合やグランドバウンスに
より生じる典型的な歪み波形の説明を容易にするために
デフォルメしたものである。ＡはＦＩＦＯメモリに書き
込み動作をさせたい立ち上がりエッジである。一方、Ｂ
とＣはＦＩＦＯメモリが誤って書き込み動作を起動して
しまう立ち上がりエッジである。エッジ制御の制御信号
に閾値電圧を超える立ち上がりエッジが意図しないタイ
ミングで発生することにより、被制御回路は誤動作を起
こしてしまう。

【０００７】このような問題が生じる原因がデジタル制
御信号の伝送にあることはよく知られていることであ
る。この問題を解決するために一般的に行われている方
法には大きく分けて２つある。

【０００８】一つは波形歪みを回路の誤動作を引き起こ
さないレベルに抑える方法である。具体的にはバッファ
にドライブ能力の高いものを使用し、適切な終端を行な
うことによりインピーダンス不整合を抑える、アース・
電源ラインのインピーダンスを下げてグランドバウンス
を低減する、パターンの引き回しに留意する、バス接続
においては負荷を分散するために同一の信号でも複数の
バッファによりドライブし信号線を分ける、出力バッフ
ァのスルーレートを調整するなど、電子回路の物理的特
性に配慮した対策が必要となる。

【０００９】しかしながら、例えばバス基板上に複数の
基板を装着するような構成で、用途に応じて装着する基
板の種類や枚数を選択する装置の場合、基板の種類や枚
数によって信号線路の物理的特性が変化してしまうた
め、単純に物理的特性に配慮した対策を行うだけでは十
分な効果が得られないことが多い。

【００１０】もう一つの解決策は波形歪みがあっても回
路が誤動作しないようにする方法である。これは同期回
路方式と呼ばれる方法で、波形あるいは制御信号を出力
する回路と入力される回路の双方で同期したクロックに
より制御信号を適切な位相でラッチすることで制御信号
の変化点付近での波形歪みの影響を排除することができ
る。

【００１１】しかしながら、同期回路方式には同期用の
クロックが必要であるが、同期用のクロックはその性格
上、これを正確に伝送しなければならない。これは、信
号を正しく伝送できないという問題を解決するという目
的とは根本的に矛盾しているため、クロック信号を特殊
な方法で伝送する必要が生じることになり、回路の複雑
化を招く。また、同期回路方式はクロック信号を特殊な
方法で伝送する必要があることや、信号を出力する側と
入力する側の双方でラッチする必要があることなどか
ら、設計済みの回路に簡単に追加できるような対策では
ない。

【００１２】この発明は、設計済みの回路にでも容易に
追加できるような比較的簡単な構成で、制御信号の変化
点付近での波形歪みが生じても被制御回路の誤動作を防
ぐことができる制御信号整形装置を提供することを目的
とする。

【００１３】

【課題を解決するための手段】本願の請求項１の発明に
係る制御信号整形装置によれば、デジタル制御信号の立
ち下がりエッジを検出して第１のトリガを出力するため
の第１トリガ出力手段、および、前記デジタル制御信号
の立ち上がりエッジのタイミングを含む所与の期間にわ
たって、第１トリガ出力手段におけるエッジ検出動作を
無効にするための第１無効手段を有する第１のトリガ発
生手段と、前記デジタル制御信号の立ち上がりエッジを
検出して第２のトリガを出力するための第２トリガ出力
手段、および、前記デジタル制御信号の立ち下がりエッ
ジのタイミングを含む所与の期間にわたって、前記第２
トリガ出力手段におけるエッジ検出動作を無効にするた
めの第２無効手段を有する第２のトリガ発生手段と、前
記第１のトリガ発生手段の出力によりセットされ、前記
第２のトリガ発生手段の出力によりリセットされるか、
または前記第２のトリガ発生手段の出力によりセットさ
れ、前記第１のトリガ発生手段の出力によりリセットさ
れるフリップフロップ回路を備えることにより、第１の
パルス発生手段によりデジタル制御信号の立ち下がりエ
ッジを検出し、前記立ち下がりエッジを検出した時点か
ら所与の幅の第１のパルスを発生し、前記デジタル制御
信号の立ち上がりエッジのタイミングを含む所与の期
間、前記立ち下がりエッジを検出する手段を無効し、第
２のパルス発生手段により前記デジタル制御信号の立ち
上がりエッジを検出し、前記立ち上がりエッジを検出し
た時点から所与の幅の第２のパルスを発生し、前記デジ
タル制御信号の立ち下がりエッジのタイミングを含む所
与の期間、前記立ち下がりエッジを検出する手段を無効
にし、フリップフロップ回路が前記第１のトリガ発生手
段の出力によりセットされ、前記第２のトリガ発生手段
の出力によりリセットされるか、または前記第２のトリ
ガ発生手段の出力によりセットされ、前記第１のトリガ
発生手段の出力によりリセットされるようにしたもので
ある。

【００１４】また、本願の請求項２の発明に係る制御信
号整形装置によれば、前記第１のトリガ発生手段または
前記第２のトリガ発生手段のいずれか一方のみを備え、
前記第１のトリガ発生手段の出力または前記第２のトリ
ガ発生手段の出力によりセットされ、前記デジタル制御
信号によりリセットされるか、または前記デジタル制御
信号によりセットされ、前記第１のトリガ発生手段の出
力または前記第２のトリガ発生手段の出力によりリセッ
トされるフリップフロップ回路を備えることにより、フ
リップフロップ回路が前記第１のトリガ発生手段の出力
または前記第２のトリガ発生手段の出力によりセットさ
れ、前記デジタル制御信号によりリセットされるか、ま
たは前記デジタル制御信号によりセットされ、前記第１
のトリガ発生手段の出力または前記第２のトリガ発生手
段の出力によりリセットされるようにしたものである。

【００１５】また、本願の請求項３の発明に係る制御信
号整形装置によれば、前記デジタル制御信号を所与の時
間にわたって遅延させるための遅延回路と、前記遅延回
路により遅延された遅延デジタル制御信号をリセット入
力とし、かつ前記デジタル制御信号の立ち上がりエッジ
または立ち下がりエッジをトリガ入力とするフリップフ
ロップ回路とにより構成された前記第１のトリガ発生手
段または前記第２のトリガ発生手段を備えることによ
り、遅延回路により前記デジタル制御信号が所与の時
間、遅延された遅延デジタル制御信号によりフリップフ
ロップ回路がリセットされ、かつ前記デジタル制御信号
の立ち上がりエッジまたは立ち下がりエッジにより前記
フリップフロップ回路にトリガがかけられるようにした
ものである。

【００１６】また、本願の請求項４の発明に係る制御信
号整形装置によれば、２段以上のフリップフロップ回路
により前記遅延回路を構成することにより、前記デジタ
ル制御信号が所与の時間、遅延されるようにしたもので
ある。

【００１７】また、本願の請求項５の発明に係る制御信
号整形装置によれば、単安定マルチバイブレータ回路に
より前記遅延回路を構成することにより、前記デジタル
制御信号が所与の時間、遅延されるようにしたものであ
る。

【００１８】

【発明の実施の形態】実施の形態１．この実施の形態１
は、制御信号入力の立ち上がりエッジおよび立ち下がり
エッジに問題となるリンギングが生じている場合に、制
御信号伝送路を介して伝送された制御信号入力に基づい
てセットパルスおよびリセットパルスを発生し、これら
セットパルスおよびリセットパルスに基づいてＲＳフリ
ップフロップをセットあるいはリセットすることによ
り、デジタル回路の制御信号の波形整形を行うようにし
たものである。

【００１９】以下、この発明の実施の形態１を図１，図
３ないし図７を用いて説明する。図１はこの発明の実施
の形態１による制御信号整形装置であり、図１におい
て、図２と同一符号はそれぞれ同一部分を示している。
４はこの発明の実施の形態１による制御信号整形装置で
あり、この制御信号整形装置４において、５は／ＳＥＴ
入力および／ＲＥＳＥＴ入力を有するＲＳフリップフロ
ップ、６は制御信号伝送路２を介して伝送される制御信
号に基づいてセットパルスを発生しＲＳフリップフロッ
プ５の／ＳＥＴ入力に入力するセットパルス発生器、７
は制御信号伝送路２を介して伝送される制御信号に基づ
いてリセットパルスを発生しＲＳフリップフロップ５の
／ＲＥＳＥＴ入力に入力するリセットパルス発生器であ
る。

【００２０】図４は図１におけるセットパルス発生器６
の構成例を示すブロック図である。図４において、図
１，図２と同一符号はそれぞれ同一部分を示している。
８ａ，８ｂはインバータ、９ａはＮＯＲゲート、１０
ａ，１０ｂ，１０ｃはＤフリップフロップである。な
お、Ｄフリップフロップ１０ｃの入力は非同期リセット
入力である。

【００２１】制御信号入力ＣＳＩはインバータ８ａを介
してＤフリップフロップ１０ａのＤ入力に接続される。
図示しないクロック信号発生器から供給されるクロック
信号ＣＬＫはＤフリップフロップ１０ａ，１０ｂのクロ
ック入力ＣＬＫに接続され、Ｄフリップフロップ１０ａ
のＱ出力はＤフリップフロップ１０ｂのＤ入力に接続さ
れる。Ｄフリップフロップ１０ｂのＱ出力および図示し
ないパワーオンリセット信号発生器からのパワーオンリ
セット信号ＰＯＲはＮＯＲゲート９ａの対応する入力に
それぞれ接続され、ＮＯＲゲート９ａの出力ＳＦＦＲは
Ｄフリップフロップ１０ｃのリセット入力／ＲＥＳＥＴ
に接続される。Ｄフリップフロップ１０ｃのクロック入
力ＣＬＫにはインバータ８ａの出力が、Ｄフリップフロ
ップ１０ｃのＤ入力には電源電圧ＶＣＣがそれぞれ接続
され、Ｄフリップフロップ１０ｃのＱ出力はインバータ
８ｂを介してＲＳフリップフロップセット信号ＲＳＳと
して外部に出力される。

【００２２】また、図５は図１におけるリセットパルス
発生器７の構成例を示すブロック図である。図５におい
て、図１，図２，図４と同一符号はそれぞれ同一部分を
示している。８ｃはインバータ、９ｂはＮＯＲゲート、
１０ｄ，１０ｅ，１０ｆはＤフリップフロップである。
なおＤフリップフロップ１０ｆの入力は非同期リセット
入力である。

【００２３】制御信号入力ＣＳＩはＤフリップフロップ
１０ｄのＤ入力に接続される。図示しないクロック信号
発生器からのクロック信号ＣＬＫはＤフリップフロップ
１０ｄ，１０ｅのクロック入力ＣＬＫに接続され、Ｄフ
リップフロップ１０ｄのＱ出力はＤフリップフロップ１
０ｅのＤ入力に接続される。Ｄフリップフロップ１０ｅ
のＱ出力はインバータ８ｃを介してＤフリップフロップ
１０ｆのリセット入力／ＲＥＳＥＴに接続される。Ｄフ
リップフロップ１０ｆのクロック入力ＣＬＫには制御信
号入力ＣＳＩが、Ｄフリップフロップ１０ｆのＤ入力に
は電源電圧ＶＣＣがそれぞれ接続され、Ｄフリップフロ
ップ１０ｆのＱ出力およびパワーオンリセット信号ＰＯ
ＲはＮＯＲゲート９ｂの対応する入力にそれぞれ接続さ
れ、ＮＯＲゲート９ｂの出力はＲＳフリップフロップリ
セット信号ＲＳＲとして外部に出力される。

【００２４】図１の制御信号整形装置４は、制御信号入
力ＣＳＩの立ち下がりエッジからセットパルス発生器６
でＲＳフリップフロップセット信号ＲＳＳを作成し、制
御信号入力ＣＳＩの立ち上がりエッジからリセットパル
ス発生器７でＲＳフリップフロップリセット信号ＲＳＲ
を作成し、ＲＳフリップフロップ５で波形整形された制
御信号出力ＣＳＯを出力する構成になっている。

【００２５】まず電源投入時の初期化動作について説明
する。図６に初期化時の各部の動作波形を示す。電源投
入時の初期状態ではＲＳフリップフロップ５およびＤフ
リップフロップ１０ａ〜１０ｆの出力は不定である。

【００２６】制御信号入力ＣＳＩの初期状態が非アクテ
ィブすなわちハイレベルである時、図４のＤフリップフ
ロップ１０ａは電源投入後１クロック、Ｄフリップフロ
ップ１０ｂは２クロックでこれらの出力がロウレベルに
初期化される。同様に図５のＤフリップフロップ１０ｄ
は電源投入後１クロック、Ｄフリップフロップ１０ｅは
２クロックで出力がハイレベルに初期化される。Ｄフリ
ップフロップ１０ｅの出力がハイレベルに初期化される
とリセット信号用フリップフロップリセット信号ＲＦＦ
Ｒがロウレベルになり、Ｄフリップフロップ１０ｆがリ
セットされその出力はロウレベルになる。

【００２７】セットパルス発生器６において、パワーオ
ンリセット信号ＰＯＲがＮＯＲゲート９ａを介して入力
されることにより、Ｄフリップフロップ１０ｃの出力は
ロウレベルに初期化される。そしてインバータ８ｂで反
転されＲＳフリップフロップセット信号出力ＲＳＳはハ
イレベルとなる。また、リセットパルス発生器７におい
て、パワーオンリセット信号ＰＯＲはＮＯＲゲート９ｂ
を介してＲＳフリップフロップリセット信号出力ＲＳＲ
となり、ＲＳフリップフロップ５がリセットされ制御信
号出力ＣＳＯはハイレベル（非アクティブ）に初期化さ
れる。

【００２８】次に定常動作について説明する。［従来の
技術］の欄において説明したのと同じく、被制御回路３
をＦＩＦＯメモリ、制御信号出力回路１をＦＩＦＯメモ
リへライト信号を出力するバッファ、制御信号伝送路２
をプリント基板上の銅箔パターンとする。

【００２９】制御信号出力回路（バッファ）１から出力
されたライト信号は制御信号伝送路（銅箔パターンの伝
送路）２を介して制御信号整形装置４に入力される。入
力される信号は図３のようなものであり、従来の回路で
は誤動作してしまう負論理のパルス波形である。

【００３０】図７にその時の各部の動作波形を示す。制
御信号整形装置４に入力されるクロック信号ＣＬＫは制
御信号入力ＣＳＩの負極性パルス幅に最低２クロック以
上入るような任意の周波数である。図７では約３クロッ
ク入るような周波数の時の波形が描かれている。周波数
の制約理由については以下の動作を説明の中で詳しく述
べる。

【００３１】まず、制御信号が入力された時のセットパ
ルス発生器６の動作を説明する。制御信号入力ＣＳＩの
最初の立ち下がりエッジ、すなわち図３の立ち下がりエ
ッジＤが図４のインバータ８ａで反転されＤフリップフ
ロップ１０ｃのクロック入力ＣＬＫに入力される。Ｄフ
リップフロップ１０ｃのＤ入力はハイレベル（ＶＣＣ）
に固定されているので、Ｑ出力はハイレベルとなる。そ
してインバータ８ｂで反転されてＲＳフリップフロップ
セット信号ＲＳＳがロウレベルに変化する。以後セット
信号用Ｄフリップフロップリセット信号ＳＦＦＲがロウ
レベルになるまでの間、ＲＳフリップフロップセット信
号ＲＳＳはロウレベルを維持する。

【００３２】一方、制御信号入力ＣＳＩの反転信号はＤ
フリップフロップ１０ａと１０ｂにより遅延され、更に
ＮＯＲゲート９ａで反転されてセット信号用Ｄフリップ
フロップリセット信号ＳＦＦＲになる。このセット信号
用Ｄフリップフロップリセット信号ＳＦＦＲによりＤフ
リップフロップ１０ｃがリセットされ、ＲＳフリップフ
ロップセット信号ＲＳＳはハイレベルに戻る。

【００３３】制御信号入力ＣＳＩの波形歪みによる立ち
下がりエッジＥによりＤフリップフロップ１０ｃにトリ
ガがかかってもＱ出力はハイレベルを保持するだけでＲ
Ｓフリップフロップセット信号ＲＳＳに影響を及ぼさな
い。

【００３４】セット信号用Ｄフリップフロップリセット
信号ＳＦＦＲがロウレベルの間はＤフリップフロップ１
０ｃの出力はロウレベルに保持されるので、制御信号入
力ＣＳＩの波形歪みによる立ち下がりエッジＦもまたＲ
Ｓフリップフロップセット信号ＲＳＳに影響を及ぼさな
い。

【００３５】セットパルス発生器６は、定常動作時、制
御信号入力ＣＳＩの反転信号とクロック信号の立ち下が
りエッジとを検出して状態遷移するので、制御信号入力
ＣＳＩの全ての立ち上がりエッジはＲＳフリップフロッ
プセット信号ＲＳＳに影響を及ぼさない。

【００３６】ＲＳフリップフロップセット信号ＲＳＳの
負極性パルスの幅は制御信号入力ＣＳＩのロウレベルへ
の変化点とクロック信号ＣＬＫの立ち上がりエッジの位
相差とにより決まり、その値は１クロック幅を超え２ク
ロック幅未満である。この例のＤフリップフロップ１０
ａ、１０ｂのように遅延用のＤフリップフロップを２個
以上にすることによりＲＳフリップフロップセット信号
ＲＳＳの最小パルス幅を保証することが可能になる。

【００３７】ただし、前述のようにクロック信号ＣＬＫ
は制御信号入力ＣＳＩの負極性パルス幅に最低２クロッ
ク以上入るような周波数でなければならない。これはＲ
Ｓフリップフロップリセット信号ＲＳＲがロウレベルに
なる前にＲＳフリップフロップセット信号ＲＳＳがハイ
レベルになる必要があるためと立ち下がりエッジＦがＲ
Ｓフリップフロップセット信号ＲＳＳに影響を及ぼさな
い様にするためである。

【００３８】次に制御信号が入力された時のリセットパ
ルス発生器７の動作を説明する。制御信号入力ＣＳＩは
図５のＤフリップフロップ１０ｄと１０ｅにより遅延さ
れ、更に、インバータ８ｃで反転されてリセット信号用
Ｄフリップフロップリセット信号ＲＦＦＲになる。この
リセット信号用Ｄフリップフロップリセット信号ＲＦＦ
Ｒがハイレベルの期間、Ｄフリップフロップ１０ｆはリ
セット解除され、トリガ受付け状態になる。

【００３９】リセット信号用Ｄフリップフロップリセッ
ト信号ＲＦＦＲがハイレベルになった後の最初の制御信
号入力ＣＳＩの立ち上がりエッジ、すなわち図３の立ち
上がりエッジＡにより、Ｄフリップフロップ１０ｆにト
リガがかかる。Ｄフリップフロップ１０ｆのＤ入力はハ
イレベル（ＶＣＣ）に固定されているのでＱ出力はハイ
レベルとなる。そして、ＮＯＲゲート９ｂで反転されて
ＲＳフリップフロップリセット信号ＲＦＦＲがロウレベ
ルに変化する。以後リセット信号用Ｄフリップフロップ
リセット信号ＲＦＦＲがロウレベルになるまでの間、Ｒ
Ｓフリップフロップセット信号ＲＳＳはロウレベルを維
持する。

【００４０】制御信号入力ＣＳＩの波形歪みによる立ち
上がりエッジＣによりＤフリップフロップ１０ｆにトリ
ガがかかってもそのＱ出力はハイレベルを保持するだけ
でＲＳフリップフロップリセット信号ＲＳＲに影響を及
ぼさない。

【００４１】リセット信号用Ｄフリップフロップリセッ
ト信号ＲＦＦＲがロウレベルの間はＤフリップフロップ
１０ｆの出力はロウレベルに保持されるので、制御信号
入力ＣＳＩの波形歪みによる立ち上がりエッジＢもまた
ＲＳフリップフロップリセット信号ＲＳＲに影響を及ぼ
さない。

【００４２】リセットパルス発生器７は定常動作時、制
御信号入力ＣＳＩとクロック信号ＣＬＫの立ち上がりエ
ッジのみを検出して状態遷移するので、制御信号入力Ｃ
ＳＩの全ての立ち下がりエッジはＲＳフリップフロップ
リセット信号ＲＳＲに影響を及ぼさない。

【００４３】ＲＳフリップフロップリセット信号ＲＳＲ
の負極性パルスの幅は制御信号入力ＣＳＩのハイレベル
への変化点とクロック信号ＣＬＫの立ち上がりエッジの
位相差により決まり、その値は１クロック幅を超え２ク
ロック幅未満である。この例のＤフリップフロップ１０
ｄ、１０ｅのように遅延用のＤフリップフロップを２個
以上にすることによりＲＳフリップフロップリセット信
号ＲＳＲの最小パルス幅を保証することが可能になる。

【００４４】ただし、前述のようにクロック信号ＣＬＫ
は制御信号入力ＣＳＩの負極性パルス幅に最低２クロッ
ク以上入るような周波数でなければならない。これは制
御信号入力ＣＳＩがハイレベルになる前にＤフリップフ
ロップ１０ｆがリセット解除されている必要があるため
である。

【００４５】以上のように、制御信号入力ＣＳＩの立ち
下がりエッジからセットパルス発生器６でＲＳフリップ
フロップセット信号ＲＳＳを作成し、立ち上がりエッジ
からリセットパルス発生器７でＲＳフリップフロップリ
セット信号ＲＳＲを作成し、ＲＳフリップフロップ５を
セットまたはリセットすることにより制御信号出力ＣＳ
Ｏに波形整形された制御信号を復元することができる。

【００４６】前述のようにＲＳフリップフロップセット
信号ＲＳＳおよびＲＳフリップフロップリセット信号Ｒ
ＳＲは波形歪みによるエッジに影響されないので制御信
号出力ＣＳＯもまた波形歪みによるエッジに影響されな
い。

【００４７】このように、本実施の形態１による制御信
号整形装置によれば、セットパルス発生器６、リセット
パルス発生器７ともに制御信号入力ＣＳＩの遅延のため
にＤフリップフロップを２個ずつ使用してこれらを構成
し、これにより１〜２クロックの遅延タイミングを作
り、非同期リセットを利用してセット用Ｄフリップフロ
ップおよびリセット用Ｄフリップフロップに制御信号入
力ＣＳＩの変化点から最小１クロック幅の不感帯すなわ
ちトリガに反応しない時間を作成するようにしており、
この不感帯の間に誤動作につながるような波形歪みが収
束するのであれば、制御信号が正しく伝送されない場合
でも正しい制御信号波形を復元することができる。した
がって、被制御回路３を正しく制御することができる。

【００４８】しかも、同期クロック信号を特殊な方法で
伝送したりディジタル制御信号を入出力側双方において
ラッチしたりする必要のある従来技術と異なり、単に制
御信号整形装置４を制御信号出力装置１と被制御回路３
との間に配置するだけでよい。そのため、設計済みのデ
ィジタル制御回路に対しても簡単に追加することができ
る。

【００４９】なお、使用するクロック信号の周波数と制
御信号のパルス幅、および波形歪みの収束時間との関係
により、遅延のためのＤフリップフロップの段数を適切
に選ぶことにより、任意の波形歪みの収束時間に対応す
ることができる。

【００５０】実施の形態２．この実施の形態２は、制御
信号入力に立ち下がりエッジにのみ問題となるリンギン
グが生じている場合に、制御信号伝送路を介して伝送さ
れた制御信号入力に基づいてリセットパルスを発生し、
これら制御信号入力およびリセットパルスに基づいてＲ
Ｓフリップフロップをセットあるいはリセットすること
により、デジタル回路の制御信号の波形整形を行うよう
にしたものである。

【００５１】図８はこの発明の実施の形態２による制御
信号整形装置の構成例を示すブロック図である。図８に
おいて、図１と同一符号は同一部分を示している。この
実施の形態２と実施の形態１との構成上の相違は、セッ
トパルス発生器がなく、制御信号伝送路２を介して伝送
される制御信号入力ＣＳＩがＲＳフリップフロップ５の
／ＳＥＴ入力に直接入力されている点である。

【００５２】その動作は実施の形態１と同様である。ま
ず電源投入時の初期化動作について説明する。図１０に
初期化時の各部の動作波形を示す。電源投入時の初期状
態ではＲＳフリップフロップ５およびＤフリップフロッ
プ１０ｄ〜１０ｆの出力は不定である。

【００５３】制御信号入力ＣＳＩの初期状態が非アクテ
ィブすなわちハイレベルである時、図５のＤフリップフ
ロップ１０ｄは電源投入後１クロック、Ｄフリップフロ
ップ１０ｅは２クロックで出力がハイレベルに初期化さ
れる。Ｄフリップフロップ１０ｅの出力がハイレベルに
初期化されるとリセット信号用フリップフロップリセッ
ト信号ＲＦＦＲがロウレベルになり、Ｄフリップフロッ
プ１０ｆがリセットされその出力はロウレベルになる。

【００５４】パワーオンリセット信号ＰＯＲはＮＯＲゲ
ート９ｂを介してＲＳフリップフロップリセット信号出
力ＲＳＲとなり、ＲＳフリップフロップ５がリセットさ
れ制御信号出力ＣＳＯはハイレベル（非アクティブ）に
初期化される。

【００５５】次に定常動作について説明する。［従来の
技術］の欄において説明したのと同じく、被制御回路３
をＦＩＦＯメモリ、制御信号出力回路１をＦＩＦＯメモ
リへライト信号を出力するバッファ、制御信号伝送路２
をプリント基板上の銅箔パターンとする。

【００５６】制御信号出力回路（バッファ）１から出力
されたライト信号は制御信号伝送路（銅箔パターンの伝
送路）２を通って制御信号整形装置４に入力される。入
力される信号は図３のようなものであり、従来の回路で
は誤動作してしまう負論理のパルス波形である。

【００５７】図９にその時の各部の動作波形を示す。制
御信号整形装置４に入力されるクロック信号ＣＬＫは制
御信号入力ＣＳの負極性パルス幅に最低２クロック以上
入るような任意の周波数である。図９では約３クロック
入るような周波数の時の波形が描かれている。周波数の
制約理由については以下の動作を説明の中で詳しく述べ
る。

【００５８】次に、制御信号が入力された時のリセット
パルス発生器７の動作を説明する。制御信号入力ＣＳＩ
は図５のＤフリップフロップ１０ｄ，１０ｅにより順次
遅延され、更に、インバータ８ｃで反転されてリセット
信号用Ｄフリップフロップリセット信号ＲＦＦＲにな
る。このリセット信号用Ｄフリップフロップリセット信
号ＲＦＦＲがハイレベルの期間、Ｄフリップフロップ１
０ｆはリセットが解除され、トリガの受付け状態にな
る。

【００５９】リセット信号用Ｄフリップフロップリセッ
ト信号ＲＦＦＲがハイレベルになった後の最初の制御信
号入力ＣＳＩの立ち上がりエッジ、すなわち図３の立ち
上がりエッジＡにより、Ｄフリップフロップ１０ｆにト
リガがかかる。Ｄフリップフロップ１０ｆのＤ入力はハ
イレベル（ＶＣＣ）に固定されているので、Ｑ出力はハ
イレベルとなる。そして、ＮＯＲゲート９ｂで反転され
てＲＳフリップフロップリセット信号ＲＦＦＲがロウレ
ベルに変化する。以後、リセット信号用Ｄフリップフロ
ップリセット信号ＲＦＦＲがロウレベルになるまでの
間、ＲＳフリップフロップリセット信号ＲＳＲはロウレ
ベルを維持する。

【００６０】制御信号入力ＣＳＩの波形歪みによる立ち
上がりエッジＣによりＤフリップフロップ１０ｆにトリ
ガがかかってもＱ出力はハイレベルを保持するだけでＲ
Ｓフリップフロップリセット信号ＲＳＲに影響を及ぼさ
ない。

【００６１】リセット信号用Ｄフリップフロップリセッ
ト信号ＲＦＦＲがロウレベルの間はＤフリップフロップ
１０ｆの出力はロウレベルに保持されるので、制御信号
入力ＣＳＩの波形歪みによる立ち上がりエッジＢもまた
ＲＳフリップフロップリセット信号ＲＳＲに影響を及ぼ
さない。

【００６２】リセットパルス発生器７は定常動作時、制
御信号入力ＣＳＩとクロック信号ＣＬＫの立ち上がりエ
ッジのみを検出して状態遷移するので、制御信号入力Ｃ
ＳＩの全ての立ち下がりエッジはＲＳフリップフロップ
リセット信号ＲＳＲに影響を及ぼさない。

【００６３】ＲＳフリップフロップリセット信号ＲＳＲ
の負極性パルスの幅は制御信号入力ＣＳＩのハイレベル
への変化点とクロック信号ＣＬＫの立ち上がりエッジの
位相差により決まり、その値は１クロック幅を超え２ク
ロック幅未満である。この例のＤフリップフロップ１０
ｄ，１０ｅのように遅延用のＤフリップフロップを２個
以上にすることによりＲＳフリップフロップリセット信
号ＲＳＲの最小パルス幅を保証することが可能になる。

【００６４】ただし、前述のようにクロック信号ＣＬＫ
は制御信号入力ＣＳＩの負極性パルス幅に最低２クロッ
ク以上入るような周波数でなければならない。これは制
御信号入力ＣＳＩがハイレベルになる前にＤフリップフ
ロップ１０ｆがリセット解除されている必要があるため
である。

【００６５】以上のように、制御信号入力ＣＳＩの立ち
下がりエッジでＲＳフリップフロップ５がセットされ、
立ち上がりエッジからリセットパルス発生器７でＲＳフ
リップフロップリセット信号ＲＳＲを作成し、ＲＳフリ
ップフロップ５をリセットすることにより制御信号出力
ＣＳＯに波形整形された制御信号を復元することができ
る。

【００６６】前述のように、ＲＳフリップフロップリセ
ット信号ＲＳＲは波形歪みによるエッジに影響されない
ので、制御信号出力ＣＳＯもまた波形歪みによるエッジ
に影響されない。

【００６７】但し、本実施の形態２では、セットパルス
発生器が省略されているため、図３のような波形が入力
された場合、立ち下がりエッジＦでＲＳフリップフロッ
プ５が誤ってセットされる可能性がある。

【００６８】しかし、実際の回路においては図９のよう
に立ち下がりエッジのみに大きなリンギングが発生し、
立ち上がりエッジは緩やかに鈍っている場合が少なくな
い。これは主に制御信号出力回路のハイレベルとロウレ
ベルのドライブ能力の差に起因するものである。

【００６９】図９のような立ち上がりエッジに問題のな
い制御信号が得られる場合、実施の形態１におけるセッ
トパルス発生器６は余分な回路となり、これを省略した
実施の形態２でも実施の形態１と同等の効果を得ること
ができる。

【００７０】即ち、本実施の形態２による制御信号整形
装置によれば、リセットパルス発生器７を制御信号入力
ＣＳＩの遅延のためにＤフリップフロップを２個使用し
て構成し、これにより１〜２クロックの遅延タイミング
を作り、非同期リセットを利用してセット用Ｄフリップ
フロップおよびリセット用Ｄフリップフロップに制御信
号入力ＣＳＩの変化点から最小１クロック幅の不感帯す
なわちトリガに反応しない時間を作成するようにしてお
り、この不感帯の間に誤動作につながるような波形歪み
が収束するのであれば、制御信号が正しく伝送されない
場合でも、正しい制御信号波形を復元することができ
る。

【００７１】実施の形態３．この実施の形態３は、制御
信号入力に立ち上がりエッジにのみ問題となるリンギン
グが生じている場合に、制御信号伝送路を介して伝送さ
れた制御信号入力に基づいてセットパルスを発生し、こ
れらセットパルスおよび制御信号入力に基づいてＲＳフ
リップフロップをセットあるいはリセットすることによ
り、デジタル回路の制御信号の波形整形を行うようにし
たものである。

【００７２】図１１はこの発明の実施の形態３による制
御信号整形装置の構成例を示すブロック図である。図１
１において、図１と同一符号は同一部分を示している。
実施の形態３と実施の形態１との構成上の相違は、リセ
ットパルス発生器がなく、制御信号伝送路２を介して伝
送される制御信号入力ＣＳＩがＲＳフリップフロップ５
の／ＲＥＳＥＴ入力に直接入力されている点である。

【００７３】その動作は実施の形態１と同様である。ま
ず電源投入時の初期化動作について説明する。図１３に
初期化時の各部の動作波形を示す。電源投入時の初期状
態ではＲＳフリップフロップ５およびＤフリップフロッ
プ１０ａ〜１０ｃの出力は不定である。

【００７４】制御信号入力ＣＳＩの初期状態が非アクテ
ィブすなわちハイレベルである時、図４のＤフリップフ
ロップ１０ａは電源投入後１クロック、Ｄフリップフロ
ップ１０ｂは２クロックで出力がハイレベルに初期化さ
れる。Ｄフリップフロップ１０ｂの出力がハイレベルに
初期化されるとセット信号用フリップフロップリセット
信号ＳＦＦＲがロウレベルになり、Ｄフリップフロップ
１０ｃがリセットされその出力はロウレベルになる。

【００７５】パワーオンリセット信号ＰＯＲはＮＯＲゲ
ート９ａを介してＲＳフリップフロップセット信号出力
ＲＳＳとなり、ＲＳフリップフロップ５がリセットされ
制御信号出力ＣＳＯはハイレベル（非アクティブ）に初
期化される。

【００７６】次に定常動作について説明する。［従来の
技術］の欄において説明したのと同じく、被制御回路３
をＦＩＦＯメモリ、制御信号出力回路１をＦＩＦＯメモ
リへライト信号を出力するバッファ、制御信号伝送路２
をプリント基板上の銅箔パターンとする。

【００７７】制御信号出力回路（バッファ）１から出力
されたライト信号は制御信号伝送路（銅箔パターンの伝
送路）２を通って制御信号整形装置４に入力される。入
力される信号は図３のようなものであり、従来の回路で
は誤動作してしまう負論理のパルス波形である。

【００７８】図１２にその時の各部の動作波形を示す。
制御信号整形装置４に入力されるクロック信号ＣＬＫは
制御信号入力ＣＳの負極性パルス幅に最低２クロック以
上入るような任意の周波数である。図１２では約３クロ
ック入るような周波数の時の波形が描かれている。周波
数の制約理由については以下の動作を説明の中で詳しく
述べる。

【００７９】まず、制御信号が入力された時のセットパ
ルス発生器６の動作を説明する。制御信号入力ＣＳＩは
図４のインバータ８ａで反転され、Ｄフリップフロップ
１０ａ，１０ｂにより順次遅延され、更にＮＯＲゲート
９ａにより反転されてセット信号用Ｄフリップフロップ
リセット信号ＳＦＦＲになる。このセット信号用Ｄフリ
ップフロップリセット信号ＳＦＦＲがハイレベルの期
間、Ｄフリップフロップ１０ｃはリセットが解除され、
トリガの受付け状態になる。

【００８０】セット信号用Ｄフリップフロップリセット
信号ＳＦＦＲがハイレベルになった後の最初の制御信号
入力ＣＳＩの立ち下がりエッジ、すなわち図３の立ち下
がりエッジＤにより、Ｄフリップフロップ１０ｃにトリ
ガがかかる。Ｄフリップフロップ１０ｃのＤ入力はハイ
レベル（ＶＣＣ）に固定されているので、Ｑ出力はハイ
レベルとなる。そしてインバータ８ｂで反転されてＲＳ
フリップフロップセット信号ＲＳＳがロウレベルに変化
する。以後、セット信号用Ｄフリップフロップリセット
信号ＳＦＦＲがロウレベルになるまでの間、ＲＳフリッ
プフロップセット信号ＲＳＳはロウレベルを維持する。

【００８１】制御信号入力ＣＳＩの波形歪みによる立ち
下がりエッジＥによりＤフリップフロップ１０ｃにトリ
ガがかかってもＱ出力はハイレベルを保持するだけでＲ
Ｓフリップフロップセット信号ＲＳＳに影響を及ぼさな
い。

【００８２】セット信号用Ｄフリップフロップリセット
信号ＳＦＦＲがロウレベルの間はＤフリップフロップ１
０ｃの出力はロウレベルに保持されるので、制御信号入
力ＣＳＩの波形歪みによる立ち上がりエッジＦもまたＲ
Ｓフリップフロップセット信号ＲＳＳに影響を及ぼさな
い。

【００８３】セットパルス発生器６は定常動作時、制御
信号入力ＣＳＩの反転信号とクロック信号ＣＬＫの立ち
上がりエッジのみを検出して状態遷移するので、制御信
号入力ＣＳＩの全ての立ち下がりエッジはＲＳフリップ
フロップセット信号ＲＳＳに影響を及ぼさない。

【００８４】ＲＳフリップフロップセット信号ＲＳＳの
負極性パルスの幅は制御信号入力ＣＳＩのハイレベルへ
の変化点とクロック信号ＣＬＫの立ち上がりエッジの位
相差により決まり、その値は１クロック幅を超え２クロ
ック幅未満である。この例のＤフリップフロップ１０
ａ，１０ｂのように、遅延用のＤフリップフロップを２
個以上にすることによりＲＳフリップフロップセット信
号ＲＳＳの最小パルス幅を保証することが可能になる。

【００８５】ただし、前述のようにクロック信号ＣＬＫ
は制御信号入力ＣＳＩの負極性パルス幅に最低２クロッ
ク以上入るような周波数でなければならない。これは制
御信号入力ＣＳＩがハイレベルになる前にＤフリップフ
ロップ１０ｆがリセット解除されている必要があるため
である。

【００８６】以上のように、制御信号入力ＣＳＩの立ち
下がりエッジでＲＳフリップフロップ５がセットされ、
立ち上がりエッジでＲＳフリップフロップ５をリセット
することにより制御信号出力ＣＳＯに波形整形された制
御信号を復元することができる。

【００８７】前述のようにＲＳフリップフロップセット
信号ＲＳＳは波形歪みによるエッジに影響されないの
で、制御信号出力ＣＳＯもまた波形歪みによるエッジに
影響されない。

【００８８】但し、本実施の形態３では、リセットパル
ス発生器が省略されているため、図３のような波形が入
力された場合、立ち下がりエッジＦでＲＳフリップフロ
ップ５が誤ってセットされる可能性がある。

【００８９】しかし、実際の回路においては図１３のよ
うに立ち下がりエッジのみに大きなリンギングが発生
し、立ち上がりエッジは緩やかに鈍っている場合が少な
くない。これは主に制御信号出力回路のハイレベルとロ
ウレベルのドライブ能力の差に起因するものである。

【００９０】図１３のような立ち上がりエッジに問題の
ない制御信号が得られる場合、実施の形態１におけるリ
セットパルス発生器７は余分な回路となり、これを省略
した実施の形態３でも同等の効果を得ることができる。

【００９１】即ち、本実施の形態３による制御信号整形
装置によれば、セットパルス発生器６を制御信号入力Ｃ
ＳＩの遅延のためにＤフリップフロップを２個使用して
構成し、これにより１〜２クロックの遅延タイミングを
作り、非同期リセットを利用してセット用Ｄフリップフ
ロップおよびリセット用Ｄフリップフロップに制御信号
入力ＣＳＩの変化点から最小１クロック幅の不感帯すな
わちトリガに反応しない時間を作成するようにしてお
り、この不感帯の間に誤動作につながるような波形歪み
が収束するのであれば、制御信号が正しく伝送されない
場合でも、正しい制御信号波形を復元することができ
る。

【００９２】実施の形態４．この実施の形態４は、制御
信号入力の立ち上がりエッジおよび立ち下がりエッジに
問題となるリンギングが生じている場合に、制御信号伝
送路を介して伝送された制御信号入力に基づいてクロッ
ク信号を用いることなくセットパルスおよびリセットパ
ルスを発生し、これらセットパルスおよびリセットパル
スに基づいてＲＳフリップフロップをセットあるいはリ
セットすることにより、デジタル回路の制御信号の波形
整形を行うようにしたものである。

【００９３】図１４はこの発明の実施の形態４による制
御信号整形装置であり、図１４において、図２と同一符
号はそれぞれ同一部分を示している。４０はこの発明の
実施の形態４による制御信号整形装置であり、この制御
信号整形装置４０において、５は／ＳＥＴ入力および／
ＲＥＳＥＴ入力を有するＲＳフリップフロップ、６０は
制御信号伝送路２を介して伝送される制御信号に基づい
てセットパルスを発生しＲＳフリップフロップ５の／Ｓ
ＥＴ入力に入力するセットパルス発生器、７０は制御信
号伝送路２を介して伝送される制御信号に基づいてリセ
ットパルスを発生しＲＳフリップフロップ５の／ＲＥＳ
ＥＴ入力に入力するリセットパルス発生器である。

【００９４】図１５はこの発明の実施の形態４における
セットパルス発生器６０の構成例を示すブロック図であ
る。図１５において、図４と同一符号は同一部分を示し
ている。１１ａは制御信号入力ＣＳＩの反転信号の立ち
上がりエッジを検出した時点から規定の幅の負極性パル
スを出力する単安定マルチバイブレータ、１１ｂは単安
定マルチバイブレータ１１ａの出力パルスの立ち上がり
エッジを検出した時点から規定の幅の正極性パルスを出
力する単安定マルチバイブレータである。

【００９５】制御信号入力ＣＳＩはインバータ８ａを介
して単安定マルチバイブレータ１１ａのＤ入力およびＤ
フリップフロップ１０ｃのクロック入力ＣＬＫに入力さ
れる。単安定マルチバイブレータ１１ａの／Ｑ出力は単
安定マルチバイブレータ１１ｂのＤ入力に入力されてい
る。単安定マルチバイブレータ１１ｂのＱ出力およびパ
ワーオンリセット信号ＰＯＲはＮＯＲ回路９ａの入力に
それぞれ入力されている。ＮＯＲ回路９ａの出力ＳＦＦ
ＲはＤフリップフロップ１０ｃの／ＲＥＳＥＴ入力に入
力されている。Ｄフリップフロップ１０ｃのＤ入力には
電源電圧ＶＣＣが接続されている。また、Ｄフリップフ
ロップ１０ｃのＱ出力はインバータ８ｂを介して外部に
ＲＳフリップフロップセット信号ＲＳＳとして取り出さ
れる。

【００９６】図１６はこの発明の実施の形態４のリセッ
トパルス発生器７０の構成例を示すブロック図である。
図１６において、図５と同一符号は同一部分を示してい
る。１１ｃは制御信号入力ＣＳＩの立ち上がりエッジを
検出した時点から規定の幅の負極性パルスを出力する単
安定マルチバイブレータ、１１ｄは単安定マルチバイブ
レータ１１ｃの出力パルスの立ち上がりエッジを検出し
た時点から規定の幅の正極性パルスを出力する単安定マ
ルチバイブレータである。

【００９７】制御信号入力ＣＳＩは単安定マルチバイブ
レータ１１ｃのＤ入力およびＤフリップフロップ１０ｆ
のクロック入力ＣＬＫに入力されている。単安定マルチ
バイブレータ１１ｃの／Ｑ出力は単安定マルチバイブレ
ータ１１ｄのＤ入力に接続され、単安定マルチバイブレ
ータ１１ｄのＱ出力はインバータ８ｃに入力され、イン
バータ８ｃの出力ＲＦＦＲはＤフリップフロップ１０ｆ
の／ＲＥＳＥＴ入力に接続されている。Ｄフリップフロ
ップ１０ｆのＤ入力には電源電圧ＶＣＣが接続されてい
る。Ｄフリップフロップ１０ｆのＱ出力とパワーオンリ
セット信号ＰＯＲはＮＯＲ回路９ｂの入力にそれぞれ接
続されており、ＮＯＲ回路９ｂの出力はＲＳフリップフ
ロップリセット信号ＲＳＲとして外部に出力される。

【００９８】図１４の制御信号整形回路４０は、基本的
には制御信号入力ＣＳＩの立ち下がりエッジからセット
パルス発生器６０でＲＳフリップフロップセット信号Ｒ
ＳＳを作成し、制御信号入力ＣＳＩの立ち上がりエッジ
からリセットパルス発生器７０でＲＳフリップフロップ
リセット信号ＲＳＲを作成し、ＲＳフリップフロップ５
で制御信号出力ＣＳＯに波形整形された制御信号を復元
する構成になっている。

【００９９】動作は実施の形態１と同様である。即ち、
まず電源投入時の初期化動作について説明する。図６に
初期化時の各部の動作波形を示す。電源投入時の初期状
態ではＲＳフリップフロップ５およびＤフリップフロッ
プ１１ａ〜１１ｄ，１０ｃ，１０ｆの出力は不定であ
る。

【０１００】制御信号入力ＣＳＩの初期状態が非アクテ
ィブすなわちハイレベルである時、Ｄフリップフロップ
１１ａは電源投入後１クロック、Ｄフリップフロップ１
１ｂは２クロックで出力がロウレベルに初期化される。
同様にＤフリップフロップ１１ｃは電源投入後１クロッ
ク、Ｄフリップフロップ１１ｄは２クロックで出力がハ
イレベルに初期化される。Ｄフリップフロップ１１ｄの
出力がハイレベルに初期化されるとリセット信号用フリ
ップフロップリセット信号ＲＦＦＲがロウレベルにな
り、Ｄフリップフロップ１０ｆがリセットされ出力はロ
ウレベルになる。

【０１０１】図１５において、パワーオンリセット信号
ＰＯＲがＮＯＲゲート９ａを介して入力されることによ
り、Ｄフリップフロップ１０ｃの出力はロウレベルに初
期化される。そしてインバータ８ｂで反転されＲＳフリ
ップフロップセット信号出力ＲＳＳはハイレベルとな
る。また、パワーオンリセット信号ＰＯＲはＮＯＲゲー
ト９ｂを介してＲＳフリップフロップリセット信号出力
ＲＳＲとなり、ＲＳフリップフロップ５がリセットされ
制御信号出力ＣＳＯはハイレベル（非アクティブ）に初
期化される。

【０１０２】次に定常動作について説明する。［従来の
技術］の欄において説明したのと同じく、被制御回路を
ＦＩＦＯメモリ、制御信号出力回路をＦＩＦＯメモリへ
ライト信号を出力するバッファ、制御信号伝送路をプリ
ント基板上の銅箔パターンとする。

【０１０３】制御信号出力回路（バッファ）１から出力
されたライト信号は制御信号伝送路（銅箔パターンの伝
送路）２を通って制御信号整形装置４０に入力される。
入力される信号は図３のようなものであり、従来の回路
では誤動作してしまう負論理のパルス波形である。

【０１０４】図７にその時の各部の動作波形を示す。制
御信号整形装置４０に入力されるクロック信号ＣＬＫは
制御信号入力ＣＳの負極性パルス幅に最低２クロック以
上入るような任意の周波数である。図７では約３クロッ
ク入るような周波数の時の波形が描かれている。周波数
の制約理由については以下の動作を説明の中で詳しく述
べる。

【０１０５】まず、制御信号が入力された時のセットパ
ルス発生器６０の動作を説明する。制御信号入力ＣＳＩ
の最初の立ち下がりエッジ、すなわち図３の立ち下がり
エッジＤがインバータ８ａで反転されＤフリップフロッ
プ１０ｃのクロック入力ＣＬＫに入力される。Ｄフリッ
プフロップ１０ｃのＤ入力はハイレベル（ＶＣＣ）に固
定されているので、Ｑ出力はハイレベルとなる。そし
て、インバータ８ｂで反転されてＲＳフリップフロップ
セット信号ＲＳＳがロウレベルに変化する。以後セット
信号用Ｄフリップフロップリセット信号ＳＦＦＲがロウ
レベルになるまでの間、ＲＳフリップフロップセット信
号ＲＳＳはロウレベルを維持する。

【０１０６】一方、制御信号入力ＣＳＩの反転信号はＤ
フリップフロップ１１ａ，１１ｂにより遅延され、更に
ＮＯＲゲート９ａで反転されてセット信号用Ｄフリップ
フロップリセット信号ＳＦＦＲになる。このセット信号
用Ｄフリップフロップリセット信号ＳＦＦＲによりＤフ
リップフロップ１０ｃがリセットされ、ＲＳフリップフ
ロップセット信号ＲＳＳはハイレベルに戻る。

【０１０７】制御信号入力ＣＳＩの波形歪みによる立ち
下がりエッジＥによりＤフリップフロップ１０ｃにトリ
ガがかかってもＱ出力はハイレベルを保持するだけでＲ
Ｓフリップフロップセット信号ＲＳＳに影響を及ぼさな
い。

【０１０８】セット信号用Ｄフリップフロップリセット
信号ＲＳＲがロウレベルの間はＤフリップフロップ１０
ｃの出力はロウレベルに保持されるので、制御信号入力
ＣＳＩの波形歪みによる立ち下がりエッジＦもまたＲＳ
フリップフロップセット信号ＲＳＳに影響を及ぼさな
い。

【０１０９】セットパルス発生器６０は定常動作時、制
御信号入力ＣＳＩの反転信号とクロック信号の立ち上が
りエッジのみを検出して状態遷移するので、制御信号入
力ＣＳＩの全ての立ち上がりエッジはＲＳフリップフロ
ップセット信号ＲＳＳに影響を及ぼさない。

【０１１０】ＲＳフリップフロップセット信号ＲＳＳの
負極性パルスの幅は制御信号入力ＣＳＩのロウレベルへ
の変化点とクロック信号ＣＬＫの立ち上がりエッジの位
相差により決まり、その値は１クロック幅を超え２クロ
ック幅未満である。この例のＤフリップフロップ１１
ａ，１１ｂのように、遅延用のＤフリップフロップを２
個以上にすることによりＲＳフリップフロップセット信
号ＲＳＳの最小パルス幅を保証することが可能になる。

【０１１１】ただし、前述のようにクロック信号ＣＬＫ
は制御信号入力ＣＳＩの負極性パルス幅に最低２クロッ
ク以上入るような周波数でなければならない。これはＲ
Ｓフリップフロップリセット信号ＲＳＲがロウレベルに
なる前にＲＳフリップフロップセット信号ＲＳＳがハイ
レベルになる必要があるためと立ち下がりエッジＦがＲ
Ｓフリップフロップセット信号ＲＳＳに影響を及ぼさな
い様にするためである。

【０１１２】次に、制御信号が入力された時のリセット
パルス発生器７０の動作を説明する。図１６において、
制御信号入力ＣＳＩはＤフリップフロップ１１ｃと１１
ｄにより遅延され、更にインバータ８ｃで反転されてリ
セット信号用Ｄフリップフロップリセット信号ＲＦＦＲ
になる。このリセット信号用Ｄフリップフロップリセッ
ト信号ＲＦＦＲがハイレベルの期間、Ｄフリップフロッ
プ１０ｆはリセットが解除され、トリガの受付け状態に
なる。

【０１１３】リセット信号用Ｄフリップフロップリセッ
ト信号ＲＦＦＲがハイレベルになった後の最初の制御信
号入力ＣＳＩの立ち上がりエッジ、すなわち図３の立ち
上がりエッジＡにより、Ｄフリップフロップ１０ｆにト
リガがかかる。Ｄフリップフロップ１０ｆのＤ入力はハ
イレベル（ＶＣＣ）に固定されているので、Ｑ出力はハ
イレベルとなる。そして、ＮＯＲゲート９ｂで反転され
てＲＳフリップフロップリセット信号ＲＦＦＲがロウレ
ベルに変化する。以後、リセット信号用Ｄフリップフロ
ップリセット信号ＲＦＦＲがロウレベルになるまでの
間、ＲＳフリップフロップリセット信号ＲＳＲはロウレ
ベルを維持する。

【０１１４】制御信号入力ＣＳＩの波形歪みによる立ち
上がりエッジＣによりＤフリップフロップ１０ｆにトリ
ガがかかってもＱ出力はハイレベルを保持するだけでＲ
Ｓフリップフロップリセット信号ＲＳＲに影響を及ぼさ
ない。

【０１１５】リセット信号用Ｄフリップフロップリセッ
ト信号ＲＦＦＲがロウレベルの間はＤフリップフロップ
１０ｆの出力はロウレベルに保持されるので、制御信号
入力ＣＳＩの波形歪みによる立ち上がりエッジＢもまた
ＲＳフリップフロップリセット信号ＲＳＲに影響を及ぼ
さない。

【０１１６】リセットパルス発生器７０は定常動作時、
制御信号入力ＣＳＩとクロック信号の立ち上がりエッジ
のみを検出して状態遷移するので、制御信号入力ＣＳＩ
の全ての立ち下がりエッジはＲＳフリップフロップリセ
ット信号ＲＳＲに影響を及ぼさない。

【０１１７】ＲＳフリップフロップリセット信号ＲＳＲ
の負極性パルスの幅は制御信号入力ＣＳＩのハイレベル
への変化点とクロック信号ＣＬＫの立ち上がりエッジの
位相差により決まり、その値は１クロック幅を超え２ク
ロック幅未満である。この例のＤフリップフロップ１１
ｃ，１１ｄのように遅延用のＤフリップフロップを２個
以上にすることによりＲＳフリップフロップリセット信
号ＲＳＲの最小パルス幅を保証することが可能になる。

【０１１８】ただし、前述のようにクロック信号ＣＬＫ
は制御信号入力ＣＳＩの負極性パルス幅に最低２クロッ
ク以上入るような周波数でなければならない。これは制
御信号入力ＣＳＩがハイレベルになる前にＤフリップフ
ロップ１０ｃがリセット解除されている必要があるため
である。

【０１１９】このように、本実施の形態４による制御信
号整形装置によれば、制御信号入力ＣＳＩの立ち下がり
エッジからセットパルス発生器６０によりクロック信号
を用いることなくＲＳフリップフロップセット信号ＲＳ
Ｓを作成し、立ち上がりエッジからリセットパルス発生
器７０によりクロック信号を用いることなくＲＳフリッ
プフロップリセット信号ＲＳＲを作成し、ＲＳフリップ
フロップ５をセットまたはリセットすることにより制御
信号出力ＣＳＯに波形整形された制御信号を復元するこ
とができる。

【０１２０】前述のように、ＲＳフリップフロップセッ
ト信号ＲＳＳおよびＲＳフリップフロップリセット信号
ＲＳＲは波形歪みによるエッジに影響されないので制御
信号出力ＣＳＯもまた波形歪みによるエッジに影響され
ない。

【０１２１】但し、本実施の形態４では、セット用Ｄフ
リップフロップおよびリセット用Ｄフリップフロップに
不感帯を設けるための遅延タイミングを単安定マルチバ
イブレータ１１ａおよび１１ｃで、不感帯の幅を単安定
マルチバイブレータ１１ｂおよび１１ｄで作成している
ため、単安定マルチバイブレータの外付けの可変抵抗器
などで容易に不感帯のタイミングと幅の調整が可能であ
る。

【０１２２】また、クロック信号を必要としないため回
路上に適当なクロックがない場合でもあえてクロック発
生器を設けることなく実施の形態１と同等の効果を得る
ことができる。

【０１２３】実施の形態５．この実施の形態５は、制御
信号入力に立ち下がりエッジにのみ問題となるリンギン
グが生じている場合に、制御信号伝送路を介して伝送さ
れた制御信号入力に基づいてクロックパルスを用いるこ
となくリセットパルスを発生し、これら制御信号入力お
よびリセットパルスに基づいてＲＳフリップフロップを
セットあるいはリセットすることにより、デジタル回路
の制御信号の波形整形を行うようにしたものである。

【０１２４】図１７はこの発明の実施の形態５による制
御信号整形装置の構成例を示すブロック図である。図１
７において、図１と同一符号は同一部分を示している。
この実施の形態５と実施の形態４との構成上の相違は、
セットパルス発生器がなく、制御信号伝送路２を介して
伝送される制御信号入力ＣＳＩがＲＳフリップフロップ
５の／ＳＥＴ入力に直接入力されている点である。

【０１２５】その動作は実施の形態１と同様である。ま
ず電源投入時の初期化動作について説明する。図１０に
初期化時の各部の動作波形を示す。電源投入時の初期状
態ではＲＳフリップフロップ５およびＤフリップフロッ
プ１１ｃ，１１ｄおよび１０ｆの出力は不定である。

【０１２６】制御信号入力ＣＳＩの初期状態が非アクテ
ィブすなわちハイレベルである時、図１６のＤフリップ
フロップ１１ｃは電源投入後１クロック、Ｄフリップフ
ロップ１１ｄは２クロックで出力がハイレベルに初期化
される。Ｄフリップフロップ１０ｆの出力がハイレベル
に初期化されるとリセット信号用フリップフロップリセ
ット信号ＲＦＦＲがロウレベルになり、Ｄフリップフロ
ップ１０ｆがリセットされその出力はロウレベルにな
る。

【０１２７】パワーオンリセット信号ＰＯＲはＮＯＲゲ
ート９ｂを介してＲＳフリップフロップリセット信号出
力ＲＳＲとなり、ＲＳフリップフロップ５がリセットさ
れ制御信号出力ＣＳＯはハイレベル（非アクティブ）に
初期化される。

【０１２８】次に定常動作について説明する。［従来の
技術］の欄において説明したのと同じく、被制御回路３
をＦＩＦＯメモリ、制御信号出力回路１をＦＩＦＯメモ
リへライト信号を出力するバッファ、制御信号伝送路２
をプリント基板上の銅箔パターンとする。

【０１２９】制御信号出力回路（バッファ）１から出力
されたライト信号は制御信号伝送路（銅箔パターンの伝
送路）２を通って制御信号整形装置４０に入力される。
入力される信号は図３のようなものであり、従来の回路
では誤動作してしまう負論理のパルス波形である。

【０１３０】図９にその時の各部の動作波形を示す。制
御信号整形装置４０に入力されるクロック信号ＣＬＫは
制御信号入力ＣＳの負極性パルス幅に最低２クロック以
上入るような任意の周波数である。図９では約３クロッ
ク入るような周波数の時の波形が描かれている。周波数
の制約理由については以下の動作を説明の中で詳しく述
べる。

【０１３１】次に、制御信号が入力された時のリセット
パルス発生器７０の動作を説明する。制御信号入力ＣＳ
Ｉは図１６のＤフリップフロップ１１ｃ，１１ｄにより
順次遅延され、更に、インバータ８ｃで反転されてリセ
ット信号用Ｄフリップフロップリセット信号ＲＦＦＲに
なる。このリセット信号用Ｄフリップフロップリセット
信号ＲＦＦＲがハイレベルの期間、Ｄフリップフロップ
１０ｆはリセットが解除され、トリガの受付け状態にな
る。

【０１３２】リセット信号用Ｄフリップフロップリセッ
ト信号ＲＦＦＲがハイレベルになった後の最初の制御信
号入力ＣＳＩの立ち上がりエッジ、すなわち図３の立ち
上がりエッジＡにより、Ｄフリップフロップ１０ｆにト
リガがかかる。Ｄフリップフロップ１０ｆのＤ入力はハ
イレベル（ＶＣＣ）に固定されているので、Ｑ出力はハ
イレベルとなる。そして、ＮＯＲゲート９ｂで反転され
てＲＳフリップフロップリセット信号ＲＦＦＲがロウレ
ベルに変化する。以後、リセット信号用Ｄフリップフロ
ップリセット信号ＲＦＦＲがロウレベルになるまでの
間、ＲＳフリップフロップセット信号ＲＳＳはロウレベ
ルを維持する。

【０１３３】制御信号入力ＣＳＩの波形歪みによる立ち
上がりエッジＣによりＤフリップフロップ１０ｆにトリ
ガがかかってもＱ出力はハイレベルを保持するだけでＲ
Ｓフリップフロップリセット信号ＲＳＲに影響を及ぼさ
ない。

【０１３４】リセット信号用Ｄフリップフロップリセッ
ト信号ＲＦＦＲがロウレベルの間はＤフリップフロップ
１０ｆの出力はロウレベルに保持されるので、制御信号
入力ＣＳＩの波形歪みによる立ち上がりエッジＢもまた
ＲＳフリップフロップリセット信号ＲＳＲに影響を及ぼ
さない。

【０１３５】リセットパルス発生器７０は定常動作時、
制御信号入力ＣＳＩとクロック信号ＣＬＫの立ち上がり
エッジのみを検出して状態遷移するので、制御信号入力
ＣＳＩの全ての立ち下がりエッジはＲＳフリップフロッ
プリセット信号ＲＳＲに影響を及ぼさない。

【０１３６】ＲＳフリップフロップリセット信号ＲＳＲ
の負極性パルスの幅は制御信号入力ＣＳＩのハイレベル
への変化点とクロック信号ＣＬＫの立ち上がりエッジの
位相差により決まり、その値は１クロック幅を超え２ク
ロック幅未満である。この例のＤフリップフロップ１１
ｃ，１１ｄのように遅延用のＤフリップフロップを２個
以上にすることによりＲＳフリップフロップリセット信
号ＲＳＲの最小パルス幅を保証することが可能になる。

【０１３７】ただし、前述のようにクロック信号ＣＬＫ
は制御信号入力ＣＳＩの負極性パルス幅に最低２クロッ
ク以上入るような周波数でなければならない。これは制
御信号入力ＣＳＩがハイレベルになる前にＤフリップフ
ロップ１０ｆがリセット解除されている必要があるため
である。

【０１３８】このように、本実施の形態５による制御信
号整形回路によれば、制御信号入力ＣＳＩの、立ち上が
りエッジからリセットパルス発生器７０によりクロック
信号を用いることなくＲＳフリップフロップリセット信
号ＲＳＲを作成し、ＲＳフリップフロップ５をリセット
することにより制御信号出力ＣＳＯに波形整形された制
御信号を復元することができる。

【０１３９】前述のように、ＲＳフリップフロップリセ
ット信号ＲＳＲは波形歪みによるエッジに影響されない
ので、制御信号出力ＣＳＯもまた波形歪みによるエッジ
に影響されない。

【０１４０】但し、本実施の形態５では、セットパルス
発生器が省略されているため、図３のような波形が入力
された場合、立ち下がりエッジＦでＲＳフリップフロッ
プ５が誤ってセットされる可能性がある。

【０１４１】しかし、実際の回路においては図９のよう
に立ち下がりエッジのみに大きなリンギングが発生し、
立ち上がりエッジは緩やかに鈍っている場合が少なくな
い。これは主に制御信号出力回路のハイレベルとロウレ
ベルのドライブ能力の差に起因するものである。

【０１４２】図９のような立ち上がりエッジに問題のな
い制御信号が得られる場合、実施の形態４におけるセッ
トパルス発生器６０は余分な回路となり、これを省略し
た実施の形態２でも同等の効果を得ることができる。

【０１４３】また、図９とは逆に立ち上がりエッジにの
み問題となるリンギングが生じている場合は、実施の形
態４からリセットパルス発生器７０を省略し、制御信号
入力の反転信号をＲＳフリップフロップ５の／ＲＥＳＥ
Ｔ入力に直接入力すればよいことは、実施の形態５から
容易に類推できる。

【０１４４】実施の形態６．この実施の形態６は、制御
信号入力に立ち上がりエッジにのみ問題となるリンギン
グが生じている場合に、制御信号伝送路を介して伝送さ
れた制御信号入力に基づいてクロックパルスを用いるこ
となくセットパルスを発生し、これらセットパルスおよ
び制御信号入力に基づいてＲＳフリップフロップをセッ
トあるいはリセットすることにより、デジタル回路の制
御信号の波形整形を行うようにしたものである。

【０１４５】図１８はこの発明の実施の形態６による制
御信号整形装置の構成例を示すブロック図である。図１
８において、図１と同一符号は同一部分を示している。
この実施の形態６と実施の形態４との構成上の相違は、
リセットパルス発生器がなく、制御信号伝送路２を介し
て伝送される制御信号入力ＣＳＩがＲＳフリップフロッ
プ５の／ＲＥＳＥＴ入力に直接入力されている点であ
る。

【０１４６】動作は実施の形態１と同様である。即ち、
まず電源投入時の初期化動作について説明する。図６に
初期化時の各部の動作波形を示す。電源投入時の初期状
態ではＲＳフリップフロップ５およびＤフリップフロッ
プ１１ａ，１１ｂおよび１０ｃの出力は不定である。

【０１４７】制御信号入力ＣＳＩの初期状態が非アクテ
ィブすなわちハイレベルである時、Ｄフリップフロップ
１１ａは電源投入後１クロック、Ｄフリップフロップ１
１ｂは２クロックで出力がロウレベルに初期化される。
Ｄフリップフロップ１１ｂの出力がハイレベルに初期化
されるとリセット信号用フリップフロップリセット信号
ＳＦＦＲがロウレベルになり、Ｄフリップフロップ１０
ｃがリセットされ出力はロウレベルになる。

【０１４８】図１５において、パワーオンリセット信号
ＰＯＲがＮＯＲゲート９ａを介して入力されることによ
り、Ｄフリップフロップ１０ｃの出力はロウレベルに初
期化される。そして、インバータ８ｂで反転されＲＳフ
リップフロップセット信号出力ＲＳＳはハイレベルとな
る。また、パワーオンリセット信号ＰＯＲはＮＯＲゲー
ト９ａを介してＲＳフリップフロップリセット信号出力
ＲＳＳとなり、ＲＳフリップフロップ５がリセットされ
制御信号出力ＣＳＯはハイレベル（非アクティブ）に初
期化される。

【０１４９】次に定常動作について説明する。［従来の
技術］の欄において説明したのと同じく、被制御回路３
をＦＩＦＯメモリ、制御信号出力回路１をＦＩＦＯメモ
リへライト信号を出力するバッファ、制御信号伝送路２
をプリント基板上の銅箔パターンとする。

【０１５０】制御信号出力回路（バッファ）１から出力
されたライト信号は制御信号伝送路（銅箔パターンの伝
送路）２を通って制御信号整形装置４０に入力される。
入力される信号は図３のようなものであり、従来の回路
では誤動作してしまう負論理のパルス波形である。

【０１５１】図７にその時の各部の動作波形を示す。制
御信号整形装置４０に入力されるクロック信号ＣＬＫは
制御信号入力ＣＳの負極性パルス幅に最低２クロック以
上入るような任意の周波数である。図７では約３クロッ
ク入るような周波数の時の波形が描かれている。周波数
の制約理由については以下の動作を説明の中で詳しく述
べる。

【０１５２】まず、制御信号が入力された時のセットパ
ルス発生器６０の動作を説明する。制御信号入力ＣＳＩ
の最初の立ち下がりエッジ、すなわち図３の立ち下がり
エッジＤがインバータ８ａで反転されＤフリップフロッ
プ１０ｃのクロック入力ＣＬＫに入力される。Ｄフリッ
プフロップ１０ｃのＤ入力はハイレベル（ＶＣＣ）に固
定されているので、Ｑ出力はハイレベルとなる。そし
て、インバータ８ｂで反転されてＲＳフリップフロップ
セット信号ＲＳＳがロウレベルに変化する。以後、セッ
ト信号用Ｄフリップフロップリセット信号ＲＳＲがロウ
レベルになるまでの間、ＲＳフリップフロップセット信
号ＲＳＳはロウレベルを維持する。

【０１５３】一方、制御信号入力ＣＳＩの反転信号はＤ
フリップフロップ１１ａ，１１ｂにより遅延され、更に
ＮＯＲゲート９ａで反転されてセット信号用Ｄフリップ
フロップリセット信号ＳＦＦＲになる。このセット信号
用Ｄフリップフロップリセット信号ＳＦＦＲによりＤフ
リップフロップ１０ｃがリセットされ、ＲＳフリップフ
ロップセット信号ＲＳＳはハイレベルに戻る。

【０１５４】制御信号入力ＣＳＩの波形歪みによる立ち
下がりエッジＥによりＤフリップフロップ１０ｃにトリ
ガがかかってもＱ出力はハイレベルを保持するだけでＲ
Ｓフリップフロップセット信号ＲＳＳに影響を及ぼさな
い。

【０１５５】制御信号入力ＣＳＩがロウレベルの間はＤ
フリップフロップ１０ｃの出力はロウレベルに保持され
るので、制御信号入力ＣＳＩの波形歪みによる立ち下が
りエッジＦもまたＲＳフリップフロップセット信号ＲＳ
Ｓに影響を及ぼさない。

【０１５６】セットパルス発生器６０は定常動作時、制
御信号入力ＣＳＩの反転信号とクロック信号の立ち上が
りエッジのみを検出して状態遷移するので、制御信号入
力ＣＳＩの全ての立ち上がりエッジはＲＳフリップフロ
ップセット信号ＲＳＳに影響を及ぼさない。

【０１５７】ＲＳフリップフロップセット信号ＲＳＳの
負極性パルスの幅は制御信号入力ＣＳＩのロウレベルへ
の変化点とクロック信号ＣＬＫの立ち上がりエッジの位
相差により決まり、その値は１クロック幅を超え２クロ
ック幅未満である。この例のＤフリップフロップ１１
ａ，１１ｂのように、遅延用のＤフリップフロップを２
個以上にすることによりＲＳフリップフロップセット信
号ＲＳＳの最小パルス幅を保証することが可能になる。

【０１５８】ただし、前述のようにクロック信号ＣＬＫ
は制御信号入力ＣＳＩの負極性パルス幅に最低２クロッ
ク以上入るような周波数でなければならない。これはＲ
Ｓフリップフロップリセット信号ＲＳＲがロウレベルに
なる前にＲＳフリップフロップセット信号ＲＳＳがハイ
レベルになる必要があるためと立ち下がりエッジＦがＲ
Ｓフリップフロップセット信号ＲＳＳに影響を及ぼさな
い様にするためである。

【０１５９】このように、本実施の形態６による制御信
号整形装置によれば、制御信号入力ＣＳＩの、立ち下が
りエッジからセットパルス発生器６０によりクロック信
号を用いることなくＲＳフリップフロップセット信号Ｒ
ＳＳを作成し、ＲＳフリップフロップ５をリセットする
ことにより制御信号出力ＣＳＯに波形整形された制御信
号を復元することができる。

【０１６０】前述のようにＲＳフリップフロップセット
信号ＲＳＳおよびＲＳフリップフロップリセット信号Ｒ
ＳＲは波形歪みによるエッジに影響されないので制御信
号出力ＣＳＯもまた波形歪みによるエッジに影響されな
い。

【０１６１】但し、本実施の形態６では、セット用Ｄフ
リップフロップおよびリセット用Ｄフリップフロップに
不感帯を設けるための遅延タイミングを単安定マルチバ
イブレータ１１ａおよび１１ｃで、不感帯の幅を単安定
マルチバイブレータ１１ｂおよび１１ｄで作成している
ため、単安定マルチバイブレータの外付けの可変抵抗器
などで容易に不感帯のタイミングと幅の調整が可能であ
る。

【０１６２】また、クロック信号を必要としないため回
路上に適当なクロックがない場合でもあえてクロック発
生器を設けることなく実施の形態１と同等の効果を得る
ことができる。

【０１６３】

【発明の効果】以上のように、本願の請求項１の発明に
係る制御信号整形装置によれば、デジタル制御信号の立
ち下がりエッジを検出して第１のトリガを出力するため
の第１トリガ出力手段、および、前記デジタル制御信号
の立ち上がりエッジのタイミングを含む所与の期間にわ
たって、前記第１トリガ出力手段におけるエッジ検出動
作を無効にするための第１無効手段を有する第１のトリ
ガ発生手段と、前記デジタル制御信号の立ち上がりエッ
ジを検出して第２のトリガを出力するための第２トリガ
出力手段、および、前記デジタル制御信号の立ち下がり
エッジのタイミングを含む所与の期間にわたって、前記
第２トリガ出力手段におけるエッジ検出動作を無効にす
るための第２無効手段を有する第２のトリガ発生手段
と、前記第１のトリガ発生手段の出力によりセットさ
れ、前記第２のトリガ発生手段の出力によりリセットさ
れるか、または前記第２のトリガ発生手段の出力により
セットされ、前記第１のトリガ発生手段の出力によりリ
セットされるフリップフロップ回路を備える構成にした
ので、制御信号の変化点付近での波形歪みが生じても被
制御回路の誤動作を防ぐことができる。しかも、同期用
クロック信号が不要であるから、制御信号伝送回路を簡
素化でき、被制御側のみで波形歪みによる誤動作に対す
る対策を図ることができる。そのため、設計済みの回路
に対しても比較的容易に採用可能であるという効果があ
る。

【０１６４】また、本願の請求項２の発明に係る制御信
号整形装置によれば、前記第１のトリガ発生手段または
前記第２のトリガ発生手段のいずれか一方のみを備え、
前記第１のトリガ発生手段の出力または前記第２のトリ
ガ発生手段の出力によりセットされ、前記デジタル制御
信号によりリセットされるか、または前記デジタル制御
信号によりセットされ、前記第１のトリガ発生手段の出
力または前記第２のトリガ発生手段の出力によりリセッ
トされるフリップフロップ回路を備える構成にしたの
で、制御信号の変化点付近での波形歪みが生じても被制
御回路の誤動作を防ぐことができる。しかも、同期用ク
ロック信号が不要であるから、制御信号伝送回路を簡素
化でき、被制御側のみで波形歪みによる誤動作に対する
対策を図ることができる。そのため、設計済みの回路に
対しても比較的容易に採用可能であり、しかも、回路を
削減できるという効果がある。

【０１６５】また、本願の請求項３の発明に係る制御信
号整形装置によれば、前記デジタル制御信号を所与の時
間にわたって遅延させるための遅延回路と、前記遅延回
路により遅延された遅延デジタル制御信号をリセット入
力とし、かつ前記デジタル制御信号の立ち上がりエッジ
または立ち下がりエッジをトリガ入力とするフリップフ
ロップ回路とにより前記第１のトリガ発生手段または前
記第２のトリガ発生手段を構成したので、簡単な回路で
前記第１のトリガ発生手段または前記第２のトリガ発生
手段を実現することができるという効果がある。

【０１６６】また、本願の請求項４の発明に係る制御信
号整形装置によれば、２段以上のフリップフロップ回路
により前記遅延回路を構成したので、簡単な回路で前記
遅延回路を実現することができ、前記第１のトリガ発生
回路の出力または前記第２のトリガ発生回路の出力の最
小パルス幅と前記立ち下がりエッジを検出してトリガを
出力する手段を無効にする最小期間または前記立ち上が
りエッジを検出してトリガを出力する手段を無効にする
最小期間を保証することができるという効果がある。

【０１６７】また、本願の請求項５の発明に係る制御信
号整形装置によれば、単安定マルチバイブレータ回路に
より前記遅延回路を構成したので、設計済みの回路に対
しても比較的容易に採用可能であるという効果を、クロ
ック信号を必要とせず、回路上に適当なクロックがない
場合でもあえてクロック発生器を設けることなく得るこ
とができる。しかも、可変抵抗器などで容易に不感帯の
タイミングおよび幅の調整が可能であるため、机上設計
が難しい伝送波形の問題に対してより柔軟に対応できる
という効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による制御信号整形
装置のブロック図である。

【図２】 従来のデジタル回路のブロック図である。

【図３】 正しく伝送されなかった制御信号波形の例を
示す波形図である。

【図４】 この発明の実施の形態１による制御信号整形
装置におけるセットパルス発生器の構成を示すブロック
図である。

【図５】 この発明の実施の形態１による制御信号整形
装置におけるリセットパルス発生器の構成を示すブロッ
ク図である。

【図６】 この発明の実施の形態１による制御信号整形
装置における初期化時の各部の信号波形を示すタイミン
グチャート図である。

【図７】 この発明の実施の形態１による制御信号整形
装置における定常動作時の各部の信号波形を示すタイミ
ングチャート図である。

【図８】 この発明の実施の形態２による制御信号整形
装置のブロック図である。

【図９】 この発明の実施の形態２による制御信号整形
装置に適用される正しく伝送されなかった制御信号波形
の例を示す波形図である。

【図１０】 この発明の実施の形態２による制御信号整
形装置における初期化時の各部の信号波形を示すタイミ
ングチャート図である。

【図１１】 この発明の実施の形態３による制御信号整
形装置のブロック図である。

【図１２】 この発明の実施の形態３による制御信号整
形装置に適用される正しく伝送されなかった制御信号波
形の例を示す波形図である。

【図１３】 この発明の実施の形態３におけるリセット
パルス発生器の構成を示すブロック図である。

【図１４】 この発明の実施の形態４による制御信号整
形装置のブロック図である。

【図１５】 この発明の実施の形態４による制御信号整
形装置におけるセットパルス発生器の構成を示すブロッ
ク図である。

【図１６】 この発明の実施の形態４による制御信号整
形装置におけるリセットパルス発生器の構成を示すブロ
ック図である。

【図１７】 この発明の実施の形態５による制御信号整
形装置の構成を示すブロック図である。

【図１８】 この発明の実施の形態６による制御信号整
形装置の構成を示すブロック図である。

【符号の説明】

１ 制御信号出力回路、２ 制御信号伝送路、３ 被制
御回路、４，４０ 制御信号整形装置、５ ＲＳフリッ
プフロップ、６，６０ セットパルス発生器、７，７０
リセットパルス発生器、８ インバータ、９ ＮＯＲ
ゲート、１０Ｄフリップフロップ、１１ 単安定マルチ
バイブレータ、ＣＳＩ 制御信号入力、ＲＳＳ ＲＳフ
リップフロップセット信号、ＲＳＲ ＲＳフリップフロ
ップリセット信号、ＣＳＯ 制御信号出力、ＣＬＫ ク
ロック信号、ＰＯＲ パワーオンリセット信号、ＳＦＦ
Ｒ セット信号用Ｄフリップフロップリセット信号、Ｒ
ＦＦＲ リセット信号用Ｄフリップフロップリセット信
号。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 デジタル制御信号の立ち下がりエッジを
   検出して第１のトリガを出力するための第１トリガ出力
   手段、および、前記デジタル制御信号の立ち上がりエッ
   ジのタイミングを含む所与の期間にわたって、前記第１
   トリガ出力手段におけるエッジ検出動作を無効にするた
   めの第１無効手段を有する第１のトリガ発生手段と、 前記デジタル制御信号の立ち上がりエッジを検出して第
   ２のトリガを出力するための第２トリガ出力手段、およ
   び、前記デジタル制御信号の立ち下がりエッジのタイミ
   ングを含む所与の期間にわたって、前記第２トリガ出力
   手段におけるエッジ検出動作を無効にするための第２無
   効手段を有する第２のトリガ発生手段と、 前記第１のトリガ発生手段の出力によりセットされ、前
   記第２のトリガ発生手段の出力によりリセットされる
   か、または前記第２のトリガ発生手段の出力によりセッ
   トされ、前記第１のトリガ発生手段の出力によりリセッ
   トされるフリップフロップ回路とを備えたことを特徴と
   する制御信号整形装置。
2. 【請求項２】 請求項１記載の制御信号整形装置におい
   て、 前記第１のトリガ発生手段または前記第２のトリガ発生
   手段のいずれか一方のみを備え、 前記第１のトリガ発生手段の出力または前記第２のトリ
   ガ発生手段の出力によりセットされ、前記デジタル制御
   信号によりリセットされるか、または前記デジタル制御
   信号によりセットされ、前記第１のトリガ発生手段の出
   力または前記第２のトリガ発生手段の出力によりリセッ
   トされるフリップフロップ回路を備えたことを特徴とす
   る制御信号整形装置。
3. 【請求項３】 請求項１または２記載の制御信号整形装
   置において、 前記デジタル制御信号を所与の時間にわたって遅延させ
   るための遅延回路と、前記遅延回路により遅延された遅
   延デジタル制御信号をリセット入力とし、かつ前記デジ
   タル制御信号の立ち上がりエッジまたは立ち下がりエッ
   ジをトリガ入力とするフリップフロップ回路とにより構
   成された前記第１のトリガ発生手段または前記第２のト
   リガ発生手段を備えたことを特徴とする制御信号整形装
   置。
4. 【請求項４】 請求項３記載の制御信号整形装置におい
   て、 ２段以上のフリップフロップ回路により前記遅延回路を
   構成したことを特徴とする制御信号整形装置。
5. 【請求項５】 請求項３記載の制御信号整形装置におい
   て、 単安定マルチバイブレータ回路により前記遅延回路を構
   成したことを特徴とする制御信号整形装置。