JP4236913B2 - データ転送装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は電子装置もしくは電子素子間のデータ転送装置に係わり、特に高速データ転送に適したデータ転送装置に関する。
【０００２】
【従来の技術】
従来のデータ転送方式を大きく分類するとシリアル方式とパラレル方式がある。シリアル方式の素子間の信号は、基本的に１本のデータ信号といくつかの制御線から構成されており、物理的な配線量が削減できる利点がある。電子素子内のデータ処理は、通常バイトと呼ばれる８本の信号（８ビット）の整数倍を単位として行われている。そのためシリアル方式では、データ送信側では複数本の信号を１本に時分割変換（パラレル−シリアル変換）を行い、受信側では逆のシリアル−パラレル変換（例えば、特許文献１参照）を行う必要がある。信号線が１本しかないため、複数の信号線間の遅延ばらつきを考慮する必要がなく、ギガヘルツオーダの高い周波数でデータの転送が行える特長がある。例えば、２バイトのデータを１００ＭＨｚで処理する素子の場合、シリアル転送は１．６ＧＨｚの周波数で動作する必要がある。この場合の転送能力は、１．６Ｇｂｉｔ／ｓ或いは２００ＭＢｙｔｅ／ｓである。
【０００３】
一方パラレル方式は、複数のデータ線を用いてデータの転送を行う。従来技術において多くの場合、電子素子内のデータ処理と同様に電子素子を駆動するシステムクロックに同期してデータ転送が行われる。例えば、電子素子内のデータ処理のデータ幅が２バイトで、システムクロックが１００ＭＨｚの場合の素子間のデータ転送は、データ信号を１６本（２バイト）かつ転送周波数を１００ＭＨｚのパラレル方式を採用すると実現できる。この場合の転送能力も前記シリアル方式で述べた２００ＭＢｙｔｅ／ｓである。パラレル方式は、複数データを１つの転送クロックに同期させて動作させるため、送信側の素子は１つのクロックに同期させたパラレルデータを出力する。しかし各データの受信側素子に到達する時刻には差異が生じる。それは、配線長の差、インピーダンスの変動、クロックに対するスキュおよびその変動（ジッタ）、信号間のクロストークなどによる伝搬遅延の差が原因となっている。従来技術では、到達時刻に差がある複数データを正確に１つのクロックに同期させるために、受信側でデータの変化点を検出して全データの有効期間（ウインド）情報を生成し、データ取り込みタイミングを決定するクロックのエッジが上記ウインドの中心にくるようにすることが開示されている（例えば、特許文献２参照）。
【０００４】
【特許文献１】
特開２００２−２１７７４２号公報（第２頁、図１０）
【特許文献２】
特開２００２−８２８３０号公報（第８−１０頁、図３）
【０００５】
【発明が解決しようとする課題】
近年、高速データ転送の要求は飛躍的に高まっている。例えば、パーソナルコンピュータの内部及び外部の転送は、既に数ギガビット／秒程度の転送能力が求められている。ネットワーク機器、通信機器、制御機器などの産業機器では、さらに要求が強く、ギガヘルツオーダの高い周波数の使用が開始されている。例えば半導体検査装置の分野などでは単位時間あたりのウェハ検査枚数を増やす為、数ギガバイト／秒程度及びそれ以上の高速な画像処理及びデータ転送能力が求められている。また最近では画像情報などの大きな情報量の取り扱いが飛躍的に増しており、データ転送能力の高速化は必須となっている。
【０００６】
従来、高速データ転送には前記シリアル方式が多く用いられている。それは、前記のように配線の容易性と、複数信号の遅延ばらつきを考慮しなくてもよいため高い転送周波数が実現できることに起因している。そのため、信号線がケーブルや基板間のコネクタを通過する場合、配線が長くなる場合には特に利用されている。しかし、転送周波数には上限があり（通常のＣＭＯＳプロセスでは数〜数十ギガヘルツが上限）、前記要求の転送能力を実現する為には信号線を複数本に、即ちパラレル方式にする必要がある。しかし、単純に信号線を複数本にしたのでは、複数信号間の遅延ばらつきの問題が生じ、このために転送周波数が上げられないという問題が生じる。
【０００７】
パラレル方式で遅延ばらつきを抑えるための従来方法としては、データの有効期間（アイパターン）を測定して、短い配線を迂回させて長い配線に線長をそろえる手法である等長配線や、全配線のインピーダンスを等しく、かつ容量負荷が大きくならないようにするためのインピーダンス管理、ジッタの少ない素子の使用などが行われる。また前記従来例のように全データの有効期間の中心にクロックのエッジを調整し、データを取り込むセットアップ、ホールドマージンを確保することが行われている。しかしながら、転送周波数が高速になると、前記遅延ばらつきがデータの更新周期に比べ相対的に大きくなり、前記セットアップあるいはホールド期間が減少し、前記有効期間が消滅してしまうという問題がある。例えば遅延ばらつきが５００ｐｓである場合、転送周波数が１GHｚのときはデータの更新周期は１ｎｓであり、このときの有効期間は５００ｐｓ確保できるが、転送周波数が２GHｚになるとデータの更新周期と遅延ばらつきが等しくなってしまいデータの受信は不可能となる。この場合遅延ばらつきの５００ｐｓを２００〜３００ｐｓにするため、前述の等長配線、インピーダンス、素子ばらつきの管理を徹底させることが行われている。しかしその場合も転送周波数を３GHｚにすることはできない。また前記管理は、信号数が多くなった場合や信号線が長くなったり、ケーブルや基板間のコネクタを通過する場合は、非常に困難な作業になるという問題がある。また等長配線は短い配線を長くするために実装面積の増大をまねき、高密度実装ができないためにコストの増大と装置が大きくなるという問題がある。
【０００８】
本発明は上記課題を解決するためになされたものであり、その目的は、電子装置もしくは電子素子間のパラレル方式のデータ転送装置において、信号線が多い場合や信号線が長くなりケーブルや基板間のコネクタを通過する場合、または転送周波数が高速になり遅延ばらつきが相対的に大きくなった場合においても、遅延ばらつきを補正することで、等長配線を不要とし、かつ確実なデータ転送を可能とするデータ転送装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、送信装置と、この送信装置からの信号をパラレル方式で送信するための複数の信号線を備えた装置間配線と、この装置間配線を介して送られてきた信号を受信する受信装置とから成るデータ転送装置において、
前記送信装置は、前記複数の信号線の間で生じる遅延ばらつきを補正するための調整モードを指示する調整モード選択信号が入力されたときにエッジを有する調整用信号を出力する調整用信号出力手段と、この調整用信号出力手段から出力された調整用信号を前記複数の信号線のすべてに同期をとって出力する送信手段とを有し、
前記受信装置は、前記複数の信号線の各々を介して受信した調整用信号のすべてについてそのエッジが到達したことを検出してエッジ検出信号を出力する調整用信号検出手段と、前記複数の信号線の各々に対して設けられ、各信号線ごとの上記受信した調整用信号を段階的に遅延させた複数の遅延信号を生成するための遅延手段と、この遅延手段ごとに設けられて当該遅延手段が出力する遅延信号の１つをエッジ位置選択信号によって選択して出力する選択手段と、エッジ位置選択信号生成手段とを有するとともに、
上記エッジ位置選択信号生成手段は、各信号線ごとに設けられて、上記信号線ごとの各段階的な遅延信号を上記エッジ検出信号のタイミングでラッチするラッチ回路と、各信号線ごとに設けられて、上記ラッチ回路の出力信号のそれぞれについて、その出力信号の次に大きい遅延量対応の出力信号と排他論理和をとる論理手段と、各信号線ごとに設けられて、上記論理手段の出力を取り込んでエッジ位置選択信号を得、これを上記選択手段に出力する手段と、を具え、
前記受信装置は、前記調整モードでない通常動作時には前記複数の信号線を介して受信した信号の各々を前記遅延手段の各々へ入力し、各遅延手段の出力のうち前記選択手段で選択された遅延信号をデータ取込手段へ入力するように構成したことを特徴とするデータ転送装置を開示する。
【００１１】
更に本発明は、上記に記載のデータ転送装置において、前記受信装置は、前記複数の信号線を介して受信した信号を入力バッファへ入力し、この入力バッファの出力を前記遅延手段の各々への入力とするように構成したことを特徴とするデータ転送装置を開示する。
【００１２】
更に本発明は、上記に記載のデータ転送装置において、前記入力バッファはシュミットトリガ回路、差動バッファ、もしくはＴＴＬ規格素子を用いたことを特徴とするデータ転送装置を開示する。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１は、本発明になるデータ転送装置の構成例を示すブロック図で、データを送信する側の装置もしくは素子である送信装置１、データを受信する側の装置もしくは素子である受信装置２、および装置間配線３により構成されている。送信装置１内と受信装置２内の信号およびブロックは、本発明のデータ転送に用いる代表的なもののみを示している。したがって、送信装置１の出力バッファなど、本発明に関係しない部分は図示されていない。以上の構成を持つデータ転送装置の特徴は、パラレル方式で送信される各信号の間の遅延ばらつきを補正するための回路が送受信装置の各々に設けられており、この補正を行う調整モードのときにはこれらの回路が用いられる。
【００１４】
送信装置１は、エッジ位置調整用信号生成手段４と、調整モード選択手段５と、同期手段６から構成されている。エッジ位置調整時、即ち遅延ばらつきの調整を行う調整モード時には、まず調整モード選択信号７をアクティブにする。このとき調整モード選択手段５は、エッジ位置調整用信号生成手段４からの信号を出力に選択する。この時、エッジ位置調整用信号生成手段４は、調整用信号として、例えば単一ステップ信号を出力する。調整モード選択手段５は、調整モードでないときは通常のデータ転送に使用する例えばストローブ信号や転送クロック信号などのタイミング信号８やデータ信号９を出力する。同期手段６は、前記調整モード選択手段５からの信号をクロック信号１０に同期させて出力することにより、エッジ位置調整用信号を前記通常のデータ転送に使用する信号と同じタイミングで出力するためのものである。したがって、図示していないが、送信装置１と受信装置２間で転送クロック信号を受け渡している場合は、転送クロック信号は同期手段６を通さず直接転送するか、あるいは転送クロック信号の経路のエッジ位置調整を行うために、エッジ位置調整用信号を転送クロック信号に同期化させて出力する。これによりエッジ位置調整時に、送信装置１側のパッケージ内配線長のばらつきや素子自体のスキュやジッタも受信装置２側の調整手段で補正される。
【００１５】
装置間配線３は、単一基板上の配線や、ケーブル、基板間のコネクタを通過する配線などがあり、配線長、配線負荷、クロストークなどに起因する遅延ばらつきが発生する。特に、信号線が多い場合の信号線間のばらつきや、信号線が長くなった場合、ケーブルや基板間のコネクタを通過する場合のばらつき、パッケージ内のばらつきなどは、設計時の等長配線設計などで完全に調整することは困難となっている。
【００１６】
受信装置２は、入力バッファ１１、エッジ位置調整手段１２、調整データ検出手段１３、エッジ位置決定手段１４、取込タイミング生成手段１５、データ取込手段１６から構成される。これらのブロックの詳細は後述するので、ここでは簡単に示す。
【００１７】
まず入力バッファ１１は、装置間配線３により減衰および反射などで変形した信号を受信装置の内部信号17として形成し直す役割を担っている。
【００１８】
エッジ位置調整手段１２は、データ及びタイミング信号の遅延時間の調整を行う回路であって、前記内部信号１７の入力を受け、遅延素子により複数段階の遅延時間の異なる信号２１を生成し、その全信号をエッジ位置決定手段１４に出力する。またエッジ位置決定手段１４からのエッジ位置選択信号２３に基づき、所定の遅延時間を有する信号２５、２８を選択要素により選択して出力する。さらに所定の遅延時間を有した信号１８を調整データ検出手段１３に出力する。
【００１９】
調整データ検出手段１３は、エッジ位置調整手段１２から所定の遅延を有した信号１８を入力し、調整を行う信号の全データのエッジがエッジ位置決定手段１４に入力されたことを検出する回路で、この検出は、送信装置１から入力される調整モード選択信号７がアクティブのときに行われる。調整モード選択信号７は非同期入力で構わないので、入力バッファ１１から直接、調整データ検出手段１３に渡される。検出後は検出完了信号２０を出力する。図示していないが、この信号は調整完了信号と等価に扱われ、送信装置１に渡される。また全データのエッジ検出信号２２をエッジ位置決定手段１４に出力する。エッジ位置決定手段１４は、全データのエッジ検出信号２２の入力時に、複数段階の遅延時間の異なる信号２１から、エッジの存在する信号を選択し、エッジ位置選択信号２３を出力する。
【００２０】
取込タイミング生成手段１５は、所定の遅延時間を有する信号２５、つまりエッジ位置の調整された信号を入力とし、受信装置２のデータ取込手段１６にとって最適のデータ取込タイミング信号２６を出力する。データ取込手段１６は、前記所定の遅延時間を有する信号２８、つまりエッジ位置の調整された信号とその信号のデータ取込タイミング信号２６の入力を受け、ラッチもしくはフリップフロップなどのデータ保持素子にデータを取り込み、これら取り込まれた全データ信号は最終的に受信装置のクロック信号２７に同期化され、内部回路に処理が渡される。データのエッジ位置が調整された後の信号処理つまり、取込タイミング生成手段１５とデータ取込手段１６の処理は、設計ツールのシミュレーションによってタイミングの詳細解析が可能である。またクロック信号２７をエッジ位置調整及び取込タイミング生成に用いる場合も考えられるため、その経路を点線の矢印にて示した。
【００２１】
図２は、クロックを基準としたデータ信号の典型的な波形形状を示している。四角の部分はデータ確定期間を示している。クロックに対してデータ信号にはジッタが存在するため、複数の信号が幅を持って存在し、クロックに対するデータ確定期間を狭めている。通常のＴＴＬ規格素子などのバッファを用いてデータを入力し、クロックでデータをラッチする場合は、この四角の期間の中央にクロックのエッジがくるように調整しなければならない。
【００２２】
図３は単一のデータ入力波形ｘに対する入力バッファの出力波形を示しており、出力波形ｙ１は通常のＴＴＬ規格素子を、出力波形ｙ２はシュミットトリガを、出力波形ｙ３は差動バッファを入力バッファ１１としてそれぞれ用いた場合である。この図からわかるように、不確定期間の多い通常のＴＴＬ規格素子などのバッファより、不確定期間の少ないシュミットトリガあるいは差動バッファを使用することが望ましい。また、図より出力データのスキュは、入力波形の形状および入力バッファ素子の種類により大きく異なることがわかる。本発明ではこれらのスキュを補正する。
【００２３】
図４は、ｎ個の信号のエッジ位置を調整するエッジ位置調整部を示しており、図１における調整データ検出手段１３と、信号ごとに設けられたエッジ位置調回路４１１〜４１ｎ及びエッジ位置決定回路４２１〜４２ｎから構成されている。図１のエッジ位置調整手段１２及びエッジ位置決定手段１４は、それぞれｎ個のエッジ位置調整回路４１１〜４１ｎ及びｎ個のエッジ位置決定回路４２１〜４２ｎから成っている。調整データ検出手段１３は全信号に対して共通に用いられる。
【００２４】
エッジ位置調整回路４１１は、入力バッファ１１からの信号ａ１（図１の内部データ信号１７の１つ）を遅延させる複数の遅延要素３０、３０…を備えていて複数段階の遅延時間の異なる信号２１を出力する。また選択要素３７により信号２１の内の１つを選択して出力信号ｂ１（図１の信号２５及び２８の１つ）としても出力する。他のエッジ位置調整回路も同様である。ここで例えば遅延要素３０の各々を５０ｐｓ程度の遅延時間を有する素子で構成した場合、約５０ｐｓ間隔単位で遅延した複数の信号が出力される。図では簡単のため、４段階の遅延を示しているが、実際にはもっと大きな段数を有する事が望ましい。例えば全体で１ｎｓの幅を約５０ｐｓ間隔単位で調整する為には２０段階の遅延が必要である。
【００２５】
調整データ検出手段１３はエッジ位置調整用信号である単一のステップ信号のエッジ（変化点）が、エッジ位置調整手段１２に到達していることを検出する回路であり、ＡＮＤ素子３８によって簡単に構成できる。ＡＮＤ素子３８のｎ個の入力信号１８は信号ａ１〜ａｎ起因の信号であり、全ての信号がＨＩになるとアクティブ（ＨＩ）になり、全データのエッジ検出信号２２を出力する。図４では遅延を前後に調整できるように、ＡＮＤ素子３８の入力信号１８はエッジ位置調整回路４１１〜４１ｎ内である程度遅延された信号を用いている。ラッチ３９は調整モードに切り替えるために用意されている。まずラッチ３９は調整モード選択信号７によりリセットされ、データを通過させる状態になる。このときＡＮＤ素子３８の出力はまだ非アクティブ（ＬＯ）であり、検出完了信号２０も非アクティブ（ＬＯ）となる。全ての信号のエッジが検出されると、エッジ検出信号２２と検出完了信号２０はアクティブ（ＨＩ）になり、またこの信号によりラッチ３９は出力を固定する。なお、調整データ検出手段１３は、ここでは図示していないエッジ位置調整用信号が、ＬＯからＨＩに立ち上がるステップ信号を想定して構成している。ＨＩからＬＯに立ち下がるステップ信号を用いるときはＡＮＤ素子３８をＮＯＲ素子に変更すればよく、またそれぞれの場合で選択できる構成にしてもよい。
【００２６】
エッジ位置決定回路４２１は、エッジの位置を検出し、エッジの遅延位置を決定する手段であり、ラッチ４２、４２…、ＥＸＯＲ素子４３、４３…、及び変換回路４４から構成されている。前記のエッジ検出信号２２がアクティブになると、ラッチ４２、４２…は複数段階の遅延時間の異なる信号２１をラッチし、その隣り合う出力をＥＸＯＲ素子４３、４３…の各々で比較し、その結果、変化点の存在するＥＸＯＲ素子４３の出力のみアクティブとなる。変換回路４４は、その信号に対するエッジ位置選択信号２３を一意に決定する。変換回路４４は、論理回路で構成してもよいし、記憶素子（ルックアップテーブル）で構成してもよい。選択要素３７をトランスファゲートで構成すると、ＥＸＯＲ素子群４３の信号をそのまま選択要素３７に与えることも可能である。ＡＮＤ素子３８の入力はエッジ位置調整手段１２のある程度遅延された信号を用いているので、取込タイミング信号との関係で、データ信号の遅延量を一定量早めて設定することも可能である。
【００２７】
以上のエッジ位置調整部による信号の遅延ばらつき補正動作を次に説明する。まず図１の送信装置１において、調整モード選択信号７をアクティブにする。このとき調整モード選択手段５は、エッジ位置調整用信号生成手段４からの単一ステップ信号を出力に選択する。（調整モードでないときは調整モード選択手段５は、通常のデータ転送に使用する例えばストローブ信号や転送クロック信号などのタイミング信号８やデータ信号を出力する）同期手段６は、通常のデータ転送に使用する信号と同じタイミングで出力するため、調整モード選択手段５からのステップ信号をクロック信号１０に同期させて出力する。受信装置２においては、入力バッファ１１は、送信装置１から送信され、装置間配線３により減衰および反射などで変形したステップ信号を受信装置の内部信号１７として形成し直す。これは図４の入力信号ａ１〜ａｎである。エッジ位置調整回路４１１〜４１ｎは、データ及びタイミング信号の遅延時間の調整を行う回路により構成され、前記内部信号１７である信号ａ１〜ａｎをそれぞれ入力し、遅延素子３０、３０…により複数段階の遅延時間の異なる信号２１を生成し、その全信号をエッジ位置決定回路４２１へ出力する。一方、調整データ検出手段１３は、前記信号１８を入力とし、調整用信号であるステップ状の信号ａ１〜ａｎのすべてにおいてそのエッジがエッジ位置調整回路に入力されたことを検出し、検出後は検出完了信号２０を出力するとともに全データのエッジ検出信号２２をエッジ位置決定回路４２１〜４２ｎへ出力する。エッジ位置決定回路４２１〜４２ｎは、この検出信号２２を受けると、複数段階の遅延時間の異なる信号２１から、エッジの存在する信号を検出し、エッジ位置選択信号２３を出力する。エッジ位置調整回路４１１〜４１ｎはこのエッジ位置選択信号２３に基づき、ステップ信号のエッジがほぼ揃った信号ｂ１〜ｂｎ（信号２５、２８）を選択要素３７により選択して出力する。
【００２８】
以上に説明した本発明の図１のデータ転送装置によれば、装置間配線で生じる信号間の遅延ばらつきを、調整モードとすることにより自動的に補正でき、これによって複雑な調整作業を行わなくても高速なデータ転送をパラレル方式により実現できる。
【００２９】
次に、本発明による遅延ばらつき補正の精度向上策について説明する。以上の説明からわかるように、図４に示したエッジ位置調整回路４１１〜４１ｎの１つの遅延要素３０の遅延量によって補正精度が決まるから、個々の遅延要素の遅延量は小さいほど補正精度は向上する。一方、補正可能な遅延ばらつきの最大値（最大補正量）が大きいほど、装置間配線が長くなったときなどへの対応が可能となる。この両方の条件を満たすためには小さい遅延量の遅延要素を大量に用いる必要があるが、そうすると装置の大型化、高価格化などの問題が生じる。
【００３０】
図５は、この問題を解決するための、即ち大きな最大補正量をもちかつ詳細な遅延調整を可能とするエッジ位置調整部の構成例で、エッジ位置調整部５１、５２、５３の各々はそれぞれ図４と同じ構成の回路構成をもつ。ここで例えば、エッジ位置調整部５１は１ｎｓ単位の調整で２０段、エッジ位置調整部５２は１００ｐｓ単位の調整で２０段、エッジ位置調整部５３は５ｐｓ単位の調整で２０段とすると、最大２０ｎｓの調整幅で、５ｐｓ単位の調整が可能となり、すべて５ｐｓの遅延要素を２００段とするのに比べて大幅に要素数を減らせる。ここで、エッジ位置調整部５３の５ｐｓ単位の調整は、５ｐｓの遅延素子を構成することが困難な為、エッジ位置調整回路４１ｊを図６のような構成にするとよい（ｊ＝１〜ｎ）。ここで遅延要素３４を約１００ｐｓ、遅延要素３５を約１０５ｐｓ、遅延要素３６を約１０５ｐｓの遅延時間になるように、配線負荷等を調整して構成する。この様に並列に構成すると各素子のジッタが相殺され、遅延量の精度がよくなる。
【００３１】
図５の構成を用いたときの調整は、エッジ位置調整部５１、５２、５３をこの順に順次行う。即ち、まず調整モード選択信号７１をアクティブにしてエッジ位置調整部５１による信号ａｊ（ｊ＝１〜ｎ）の調整を行う。エッジ位置調整部５１の遅延要素１つの遅延量が１ｎｓであれば、この調整によって信号ｂｊ（ｊ＝１〜ｎ）の遅延ばらつきは１ｎｓ以下になる。次に調整モード選択信号７２をアクティブとし、エッジ位置調整部５２による信号ｂｊ（ｊ＝１〜ｎ）の調整を行う。エッジ位置調整部５１の遅延要素１つの遅延量が１００ｐｓであればこの調整によって信号ｃｊ（ｊ＝１〜ｎ）の遅延ばらつきは１００ｐｓ以下となる。同様にして調整モード選択信号７３をアクティブとしエッジ位置調整部５３による信号ｃｊ（ｊ＝１〜ｎ）の調整を行えば、出力信号ｄｊ（ｊ＝１〜ｎ）のばらつきを例えば５ｐｓ以下とすることができる。なお、調整モード選択信号７１〜７３は送信装置側から送るが、これは別の信号線を用いてもよいし、符号化して１本の信号線で送るようにしてもよい。
【００３２】
次に、全信号のエッジを受信装置２のクロック信号２７に揃える場合には、調整データ検出手段１３を図７のように構成する。即ちラッチ４０、４１を設け、エッジ検出信号２２をクロック信号２７に同期化する。クロック信号２７は受信装置２の基準信号なので、これ以降の回路は設計ツールのシミュレーションで詳細に遅延計算が可能となる。調整データ検出手段１３へのクロック入力は図１の点線で示している。
【００３３】
図８（ａ）は、図１の取込タイミング生成手段１５の構成例を示す回路図である。取込タイミング生成手段１５とデータ取込手段１６は、エッジ位置の調整が既になされた信号に対して動作する部分であり、前記調整モードとは関係なく実転送動作時にのみ動作する。またこの部分は設計ツールのシミュレーションにより遅延計算が可能であり、これ以降はスキュの問題はほとんど起こらないと考えてよい。しかし、ジッタによる遅延ばらつきは前記エッジ位置調整では補正しきれていない。図８（ａ）は、データ信号のエッジを検出して、そのエッジを基にデータ取込タイミング信号ＳＴを生成する回路であって、この回路は１つのデータ信号に対する回路を示している。入力のデータ信号Ｓとタイミング信号の１つであるストローブ（データ有効）信号ｓｔｒはエッジ位置調整手段１２からの所定の遅延時間を有する信号２５の一部である。ストローブ信号ｓｔｒはＬＯアクティブであり、非アクティブ時は、データ取込タイミング信号ＳＴはＨＩの状態になる。
【００３４】
図８（ｂ）はデータ信号Ｓとデータ取込タイミング信号ＳＴの関係を示すもので、遅延期間τ１は、素子８１、８３、８４の遅延時間であり、遅延期間τ２は素子８０の遅延時間である。また、遅延期間τ３は、素子８２、８３、８４の遅延時間であり、遅延期間τ４は素子８０の遅延時間である。データ取込タイミング信号ＳＴはこれらの遅延時間とデータ信号Ｓの位置を調整して、後段のデータ取込手段１６のセットアップもしくはホールド時間を満足するように回路設計時に調整する。但し厳密には各素子の立ち上がりと立下りの遅延時間を区別して算出する必要がある。
【００３５】
図８（ｃ）は、データ信号が変化しないときのデータ取込タイミング信号２６の生成方法を説明する図である。図８（ｃ）のデータ取込タイミング信号ＳＴは、図８（ａ）の回路出力のようにデータ信号から生成された信号を示す。データ取込タイミング信号ＳＴＣはクロック信号などのデータ取り込みのタイミング信号を示す。この信号もエッジ位置調整手段１２から出力される所定の遅延時間を有する信号２５の一部であることが望ましいが、クロック信号２７を基準にエッジの位置を調整した場合は、クロック信号２７を基に生成した信号であってもよい。最終的なデータ取込タイミング信号ＳＴＤはＯＲ回路によってデータ取込タイミング信号ＳＴと信号ＳＴＣとを合成した（どちらかがＬＯ：アクティブだと出力をＬＯ：アクティブとなる）信号である。データは、タイミング信号ＳＴＤの立ち上がりでデータ取込手段１６に取り込まれる。図に示すようにデータ取込タイミング信号ＳＴＣを、そのジッタを考慮してタイミング信号ＳＴより早く設定しておくと、クロック信号などのタイミング信号ＳＴＣにはジッタがあってエッジの位置が多少前後しても、データ信号により生成されたタイミング信号ＳＴのエッジ位置が優先される。データの変化がなく、データ信号により生成されたエッジが発生しない場合は、クロック信号などにより生成されたエッジが用いられるが、この場合はエッジ位置が早くてもデータは変化しないので、確実にデータが取り込める。以上の構成でジッタによる遅延ばらつきを補正できる。ジッタを問題としない場合は、データ信号のエッジを基にデータ取込タイミング信号を生成ぜずに、前記クロック信号などのタイミング信号ＳＴＣを用い、データ信号との位置関係を調整するだけでよいが、転送周波数をギガヘルツオーダに向上させるためには、上記のようなジッタ対策が必要となる。
【００３６】
データ取込手段１６は、本発明において直接課題となるものではないので、ここでは簡単に説明する。データ取込手段１６は、ラッチあるいはフリップフロップなどの記憶要素で構成される。データ信号と取込タイミング信号は、その位置が調整されて入力されるので、直接前記記憶要素に入力して正確にデータを取得する事ができる。受信装置２の内部回路へ１つのクロック信号２７に同期して出力するために、ここでは前記記憶要素をＦＩＦＯの構成に配置してもよい。また、転送周波数が高速な場合は、クロック信号２７と同じ周波数まで分周する必要があり、前記記憶要素をシリアル−パラレル変換のような構成に配置してもよい。このような構成により正確に取得したデータを、内部回路へ展開することができる。
【００３７】
以上により、遅延要素を使用してデータおよびタイミング信号の変化位置つまりエッジ位置を揃えることにより正確にスキュによる遅延ばらつきを補正し、データ信号エッジ位置を基に取込タイミング信号を生成することでジッタによる遅延ばらつきを補正することができる。
【００３８】
【発明の効果】
本発明によれば、信号線が多い場合や信号線が長くなりケーブルや基板間のコネクタを通過する場合、または転送周波数が高速になり遅延ばらつきが相対的に大きくなった場合においても、遅延要素を使用してデータおよびタイミング信号の変化位置つまりエッジ位置を自動的に揃えることができる。さらにこのデータ信号エッジ位置を基に取込タイミング信号を生成することでジッタによる遅延ばらつきを補正することができ、等長配線が不要でかつ確実な高速データ転送が可能なデータ転送装置を提供することができる。
【図面の簡単な説明】
【図１】本発明のデータ転送装置の構成例を示すブロック図である。
【図２】 受信側入力波形の説明図である。
【図３】入力バッファの作用を説明する図である。
【図４】エッジ位置調整部の構成図である。
【図５】エッジ位置調整部の別の構成例である。
【図６】微少な遅延調整を行うためのエッジ位置調整回路の例である。
【図７】受信装置のシステムクロックに同期して全信号の到着を検出する調整データ検出手段の構成例である。
【図８】取込タイミング生成方法の説明図である。
【符号の説明】
１ 送信装置
２ 受信装置
３ 装置間配線
４ エッジ位置調整用信号生成手段
５ 調整モード選択手段
６ 同期手段
７ 調整モード選択信号
８ タイミング信号
９ データ信号
１０ クロック信号
１１ 入力バッファ
１２ エッジ位置調整手段
１３ 調整データ検出手段
１４ エッジ位置決定手段
１５ 取込タイミング生成手段
１６ データ取込手段
１７ 内部信号
１８ 所定の遅延時間を有した信号
２０ 検出完了信号
２１ 複数段階の遅延時間の異なる信号
２２ 全データのエッジ検出信号
２３ エッジ位置選択信号
２５、２８ 遅延ばらつき補正後の信号
２６ データ取込タイミング信号
２７ クロック信号
３０、３４〜３６ 遅延要素
３７ 選択要素
３８、８１…ＡＮＤ素子
３９、４２ ラッチ
４３ ＥＸＯＲ素子
４４ 変換回路
８０ ＮＯＴ素子
８２、８３ ＮＯＲ素子
８４ ＯＲ素子

Claims (3)

1. 送信装置と、この送信装置からの信号をパラレル方式で送信するための複数の信号線を備えた装置間配線と、この装置間配線を介して送られてきた信号を受信する受信装置とから成るデータ転送装置において、
   前記送信装置は、前記複数の信号線の間で生じる遅延ばらつきを補正するための調整モードを指示する調整モード選択信号が入力されたときにエッジを有する調整用信号を出力する調整用信号出力手段と、この調整用信号出力手段から出力された調整用信号を前記複数の信号線のすべてに同期をとって出力する送信手段とを有し、
   前記受信装置は、前記複数の信号線の各々を介して受信した調整用信号のすべてについてそのエッジが到達したことを検出してエッジ検出信号を出力する調整用信号検出手段と、前記複数の信号線の各々に対して設けられ、各信号線ごとの上記受信した調整用信号を段階的に遅延させた複数の遅延信号を生成するための遅延手段と、この遅延手段ごとに設けられて当該遅延手段が出力する遅延信号の１つをエッジ位置選択信号によって選択して出力する選択手段と、エッジ位置選択信号生成手段とを有するとともに、
   上記エッジ位置選択信号生成手段は、各信号線ごとに設けられて、上記信号線ごとの各段階的な遅延信号を上記エッジ検出信号のタイミングでラッチするラッチ回路と、各信号線ごとに設けられて、上記ラッチ回路の出力信号のそれぞれについて、その出力信号の次に大きい遅延量対応の出力信号と排他論理和をとる論理手段と、各信号線ごとに設けられて、上記論理手段の出力を取り込んでエッジ位置選択信号を得、これを上記選択手段に出力する手段と、を具え、
   前記受信装置は、前記調整モードでない通常動作時には前記複数の信号線を介して受信した信号の各々を前記遅延手段の各々へ入力し、各遅延手段の出力のうち前記選択手段で選択された遅延信号をデータ取込手段へ入力するように構成したことを特徴とするデータ転送装置。
2. 請求項１に記載のデータ転送装置において、前記受信装置は、前記複数の信号線を介して受信した信号を入力バッファへ入力し、この入力バッファの出力を前記遅延手段の各々への入力とするように構成したことを特徴とするデータ転送装置。
3. 請求項２に記載のデータ転送装置において、前記入力バッファはシュミットトリガ回路、差動バッファ、もしくはＴＴＬ規格素子を用いたことを特徴とするデータ転送装置。

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