KR100196014B1 - 온 칩 클럭 스큐 제어 방법 및 장치 - Google Patents

Abstract

집적 회로 칩상에 형성된 클럭 장치(즉, 플립 플롭)을 동작하기 위해 사용된 주 클럭 신호는 제1 및 제2 클럭 경로를 포함한다. 제1클럭 경로는 측부로 연장하는 지류를 갖는 선형 트렁크이다. 클럭 트렁크는 주 클럭 및 클럭 신호를 수신하기 위해 지류에 결합된 내부 장치의 양 종단에서 버퍼 회로를 통해 구동된다. 제2경로는 집적 회로 칩의 인접한 주변에 형성된 폐루프를 포함한다. 클럭 버퍼 회로는 주 클럭 신호를 수신하고 폐루프 경로 상의 두 지점에 주 클럭 신호를 인가한다. 폐루프 경로는 전용 입/출력 장치 즉, 외부원으로부터 데이타 및/또는 정보 신호를 수신하거나, 집적 회로의 외부 목적지로 이러한 신호를 전송하는 장치에 주 클럭을 전송하기 위해 사용된다.

Description

온 칩 클럭 스큐 제어 방법 및 장치

제1도는 신호원으로부터 주 클럭 신호를 모두 수신하는 다수의 집적 회로 칩을 가지고 있는 회로 보드 또는 동류를 나타내는 선도.

제2도는 본 발명의 내용에 따라 형성된 집적 회로 칩상의 클럭 분배의 예시선도.

제3도는 본 발명의 내용에 따른 입/출력 장치에서 내부 장치로 데이타를 전송하는데 필요한 지연을 도시한 타이밍 신호의 예시도.

* 도면의 주요부분에 대한 부호의 설명

12 : 집적 회로 칩 21 : 경로

22 : 표면 26, 28, 30 : 구동 회로

34 : 폐루프 경로 35, 37 : 지류

40, 42, 46, 48, 50, 52 : 플립 플롭 41 : 수신 버퍼

54 : 인버터 62 : 내부 클럭

본 발명은 일반적으로 디지탈 장치에 관한 것으로, 특히 클럭 스큐를 최소화 하기 위해 집적 회로 칩상에 주 클럭 신호를 분배하는 기술에 관한 것이다.

현재의 마이크로일렉트로닉 산업은 개별 집적 회로 칩을 위한 극히 많은 수의 장치를 실현하는 반도체 집적 회로를 제조하는 기술에서 놀라운 진보를 보이고 있다. 그러나, 현재 초 대규모 집적을 할 수 있음에도 불구하고, 양 집적 회로 칩은 보다 큰 설계로 구현된다는 지식을 가지고 제조된다. 그러므로 예를 들면, 컴퓨팅 시스템은 회로 보드에 장착되고 서로 상호 접속되는 초 대규모 집적(VLSI) 회로 칩을 사용함으로써 흔히 형성된다.

대개 이러한 시스템은 클럭 신호의 에지에 응답하여, 상태 변화를 일으키는 클럭 장치(예를 들어, 플립 플롭 또는 다른 쌍안정 소자)를 포함한다는 점에서 동기화된다. 이러한 동기화 시스템에서, 개별(집적 회로)장치 또는 모듈이 정보 신호(예를 들어, 데이타, 제어 신호 등)을 제공하거나, 이러한 정보 제어 신호를 동기화하여 수신하는 것이 보통 바람직하다. 즉, 신호가 클럭 신호의 에지에 관하여 정상 상태 조건에서 제공되고 또는 제공되었다.

이것은 장치 또는 칩에 인가된 클럭 신호의 전이와 클럭 전이의 결과로서 출력 신호의 상태 변화간에 칩 스큐(즉, 차이)로 인해 특히 고주파수 동작(예를 들어, MHz 범위)을 위해 때때로 아주 쉬운 작업은 아니다. 예를 들어, 다수의 내부(장치로) 클럭 로드(플립 플롭)은 개별 클럭 로드에서의 지연차로 인해 상응하는 큰 온 칩 스큐와 칩 대 칩 스큐를 발생시킬 수 있다. (무시할 수 있는 시스템 레벨에서 온도와 공급 전압 변화를 가정하면, (칩 대 칩) 스큐는 주로 반도체 프로세스 변화와 다른 칩상의 클럭 로드의 수에 기인한다.) 개별 장치들간에 데이타 신호의 적절한 교환을 보장하기 위해서는 칩 대 칩 스큐 뿐만 아니라 온 칩도 제어되어야 한다.

한가지 해결책은 각각의 집적 회로 칩상에 위상 동기 루프(PLL)를 형성하는 것이다. 생성된 클럭 신호와 수신된 클럭간의 정밀한 위상 관계를 칩에 의해 유지하면서, PLL은 다수의 동기화(위상 관련) 클럭 신호를 생성하기 위해 클럭 신호를 수신하도록 동작되도록 구성될 수 있다. 다른 기술은 어느 한 칩이 사용하는 클럭과 다른 칩이 사용하는 클럭간에 적절한 위상 관계를 유지하기 위해 동작되는 다른 칩의 클럭 신호를 수신하도록 한 칩의 PLL에 요구할 수도 있다.

구현된 특정한 방식에 따르면, PLL 장치의 사용이 아무런 문제도 없는 것은 아니다. PLL의 사용은 주로 가외 이산 소자의 첨가(루프 필터용의 저항, 및 캐패시터) 뿐만 아니라, 칩에 가외 핀의 첨가를 필요로 한다. 또한, 전용의(잡음 없는) 아날로그 전력 공급과 접지가 설계에서 필요할 수도 있다.

다른 방법은 중간 클럭 체제를 통해 한 클럭 체제에서 다른 클럭 체제로 데이타를 보내는 것이다. 이것은 또한 중간 클럭 체제를 수행하는 부가적인 회로를 필요로 한다.

본 발명은 클럭 신호가 칩상에서 생기는 최대 스큐를 제한하고, 또한 차례로 다중 칩 시스템에서 최대 칩 대 칩 스큐를 제한하는 방식으로 집적 회로 칩상에 클럭 신호의 분배를 위한 기술에 관한 것이다.

대체로, 본 발명은 칩의 입력 단자에서 클럭 신호를 수신하고 두개의 분리된 클럭 경로(선형 경로와 폐루프 경로)로 클럭 신호를 전송하기 위한 클럭 구동 회로인 두개의 분리된 세트를 칩상에 형성하는 것을 포함한다. 양 경로는 두 지점에서 인가된 클럭 신호를 갖는데 선형 경로는 그 경로의 두개의 종단에서 클럭 신호를 수신하고; 폐루프 경로는 서로로부터 실질적으로 정반대인 경로의 두 지점에서 클럭 신호를 수신한다.

본 발명의 양호한 실시 예에서, 칩으로부터 데이타를 전송하거나 칩으로 전송된 데이타를 수신하는 입/출력(I/O) 클럭 장치(예를 들어, 플립 플롭)는 인접한 폐루프 경로에 모두 위치하고 폐루프 경로에 의해 전송된 클럭 신호를 수신하기 위해 결합된 클럭 입력을 갖는다. 모든 다른 클럭 장치(내부 장치)는 측부로 연장된 (선형 경로로부터) 지류(tributaries)에 의해 선형 경로에 결합된 클럭 입력을 갖는다.

게다가, 폐루프 경로는 클럭 신호로 특정의 선정된 로드를 제공하기 위해 구성된다. 그러므로, 본 발명이 사용되는 특정의 집적 회로 칩이 선정된 로드를 구성하기에 충분한 클럭 I/O 장치를 갖지 못하면, 가상 로드가 사용된다.

본 발명에 의해 여러 이점을 얻을 수 있다. 예를 들면, PLL 사용의 소정의 기술이 요구되는 것처럼, 온 칩 및 칩 대 스큐는 집적 회로 칩에 가외 핀을 추가하지 않고 최소화된다. 또한, 가외 이산 소자(저항, 캐패시터) 또는 가외 장치가 필요하지 않으며, 임의의 가외 전력 공급 및 접지도 필요하지 않다.

본 발명의 상술한 특징 및 다른 특징, 및 이점은 동일 소자에 동일 참조 부호가 병기된 첨부 도면을 참조하여 기술된 이하의 상세한 설명에 의해 본 기술 분야의 숙련된 기술자들에게 분명하게 인지될 수 있다.

이제, 제1도의 도면을 참조하면, 일반적으로 참조 번호(10)로 지정된 회로 보드가 도시되어 있다. 회로 보드(10)는 전체 디지탈 시스템을 포함하거나, 대규모 디지탈 시스템의 일부를 형성할 수 있다. 회로 보드(10)이 다수의 집적 회로칩(12 : 12a, 12b,…, 12i, …, 12n)을 가지고 있는 것으로 간단히 도시되어 있다. 소정의 칩이 특별하게 형성될 수도 있는데, 즉, 이것은 특정 응용 집적 회로(ASICs)인 반면에, 다른 칩들은 예를 들면 일반적으로 마이크로프로세서, 동기화 랜덤 억세스 메모리, 등과 같은 사용가능한 선반 재고(off-the-shelf)장치일 수도 있다. 소자들 사이에 데이타를 전송하기 위해 소정의 집적 회로 칩(12)의 상호 접속을 할수 있는 데이타 선들은 제1도에 도시되지 않았다.

또한 보드(10)는 동기화 동작 동안 클럭 버스(16)를 경유하여 각각의 집적 회로 칩(12)에 전송하기 위한 주 클럭 신호(M_CLK)를 발생하는 주 클럭 발생기(14)를 갖는다. (제1도에 도시되지는 않았지만, 클럭 발생기(14)에서 각각의 칩(12)으로의 경로(16)는 클럭 발생기(14)에 관련된 칩(12)의 위치에 관계 없이 같은 길이로 각각 형성된다. 집적 회로 칩(12) 또는 그들 중 적어도 몇개는 클럭 입력이 낮은 상태에서 높은 상태로 또는 높은 상태에서 낮은 상태로 상태를 전이할 때, 데이타 입력에 인가된 상태 정보를 수신하고 유지하는 플립 플롭같은 에지 트리거되는 클럭 장치를 포함한다.

클럭 장치를 포함하는 이러한 집적 회로 칩(12)는 여러가지 동작을 수행하기 위해 클럭 발생기(14)로부터 M_CLK 신호를 수신한다는 점에서 동기화하여 동작하도록 형성된다. 이러한 동작의 결과, 즉 데이타 또는 제어 신호는 특정한 집적 회로 칩(12)에 의해 집적 회로 칩(12) 중 하나 또는 그 이상의 칩으로 전송될 수도 있다. 그러므로, 특정한 집적 회로 칩의 출력 신호는 위상차(즉, 스큐) 없이 인가된 M_CLK 신호와 관련하여 상태를 변화시킬 것이다. 이러한 스큐는 본 발명에 의해 최소화된다.

이제 제2도를 참조하면, 본 발명을 구체화하는 집적 회로 칩(12)중에 하나[예를 들어, 집적회로 칩(12a)이 도시되어 있다. 제2도에 도시된 것처럼, 집적 회로 칩(12a)은 클럭 버스(16)상에 전송된 M_CLK 신호를 수신하기 위해 집적 회로 칩(12a)의 주변(22)에 형성된 입력 패드(20)를 포함한다. 입력 패드(20)는 M_CLK 신호를 전송하기 위해 한쌍의 선-구동 회로(26 : 26a, 26b)에 결합된다. 선-구동 회로(26)는 구동 회로의 두개의 세트(28a, 30a 및 28b, 30b)에 각각 결합된다. 구동회로(28)는 집적 회로 칩(12a)의 중앙에 실질적으로 형성된 선형 경로(36)의 반대편 종단(33)을 구동하기 위해 병렬로 접속된 한쌍의 구동기를 포함한다. 구동 회로(30a, 30b)는 서로 정반대 지점에서 폐루프 경로(34)에 접속된다.

양호하게는, 제2도에 도시된 것처럼, 폐루프 경로(34)는 집적 회로 칩(12a)의 주변에 인접하도록 형성된다. 또한, 구동 회로(30)은 양호하게는, 그것의 하나의 접속 지점에서 다른 지점까지의 물리적인 거리가 루프를 따라 진행되는 방향에 관계없이 실질적으로 같도록 폐루프(34)상의 지점에서 접속된다.

I/O 장치[분명한 이유 때문에 도시하고 플립 플롭(40과 42)로 나타낸 소수의 전용 장치)]는 폐루프 경로(34)에 되도록이면 인접한다. 플립 플롭(40)은 입력 장치를 나타내고, 수신 버퍼(41)을 경유하여 입력(또는 입/출력) 단자(44)로 인가된 데이타를 수신하도록 접속된다. 유사하게, 42로 나타낸 I/O 클럭 장치는 버퍼/구동기 회로(43)을 경유하여 출력(또는 입/출력) 패드(46)에 결합된 데이타 출력(Q)을 갖는다. 클럭 입력(오른쪽 삼각형으로 도시됨)은 지류(35)에 의해 폐루프 경로(34)에 접속된다.

내부 장치(즉, I/O 장치가 아닌 클럭 장치)는 플립 플롭(46, 48, 50 및 52)로 나타낸 집적 회로(12)의 외부 지점으로부터 직접 정보를 수신하지 않거나, 외부 지점으로 직접 정보를 전송하지 않는다. 내부 장치는 측부로 연장된 지류(37)에 의해 선형 경로(36)에 결합된 클럭 입력은 갖는다.

본 발명은 25 MHz 클럭 신호를 다루도록 설계되었다. 본 기술 분야에 숙련된 기술자에 의해 공지된 것처럼, 한 지점에서 다른 지점으로 신호를 전송할 때 이러한 주파수의 클럭 신호에서 스큐를 도입하는 것은 거의 없다. 이러한 이유로 입력 패드(20)에서 선-구동기(26a, 26b)로 클럭 신호를 전송하기 위해 집적 회로 칩상에 형성된 경로는 거리가 동일해야 한다. 그러므로, 제2도에 도시된 것처럼, 입력 패드(20)으로부터의 경로는 입력 패드(20)에서 각각의 증폭기(26a, 26b)까지의 실제 거리가 같도록 분할되는 중앙 부분의 집적 회로 칩(12)에 이른다. 게다가, 경로(21)의2개의 브랜치는 바람직하게는, 500미크론 미만인 트렁크 경로(36)으로부터 거리 A에 있다.

구동 회로(30)은 선정된 클럭 로드를 구동하도록 설계된다. I/O 장치[예를 들어, 플립 플롭(40-42)]의 실제 수가 로딩이 선정 클럭 로드 미만이 되도록, 가상로드(즉, 인버터-동작 기능 없음)는 구동기(30)가 설계되는 것과 실질적으로 같은 등가 로딩을 설정하기 위해 첨가된다.

구동기 쌍(28a, 28b)는 또한 특정의 로드가 되도록 설계된다. 그러나, 가상 로드는 선형 경로(36)에서 사용되지 않는다. 오히려, 실제 로딩[즉, 선형 경로(36)에 결합된 클럭 입력의 실제 수]이 선정된 양보다 적으면, 구동기의 출력에서 각각의 구동기 쌍의 선형 경로(36)까지의 경로는 하나의 구동기만이 선형 경로(36)의 각각의 종단(33)에 클럭 신호를 전송하도록 절단된다. 반대로, 물론, 로딩이 선정된 양보다 크면, 각 구동기 쌍은 종단(33)에 클럭 신호를 결합한다.

소정의 클럭 스큐가 집적 회로 칩(12a)상에 나타나는 것은 피할 수 없다. 예를 들면, 선형 경로(36)의 하나 또는 다른 종단(33)에 인가된 클럭 신호와 종단[33:지류(37')의 종단에서 지점 B]으로부터 가장 먼 지점에 나타난 클럭 신호간에 스큐가 있을 것이다. 이것은 최대 내부 클럭 스큐이다.

유사하게, 지점 C(또는 C')로부터 가장 먼 지점이 될 폐루프 경로(34)의 지류(35')의 종단에, 지점 D가 있다. 폐루프 경로에 의해 생기는 최대(I/O 클럭 신호)스큐는 이 지점 C (또는 C')와 D 사이에 있을 것이다. 이런 스큐는 선정된 양만큼 전송된 정보를 지연시키므로써 I/O 장치[예를 들어, 플립 플롭(40)]에서 내부장치[예를 들어, 플립 플롭(46)]으로 정보를 전송할 때 고려되어야 한다. 이 지연은 인버터(54)에 의해 부과된다.

인버터(54)에 의해 나타난 지연의 양은 직면한 최대 및 최소 클럭 스큐에 의존한다. 이것은 폐루프(34)상에 전송된 I/O 클럭의 하나의 펄스(60) 및 선형 경로(36)과 그것에 연관된 지류에 전송된 내부 클럭의 펄스(62)를 예시한 제3도를 참조하여 설명될 수도 있다. I/O 클럭(60)을 먼저 주목하면, 최소 및 최대 클럭 스큐 지연(64, 66)은 클럭이 폐루프 경로(34) 즉, 지점 C와 그 지점에서 가장 먼 거리의 지점 D에 인가된 지점(10)에서 각각 나타날 것이다. 유사하게, 내부 클럭(62)의 클럭 스큐는 선형 경로(36)의 종단 지점(33)에서 최소 클럭 지연(70) 및 선형 경로(36), 즉, 지점 B[지류(37)의 종단]의 종단으로부터 가장 먼 지점에서 최대 클럭 지연(72)이 생긴다.

제3도에 예시된 것처럼, 대부분, I/O 클럭 펄스(60)은 참이 아닌 시간이 되더라도 내부 클럭 펄스(62)를 리드한다. 부가적으로, 정보가 전송되는 내부 장치의 유지 시간이 고려되어야 한다(즉, 데이타가 그 장치에서 데이타를 수용하는 클럭 에지의 수신 후에 정확하게 유지되는 최소 시간). 그러므로, 정보가 I/O 클럭 장치[예를 들어, 플립 플롭(40)]에서 내부 클럭 장치[예를 들어, 플립 플롭(46)]으로 적절하게 전송되는 것을 보장하기 위해, 지연 소자(54)에 의해 나타나는 최소 지연은 내부 클럭의 최대 지연(72)와 I/O 클럭의 최소 클럭 스큐(64) 및 데이타가 I/O 클럭 장치의 데이타 출력(Q)으로부터 내부 클럭 장치의 데이타 입력(D)까지 이르게 되는 최소 지연 미만의 클럭 전이의 I/O 장치의 데이타 출력(Q)에 데이타가 전송되는데 걸린 시간이 감소되는 내부 클럭 장치의 최대 유지 시간에 의해 결정된다.

최종 결과는 정보가 I/O 클럭 장치로 로드된 후에 내부 클럭 장치가 I/O 클럭 장치의 한 클럭 주기로부터 정보를 수신한다는 것이다. 상술한 분석이 제공되면 지연(54)의 부과는 데이타가 적절하게 전송되는 것을 보증한다.

내부 클럭 장치[예를 들어, 장치(52)]에서 I/O 클럭 장치[장치(42)]까지의 데이타 전송을 결정하기 위해 유사한 분석이 이루어질 수 있다. I/O 클럭은 데이타가 내부 클럭에 의해 클럭 종료된 후에 클럭 사이클 동안 사용되기 때문에, 신호가 안정화되도록 전송되기 위해 최소한 하나의 클럭 사이클(클럭 스큐가 클럭 사이클 시간과 비교하여 작다고 가정)이 있다. 그러므로, 내부 클럭 장치로부터 정보를 수신하는 I/O 클럭 장치에 대한 데이타 설정 시간이 위배되지 않는다.

Claims (6)

1. 집적 회로 칩상에 형성되어 있고, 상기 집적 회로 칩과 이 집적 회로칩 외부에 있는 소자간에 전송된 데이타를 임시로 저장하기 위한 클럭 입/출력 장치, 및 내부 클럭 장치를 포함하는 복수의 클럭 장치에 주 클럭 신호를 분배하기 위한 시스템에 있어서, 상기 주 클럭 신호를 수신하기 위해 상기 집적 회로 칩상에 형성된 입력; 제1클럭 신호를 수신하기 위해 상기 집적 회로 칩상에 형성된 입력; 제1클럭 신호를 전송하기 위해 그 주변에 인접한 직접 회로 칩 상에 형성되고 폐루프로서 구성되는 제1경로; 상기 집적 회로 칩의 중간 부분에서 상기 제1경로로부터 물리적으로 분리되어 형성되고, 트렁크 경로 및 이 트렁크 경로로부터 연장된 다수의 지류 경로를 포함하는 제2경로; 상기 제1클럭 신호로서 상기 제1경로에 상기 주 클럭 신호를 전송하기 위해 상기 입력과 상기 제1경로를 상호 결합하는 제1클럭 버퍼 수단; 제2클럭 신호로서 상기 제2경로에 상기 주 클럭 신호를 전송하기 위해 상기 입력과 상기 제2경로를 상호 결합하는 제2클럭 버퍼 수단; 상기 클럭 입/출력 장치에 상기 제1클럭 신호를 결합하는 제1수단; 및 상기 다수의 지류 경로들 중 선택된 것들을 상기 내부 클럭 장치들 중 대응하는 것들에 결합하는 제2수단을 포함하는 것을 특징으로 하는 시스템.
2. 제1항에 있어서, 상기 제1클럭 버퍼 수단은 상기 제1경로에 결합된 선정된 수의 클럭 장치들로 동작되고 이들을 구동시키도록 구성되는 것을 특징으로 하는 시스템.
3. 제2항에 있어서, 상기 제1경로에 작동가능하게 결합된 실제 수의 클럭 장치들을 포함하고, 상기 클럭 장치들의 실제 수는 상기 선정된수보다 적으며, 상기 제1경로에 결합된 다수의 회로 장치들을 포함하고, 상기 실제 수의 클럭 장치들과 다수의 회로 장치들은 상기 선정된 수의 클럭 장치들과 등가인 것을 특징으로 하는 시스템.
4. 집적 회로 칩 상에 형성되어 있고 입/출력 장치 및 내부 장치를 포함하는 클럭 소자에 주 클럭 신호를 분배하는 방법에 있어서, 상기 집적 회로 칩의 주변에 인접하도록 형성된 폐루프 클럭 전송 경로를 상기 집적 회로 칩 상에 형성하는 단계; 상기 폐루프 클럭 전송 경로에 의해 경계가 정해진 상기 집적 회로 칩 상에 제2클럭 전송 경로를 상기 폐루프 클럭 전송 경로로부터 분리시켜 형성하고, 다수의 지류 경로를 선형 클럭 전송 경로로부터 연장하여 형성하는 단계; 상기 폐루프 클럭 전송 경로 및 상기 제2클럭 전송 경로에 상기 주 클럭을 결합하는 단계; 상기 폐루프 클럭 전송 경로와 인접한 위치에서 상기 집적 회로 칩 상에 상기 입/출력 장치를 형성하고, 그 곳에 입/출력 장치를 결합하는 단계; 및 상기 지류 경로들 중 대응하는 것들과 인접하여 상기 내부 장치를 형성하고, 그 곳에 내부 장치를 결합하여 상기 주 클럭 신호를 수신하는 단계를 포함하는 것을 특징으로하는 신호 분배 방법.
5. 집적 회로 칩 상에 형성되어 있고 상기 집적 회로 칩과 이 집적 회로 칩 외부에 있는 소자들 간에 전송된 데이타를 임시로 저장하기 위한 다수의 클럭 입/출력 장치, 및 상기 다수의 클럭 입/출력 장치로부터 데이타를 수신하거나 상기 다수의 클럭 입/출력 장치에 데이타를 송신하도록 결합된 내부 클럭 장치를 포함하는 다수의 클럭 장치에 주 클럭 신호를 분배하기 위한 시스템에 있어서, 상기 주 클럭 신호를 수신하기 위해상기 집적 회로 칩 상에 형성된 입력; 주변에 인접한 집적 회로 칩 상에 형성되어 있고 폐루프로서 구성되며 상기 주 클럭 신호를 상기 다수의 클럭 입/출력 장치에 전송하도록 결합된 제1경로; 및 상기 폐루프의 제1경로 내부로부터 분리된 상기 집적 회로 칩 상에 형성되어 있고 상기 내부 클럭 장치로 상기 주 클럭 신호를 전송하도록 결합된 제2경로를 포함하는 것을 특징으로 하는 신호 분배 시스템.
6. 집적 회로 칩 상에 형성되어 있고 상기 집적 회로 칩에 전송된 데이타를 수신하거나 상기 집적 회로 칩으로부터 전송된 데이타를 송신하기 위한 입/출력 장치, 및 상기 입/출력 장치로부터 데이타를 수신하거나 상기 입/출력 장치에 데이타를 송신하는 내부 장치는 포함하는 클럭 소자에 주 클럭 신호를 분배하개 위한 방법에 있어서, 상기 집적 회로 칩 상에 형성된 폐루프 경로를 따라 상기 입/출력 장치에 상기 주 클럭 신호를 분배하는 단계; 및 상기 폐루프 경로로부터 분리되어 상기 집적 회로 칩 상에 형성되고 상기 폐루프 경로와 경계가 정해지도록 배치된 제2경로를 따라 상기 내부 장치에 상기 주 클럭 신호를 분배하는 단계를 포함하는 것을 특징으로 하는 신호 분배 방법.