JPH06112205A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06112205A JPH06112205A JP5122311A JP12231193A JPH06112205A JP H06112205 A JPH06112205 A JP H06112205A JP 5122311 A JP5122311 A JP 5122311A JP 12231193 A JP12231193 A JP 12231193A JP H06112205 A JPH06112205 A JP H06112205A
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Abstract
(57)【要約】
【目的】 使用されるＤフリップフロップの数が増大し
ても、Ｄフリップフロップ間でのクロックスキューの少
ない半導体集積回路装置を提供する。 【構成】 クロック端子６２に入力されたクロック信号
は、リング状に配置したクロック配線７５を流れ、各ク
ロックバッファ６３〜６６を経て、さらにリング状に配
置したクロック配線７６を流れ、Ｄフリップフロップ群
６７〜７０に入力される。クロック配線７５、７６はリ
ング状であるため、Ｄフリップフロップ群６７〜７０に
対してかかるクロックバッファ６３〜６６の負荷は均一
化され、各クロックバッファ２３〜２６の出力間の出力
遅延差は均等になり、かつ軽減される。
ても、Ｄフリップフロップ間でのクロックスキューの少
ない半導体集積回路装置を提供する。 【構成】 クロック端子６２に入力されたクロック信号
は、リング状に配置したクロック配線７５を流れ、各ク
ロックバッファ６３〜６６を経て、さらにリング状に配
置したクロック配線７６を流れ、Ｄフリップフロップ群
６７〜７０に入力される。クロック配線７５、７６はリ
ング状であるため、Ｄフリップフロップ群６７〜７０に
対してかかるクロックバッファ６３〜６６の負荷は均一
化され、各クロックバッファ２３〜２６の出力間の出力
遅延差は均等になり、かつ軽減される。
Description
【０００１】
【産業上の利用分野】本発明は、テレビジョン信号、ビ
デオ信号等の映像信号をデジタル処理するために多数の
フリップフロップを内部に有する半導体集積回路装置に
関する。
デオ信号等の映像信号をデジタル処理するために多数の
フリップフロップを内部に有する半導体集積回路装置に
関する。
【０００２】
【従来の技術】従来の半導体集積回路装置について、図
面を参照しながら説明する。
面を参照しながら説明する。
【０００３】図６は従来のクロック信号供給回路を示す
半導体集積回路装置の構成図である。図６において、１
は半導体集積回路チップ、２は半導体集積回路チップ１
の外部からのクロック信号を入力する外部接続入力端子
であるクロック端子、３はクロック端子２に入力された
クロック信号を入力とする論理回路としてのクロックバ
ッファ、４はクロックバッファ３の出力信号であるクロ
ック信号を処理するための多数のＤフリップフロップ
群、５はクロックバッファ３の出力端子とＤフリップフ
ロップ群４の入力端子とを接続する信号線としてのクロ
ック配線である。
半導体集積回路装置の構成図である。図６において、１
は半導体集積回路チップ、２は半導体集積回路チップ１
の外部からのクロック信号を入力する外部接続入力端子
であるクロック端子、３はクロック端子２に入力された
クロック信号を入力とする論理回路としてのクロックバ
ッファ、４はクロックバッファ３の出力信号であるクロ
ック信号を処理するための多数のＤフリップフロップ
群、５はクロックバッファ３の出力端子とＤフリップフ
ロップ群４の入力端子とを接続する信号線としてのクロ
ック配線である。
【０００４】以下、その動作について説明する。半導体
集積回路チップ１の外部からクロック端子２に入力され
たクロック信号は、クロックバッファ３を経て、デジタ
ル信号を処理するＤフリップフロップ群４に入力され
る。このとき、クロックバッファ３とＤフリップフロッ
プ群４を接続するクロック配線５を枝状配線にすること
により、クロックバッファ３とＤフリップフロップ４間
の配線抵抗は均一化され、クロックバッファ３から各Ｄ
フリップフロップ４のクロック入力端子までのクロック
信号の伝搬遅延時間は均一化される（以下、この状態を
クロックスキューが軽減された状態と呼ぶ）。
集積回路チップ１の外部からクロック端子２に入力され
たクロック信号は、クロックバッファ３を経て、デジタ
ル信号を処理するＤフリップフロップ群４に入力され
る。このとき、クロックバッファ３とＤフリップフロッ
プ群４を接続するクロック配線５を枝状配線にすること
により、クロックバッファ３とＤフリップフロップ４間
の配線抵抗は均一化され、クロックバッファ３から各Ｄ
フリップフロップ４のクロック入力端子までのクロック
信号の伝搬遅延時間は均一化される（以下、この状態を
クロックスキューが軽減された状態と呼ぶ）。
【０００５】図７は図６に示す半導体集積回路装置より
もさらに多数（約１０００個以上）のＤフリップフロッ
プが内蔵された場合のクロック信号供給回路を示す半導
体集積回路装置の構成図である。図７において、６は半
導体集積回路チップ、７は半導体集積回路チップ６の外
部からのクロック信号を入力する外部接続入力端子であ
るクロック端子、８はクロック端子７に入力されたクロ
ック信号を入力とする論理回路としてのクロックバッフ
ァ群、９はクロックバッファ群８の出力信号であるクロ
ック信号を処理するための多数のＤフリップフロップ
群、１０はクロック端子７とクロックバッファ群８の入
力端子とを接続する信号線としてのクロック配線であ
る。
もさらに多数（約１０００個以上）のＤフリップフロッ
プが内蔵された場合のクロック信号供給回路を示す半導
体集積回路装置の構成図である。図７において、６は半
導体集積回路チップ、７は半導体集積回路チップ６の外
部からのクロック信号を入力する外部接続入力端子であ
るクロック端子、８はクロック端子７に入力されたクロ
ック信号を入力とする論理回路としてのクロックバッフ
ァ群、９はクロックバッファ群８の出力信号であるクロ
ック信号を処理するための多数のＤフリップフロップ
群、１０はクロック端子７とクロックバッファ群８の入
力端子とを接続する信号線としてのクロック配線であ
る。
【０００６】動作については、図６に示した半導体集積
回路装置と同様であるが、Ｄフリップフロップの数の増
加により、図６に示す１個のクロックバッファ３では出
力遅延が大きくなりすぎるため、通常クロック端子７の
信号を、多数のクロックバッファ群８に分配する手法が
とられる。このとき、クロック配線１０を枝状にして、
クロック端子７とクロックバッファ群８間の配線抵抗を
均一化することにより、クロックスキューを軽減してい
る。ただし、クロックバッファ群８の各クロックバッフ
ァに接続されるＤフリップフロップの数を同数にするこ
とにより、各クロックバッファからＤフリップフロップ
に至る配線遅延を均一化している。
回路装置と同様であるが、Ｄフリップフロップの数の増
加により、図６に示す１個のクロックバッファ３では出
力遅延が大きくなりすぎるため、通常クロック端子７の
信号を、多数のクロックバッファ群８に分配する手法が
とられる。このとき、クロック配線１０を枝状にして、
クロック端子７とクロックバッファ群８間の配線抵抗を
均一化することにより、クロックスキューを軽減してい
る。ただし、クロックバッファ群８の各クロックバッフ
ァに接続されるＤフリップフロップの数を同数にするこ
とにより、各クロックバッファからＤフリップフロップ
に至る配線遅延を均一化している。
【０００７】
【発明が解決しようとする課題】図６に示す従来の半導
体集積回路装置においては、クロックバッファ３とＤフ
リップフロップ４を接続するクロック配線５を枝状配線
にすることにより、クロックスキュー軽減対策を行って
いる。しかし、Ｄフリップフロップ数が増加した場合、
クロックバッファ３における駆動能力の限界が発生し
て、クロック信号の配線遅延が半導体集積回路装置の規
格以上になってしまう。このため、クロックバッファ３
の出力段のトランジスタサイズを大きくする変更によ
り、駆動能力を増加させ、クロック信号遅延を規格以内
に抑える手法がとられる。しかし、これには限界があ
る。
体集積回路装置においては、クロックバッファ３とＤフ
リップフロップ４を接続するクロック配線５を枝状配線
にすることにより、クロックスキュー軽減対策を行って
いる。しかし、Ｄフリップフロップ数が増加した場合、
クロックバッファ３における駆動能力の限界が発生し
て、クロック信号の配線遅延が半導体集積回路装置の規
格以上になってしまう。このため、クロックバッファ３
の出力段のトランジスタサイズを大きくする変更によ
り、駆動能力を増加させ、クロック信号遅延を規格以内
に抑える手法がとられる。しかし、これには限界があ
る。
【０００８】このため、図７に示すように、複数のクロ
ックバッファ群８にクロック信号を分配する手法が採用
される。すなわち、クロック端子７とクロックバッファ
群８との間のクロック配線１０を枝状配線にした半導体
集積回路装置が採用されるわけである。しかし、図７に
示す半導体集積回路装置においては、各クロックバッフ
ァに接続されるＤフリップフロップの数を同数にしなけ
れば、クロックバッファ群８の出力間で負荷による出力
遅延差が発生し、ひいてはＤフリップフロップ群９間で
クロックスキューが発生するという問題点がある。
ックバッファ群８にクロック信号を分配する手法が採用
される。すなわち、クロック端子７とクロックバッファ
群８との間のクロック配線１０を枝状配線にした半導体
集積回路装置が採用されるわけである。しかし、図７に
示す半導体集積回路装置においては、各クロックバッフ
ァに接続されるＤフリップフロップの数を同数にしなけ
れば、クロックバッファ群８の出力間で負荷による出力
遅延差が発生し、ひいてはＤフリップフロップ群９間で
クロックスキューが発生するという問題点がある。
【０００９】半導体集積回路装置の規模が増大するに従
い、使用されるＤフリップフロップの数は増加するが、
この時、各クロックバッファに接続されるＤフリップフ
ロップの数を同数にすることは、事実上困難である。
い、使用されるＤフリップフロップの数は増加するが、
この時、各クロックバッファに接続されるＤフリップフ
ロップの数を同数にすることは、事実上困難である。
【００１０】本発明は上記従来の課題を解決するもので
あり、使用されるＤフリップフロップの数が増大して
も、クロックスキューの少ない半導体集積回路装置を提
供することを目的としている。
あり、使用されるＤフリップフロップの数が増大して
も、クロックスキューの少ない半導体集積回路装置を提
供することを目的としている。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体集積回路装置は、クロック信号また
は制御信号を入力とする少なくとも二つ以上の論理回路
と、前記論理回路の出力信号を入力とする複数のフリッ
プフロップとを備え、前記クロック信号または制御信号
を伝達し、前記論理回路の入力端子間を接続する第１の
信号線、または前記論理回路の出力端子と前記複数のフ
リップフロップの入力端子を接続する第２の信号線のい
ずれか一方または両方をリング状に配置した構成であ
る。
に、本発明の半導体集積回路装置は、クロック信号また
は制御信号を入力とする少なくとも二つ以上の論理回路
と、前記論理回路の出力信号を入力とする複数のフリッ
プフロップとを備え、前記クロック信号または制御信号
を伝達し、前記論理回路の入力端子間を接続する第１の
信号線、または前記論理回路の出力端子と前記複数のフ
リップフロップの入力端子を接続する第２の信号線のい
ずれか一方または両方をリング状に配置した構成であ
る。
【００１２】
【作用】本発明の半導体集積回路装置の構成によれば、
クロック信号または制御信号を伝達し、論理回路の入力
端子までの第１の信号線をリング状に配置することによ
り、実質上前記第１の信号線が前記各論理回路の入力端
子まで並列に２本接続され、かつ最短距離で接続された
ことになり、前記第１の信号線の配線抵抗が低減かつ均
一化される。結果として、前記各論理回路の入力端子へ
の配線遅延差が軽減される。また、前記論理回路の出力
端子と複数のフリップフロップの入力端子を接続する第
２の信号線をリング状にすることにより、すべての前記
フリップフロップにすべての前記論理回路から並列して
クロック信号または制御信号が供給され、かつ最短距離
で接続されたことになり、前記各論理回路の負荷が均一
化される。結果として、前記各フリップフロップ間での
クロックスキューは軽減される。
クロック信号または制御信号を伝達し、論理回路の入力
端子までの第１の信号線をリング状に配置することによ
り、実質上前記第１の信号線が前記各論理回路の入力端
子まで並列に２本接続され、かつ最短距離で接続された
ことになり、前記第１の信号線の配線抵抗が低減かつ均
一化される。結果として、前記各論理回路の入力端子へ
の配線遅延差が軽減される。また、前記論理回路の出力
端子と複数のフリップフロップの入力端子を接続する第
２の信号線をリング状にすることにより、すべての前記
フリップフロップにすべての前記論理回路から並列して
クロック信号または制御信号が供給され、かつ最短距離
で接続されたことになり、前記各論理回路の負荷が均一
化される。結果として、前記各フリップフロップ間での
クロックスキューは軽減される。
【００１３】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１４】図１は本発明の第１の実施例における多数
のＤフリップフロップが内蔵された場合のクロック信号
供給回路を示す半導体集積回路装置の構成図である。
のＤフリップフロップが内蔵された場合のクロック信号
供給回路を示す半導体集積回路装置の構成図である。
【００１５】図１において、２１は半導体集積回路チッ
プ、２２は半導体集積回路チップ２１の外部からのクロ
ック信号を入力する外部接続入力端子であるクロック端
子、２３〜２６はクロック端子２２に入力されたクロッ
ク信号を入力とする論理回路としてのクロックバッフ
ァ、２７〜３０はクロックバッファ２３〜２６の出力信
号であるクロック信号を処理するための多数のＤフリッ
プフロップ群、３１〜３４はクロックバッファ２３〜２
６の出力端子とＤフリップフロップ群２７〜３０の入力
端子とを接続する信号線としてのクロック配線、３５は
クロック端子２２とクロックバッファ２３〜２６の入力
端子とを接続し、クロック信号を伝達する信号線として
のクロック配線である。クロックバッファ２３〜２６は
半導体集積回路チップ２１の周辺部に配置する。また、
クロック配線３５は半導体集積回路チップ２１の周辺部
をリング状に一周するように配置される。
プ、２２は半導体集積回路チップ２１の外部からのクロ
ック信号を入力する外部接続入力端子であるクロック端
子、２３〜２６はクロック端子２２に入力されたクロッ
ク信号を入力とする論理回路としてのクロックバッフ
ァ、２７〜３０はクロックバッファ２３〜２６の出力信
号であるクロック信号を処理するための多数のＤフリッ
プフロップ群、３１〜３４はクロックバッファ２３〜２
６の出力端子とＤフリップフロップ群２７〜３０の入力
端子とを接続する信号線としてのクロック配線、３５は
クロック端子２２とクロックバッファ２３〜２６の入力
端子とを接続し、クロック信号を伝達する信号線として
のクロック配線である。クロックバッファ２３〜２６は
半導体集積回路チップ２１の周辺部に配置する。また、
クロック配線３５は半導体集積回路チップ２１の周辺部
をリング状に一周するように配置される。
【００１６】以下、その動作について説明する。クロッ
ク端子２２に入力されたクロック信号は、リング状に配
置したクロック配線３５を流れ、各クロックバッファ２
３〜２６を経て、クロック配線３１〜３４を流れ、Ｄフ
リップフロップ群２７〜３０に入力される。
ク端子２２に入力されたクロック信号は、リング状に配
置したクロック配線３５を流れ、各クロックバッファ２
３〜２６を経て、クロック配線３１〜３４を流れ、Ｄフ
リップフロップ群２７〜３０に入力される。
【００１７】クロック端子２２からクロックバッファ２
３〜２６までの配線遅延は、半導体集積回路チップ２１
の面積に比例する。しかし、クロック配線３５はリング
状に配置されているため、各クロックバッファ２３〜２
６へのクロック信号の入力は、２方向並列の配線で行わ
れており、１方向だけの配線からのクロック信号入力に
比べると、実質配線抵抗が小さくなる。クロック端子２
２から最も遠方に位置するクロックバッファ２５までの
配線抵抗が最大となるが、１本だけの配線からのクロッ
ク信号入力に比べると、２本並列の配線からのクロック
信号入力は配線抵抗が約半分になる。その結果、最大配
線遅延は配線容量の増加を考えても小さくなる。
３〜２６までの配線遅延は、半導体集積回路チップ２１
の面積に比例する。しかし、クロック配線３５はリング
状に配置されているため、各クロックバッファ２３〜２
６へのクロック信号の入力は、２方向並列の配線で行わ
れており、１方向だけの配線からのクロック信号入力に
比べると、実質配線抵抗が小さくなる。クロック端子２
２から最も遠方に位置するクロックバッファ２５までの
配線抵抗が最大となるが、１本だけの配線からのクロッ
ク信号入力に比べると、２本並列の配線からのクロック
信号入力は配線抵抗が約半分になる。その結果、最大配
線遅延は配線容量の増加を考えても小さくなる。
【００１８】以上のことから、本発明の第１の実施例で
ある半導体集積回路装置におけるクロック端子からクロ
ックバッファまでの配線遅延差（以下、クロックスキュ
ーと記す）は、従来の半導体集積回路装置におけるクロ
ックスキューより小さくなる。
ある半導体集積回路装置におけるクロック端子からクロ
ックバッファまでの配線遅延差（以下、クロックスキュ
ーと記す）は、従来の半導体集積回路装置におけるクロ
ックスキューより小さくなる。
【００１９】なお、第１の実施例では、クロックバッフ
ァを四つ配置しているが、少なくとも二つ以上配置すれ
ばよい。また、クロック信号に代えて制御信号を入力信
号とし、フリップフロップのセットまたはリセット端子
への入力する構成でも同様である。
ァを四つ配置しているが、少なくとも二つ以上配置すれ
ばよい。また、クロック信号に代えて制御信号を入力信
号とし、フリップフロップのセットまたはリセット端子
への入力する構成でも同様である。
【００２０】図２は本発明の第２の実施例における多数
のＤフリップフロップが内蔵された場合のクロック信号
供給回路を示す半導体集積回路装置の構成図である。
のＤフリップフロップが内蔵された場合のクロック信号
供給回路を示す半導体集積回路装置の構成図である。
【００２１】図２において、４１は半導体集積回路チッ
プ、４２は半導体集積回路チップ４１の外部からのクロ
ック信号を入力する外部接続入力端子であるクロック端
子、４３〜４５はクロック端子４２に入力されたクロッ
ク信号を入力とする論理回路としてのクロックバッフ
ァ、４６〜４８はクロックバッファ４３〜４５の出力信
号であるクロック信号を処理するための多数のＤフリッ
プフロップ群、４９〜５１はクロックバッファ４３〜４
５の出力端子とＤフリップフロップ群４６〜４８の入力
端子とを接続する信号線としてのクロック配線、５２は
クロックバッファ４３〜４５の出力端子間を接続する信
号線としてのクロック配線、５３はクロック端子４２と
クロックバッファ４３〜４５の入力端子とを接続し、ク
ロック信号を伝達する信号線としてのクロック配線であ
る。クロックバッファ４３〜４５は半導体集積回路チッ
プ４１の周辺部に配置する。クロック配線５２は半導体
集積回路チップ２１の内部でリング状に一周するように
配置される。また、クロック配線５２はクロック配線４
９〜５１と区別しているが、同一線上でもよい。
プ、４２は半導体集積回路チップ４１の外部からのクロ
ック信号を入力する外部接続入力端子であるクロック端
子、４３〜４５はクロック端子４２に入力されたクロッ
ク信号を入力とする論理回路としてのクロックバッフ
ァ、４６〜４８はクロックバッファ４３〜４５の出力信
号であるクロック信号を処理するための多数のＤフリッ
プフロップ群、４９〜５１はクロックバッファ４３〜４
５の出力端子とＤフリップフロップ群４６〜４８の入力
端子とを接続する信号線としてのクロック配線、５２は
クロックバッファ４３〜４５の出力端子間を接続する信
号線としてのクロック配線、５３はクロック端子４２と
クロックバッファ４３〜４５の入力端子とを接続し、ク
ロック信号を伝達する信号線としてのクロック配線であ
る。クロックバッファ４３〜４５は半導体集積回路チッ
プ４１の周辺部に配置する。クロック配線５２は半導体
集積回路チップ２１の内部でリング状に一周するように
配置される。また、クロック配線５２はクロック配線４
９〜５１と区別しているが、同一線上でもよい。
【００２２】以下、その動作について説明する。クロッ
ク端子４２に入力されたクロック信号は、クロック配線
５３を流れ、各クロックバッファ４３〜４５を経て、リ
ング状に配置したクロック配線５２を流れ、さらにクロ
ック配線４９〜５１を流れ、Ｄフリップフロップ群４６
〜４８に入力される。
ク端子４２に入力されたクロック信号は、クロック配線
５３を流れ、各クロックバッファ４３〜４５を経て、リ
ング状に配置したクロック配線５２を流れ、さらにクロ
ック配線４９〜５１を流れ、Ｄフリップフロップ群４６
〜４８に入力される。
【００２３】クロック配線５２はリング状に配置されて
いるため、各Ｄフリップフロップ群４６〜４８へのクロ
ック信号の入力は、２方向並列の配線で行われており、
１方向だけの配線からのクロック信号入力に比べると、
実質配線抵抗が小さくなる。その結果、配線遅延は小さ
くなる。
いるため、各Ｄフリップフロップ群４６〜４８へのクロ
ック信号の入力は、２方向並列の配線で行われており、
１方向だけの配線からのクロック信号入力に比べると、
実質配線抵抗が小さくなる。その結果、配線遅延は小さ
くなる。
【００２４】また、クロックバッファ４３〜４５とＤフ
リップフロップ群４６〜４８間を接続するクロック配線
５２はリング状に配置されているため、Ｄフリップフロ
ップ群４６〜４８に対してかかるクロックバッファ４３
〜４５の負荷は均一化される。すなわち、クロックバッ
ファ４３〜４５の負荷による出力遅延は均等になる。
リップフロップ群４６〜４８間を接続するクロック配線
５２はリング状に配置されているため、Ｄフリップフロ
ップ群４６〜４８に対してかかるクロックバッファ４３
〜４５の負荷は均一化される。すなわち、クロックバッ
ファ４３〜４５の負荷による出力遅延は均等になる。
【００２５】ここで、リング状に配置されたクロック配
線５２がなければ、クロックバッファ４３〜４５はそれ
ぞれに接続されたＤフリップフロップ群４６〜４８だけ
にクロック信号を供給することになる。そのため、各Ｄ
フリップフロップ群４６〜４８に含まれるＤフリップフ
ロップの数に不均等があれば、クロックバッファ４３〜
４５の出力遅延に差が発生する。すなわち、クロックス
キューが生じることになる。通常、回路ブロックの分割
は機能ブロック単位で実行されるため、各回路ブロック
におけるＤフリップフロップ数を均等にすることは事実
上困難である。
線５２がなければ、クロックバッファ４３〜４５はそれ
ぞれに接続されたＤフリップフロップ群４６〜４８だけ
にクロック信号を供給することになる。そのため、各Ｄ
フリップフロップ群４６〜４８に含まれるＤフリップフ
ロップの数に不均等があれば、クロックバッファ４３〜
４５の出力遅延に差が発生する。すなわち、クロックス
キューが生じることになる。通常、回路ブロックの分割
は機能ブロック単位で実行されるため、各回路ブロック
におけるＤフリップフロップ数を均等にすることは事実
上困難である。
【００２６】以上のことから、本発明の第２の実施例で
ある半導体集積回路装置におけるクロック端子４２から
Ｄフリップフロップ群４６〜４８までのクロックスキュ
ーは、従来の半導体集積回路装置におけるクロックスキ
ューより小さくなる。
ある半導体集積回路装置におけるクロック端子４２から
Ｄフリップフロップ群４６〜４８までのクロックスキュ
ーは、従来の半導体集積回路装置におけるクロックスキ
ューより小さくなる。
【００２７】また、本発明の第２の実施例である半導体
集積回路装置においては、クロックバッファ４３〜４５
の出力であるクロック配線５２を短絡させ、かつ、リン
グ状の配線を行うことにより、半導体集積回路装置内全
体に均一にクロック信号を供給している。クロックバッ
ファ４３〜４５はＤフリップフロップ群４６〜４８に対
して均等にクロック信号を供給するため、それぞれの出
力遅延差は軽減される。すなわち、クロックスキューが
軽減される。
集積回路装置においては、クロックバッファ４３〜４５
の出力であるクロック配線５２を短絡させ、かつ、リン
グ状の配線を行うことにより、半導体集積回路装置内全
体に均一にクロック信号を供給している。クロックバッ
ファ４３〜４５はＤフリップフロップ群４６〜４８に対
して均等にクロック信号を供給するため、それぞれの出
力遅延差は軽減される。すなわち、クロックスキューが
軽減される。
【００２８】なお、第２の実施例では、クロックバッフ
ァを四つ配置しているが、少なくとも二つ以上配置すれ
ばよい。また、クロック信号に代えて制御信号を入力信
号とし、フリップフロップのセットまたはリセット端子
への入力する構成でも同様である。
ァを四つ配置しているが、少なくとも二つ以上配置すれ
ばよい。また、クロック信号に代えて制御信号を入力信
号とし、フリップフロップのセットまたはリセット端子
への入力する構成でも同様である。
【００２９】図３は本発明の第３の実施例における多数
のＤフリップフロップが内蔵された場合のクロック信号
供給回路を示す半導体集積回路装置の構成図である。
のＤフリップフロップが内蔵された場合のクロック信号
供給回路を示す半導体集積回路装置の構成図である。
【００３０】図３において、６１は半導体集積回路チッ
プ、６２は半導体集積回路チップ６１の外部からのクロ
ック信号を入力する外部接続入力端子であるクロック端
子、６３〜６６はクロック端子４２に入力されたクロッ
ク信号を入力とする論理回路としてのクロックバッフ
ァ、６７〜７０はクロックバッファ６３〜６６の出力信
号であるクロック信号を処理するための多数のＤフリッ
プフロップ群、７１〜７４はクロックバッファ６３〜６
６の出力端子とＤフリップフロップ群６７〜７０の入力
端子とを接続する信号線としてのクロック配線、７５は
クロック端子６２とクロックバッファ６３〜６６の入力
端子とを接続し、クロック信号を伝達する第１の信号線
としてのクロック配線、７６はクロックバッファ６３〜
６６の出力端子間を接続する第２の信号線としてのクロ
ック配線である。クロックバッファ６３〜６６は半導体
集積回路チップ６１の周辺部に配置する。クロック配線
７５は半導体集積回路チップ６１の周辺部をリング状に
一周するように配置される。また、クロック配線７６は
半導体集積回路チップ６１の内部でリング状に一周する
ように配置される。構成的には、本発明の第１および第
２の半導体集積回路装置の両方のリング状クロック配線
７５，７６を備えている。
プ、６２は半導体集積回路チップ６１の外部からのクロ
ック信号を入力する外部接続入力端子であるクロック端
子、６３〜６６はクロック端子４２に入力されたクロッ
ク信号を入力とする論理回路としてのクロックバッフ
ァ、６７〜７０はクロックバッファ６３〜６６の出力信
号であるクロック信号を処理するための多数のＤフリッ
プフロップ群、７１〜７４はクロックバッファ６３〜６
６の出力端子とＤフリップフロップ群６７〜７０の入力
端子とを接続する信号線としてのクロック配線、７５は
クロック端子６２とクロックバッファ６３〜６６の入力
端子とを接続し、クロック信号を伝達する第１の信号線
としてのクロック配線、７６はクロックバッファ６３〜
６６の出力端子間を接続する第２の信号線としてのクロ
ック配線である。クロックバッファ６３〜６６は半導体
集積回路チップ６１の周辺部に配置する。クロック配線
７５は半導体集積回路チップ６１の周辺部をリング状に
一周するように配置される。また、クロック配線７６は
半導体集積回路チップ６１の内部でリング状に一周する
ように配置される。構成的には、本発明の第１および第
２の半導体集積回路装置の両方のリング状クロック配線
７５，７６を備えている。
【００３１】以下、その動作について説明する。クロッ
ク端子６２に入力されたクロック信号は、リング状に配
置したクロック配線７６を流れ、各クロックバッファ６
３〜６６を経て、さらにリング状に配置したクロック配
線７５を流れ、つぎにクロック配線７１〜７４を流れ、
Ｄフリップフロップ群６７〜７０に入力される。
ク端子６２に入力されたクロック信号は、リング状に配
置したクロック配線７６を流れ、各クロックバッファ６
３〜６６を経て、さらにリング状に配置したクロック配
線７５を流れ、つぎにクロック配線７１〜７４を流れ、
Ｄフリップフロップ群６７〜７０に入力される。
【００３２】クロック端子６２からクロックバッファ６
３〜６６までの配線遅延は、半導体集積回路チップ６１
の面積に比例する。しかし、クロック配線７５はリング
状に配置されているため、各クロックバッファ６３〜６
６へのクロック信号の入力は、２方向並列の配線で行わ
れており、１方向だけの配線からのクロック信号入力に
比べると、実質配線抵抗が小さくなる。クロック端子６
２から最も遠方に位置するクロックバッファ６５までの
配線抵抗が最大となるが、１本だけの配線からのクロッ
ク信号入力に比べると、２本並列の配線からのクロック
信号入力の配線抵抗は約半分になる。その結果、最大配
線遅延は配線容量の増加を考えても小さくなる。
３〜６６までの配線遅延は、半導体集積回路チップ６１
の面積に比例する。しかし、クロック配線７５はリング
状に配置されているため、各クロックバッファ６３〜６
６へのクロック信号の入力は、２方向並列の配線で行わ
れており、１方向だけの配線からのクロック信号入力に
比べると、実質配線抵抗が小さくなる。クロック端子６
２から最も遠方に位置するクロックバッファ６５までの
配線抵抗が最大となるが、１本だけの配線からのクロッ
ク信号入力に比べると、２本並列の配線からのクロック
信号入力の配線抵抗は約半分になる。その結果、最大配
線遅延は配線容量の増加を考えても小さくなる。
【００３３】クロック配線７６もやはりリング状に配置
されているため、各Ｄフリップフロップ群６７〜７０へ
のクロック信号の入力は、２方向並列の配線で行われる
ため、１方向だけの配線からのクロック信号入力に比べ
ると、実質配線抵抗が小さくなる。その結果、配線遅延
は小さくなる。また、クロックバッファ６３〜６６とＤ
フリップフロップ群６７〜７０間を接続するクロック配
線７５はリング状に配置されているため、Ｄフリップフ
ロップ群６７〜７０に対してかかるクロックバッファ６
３〜６６の負荷は均一化される。すなわち、クロックバ
ッファ６３〜６６の負荷による出力遅延は均等になる。
されているため、各Ｄフリップフロップ群６７〜７０へ
のクロック信号の入力は、２方向並列の配線で行われる
ため、１方向だけの配線からのクロック信号入力に比べ
ると、実質配線抵抗が小さくなる。その結果、配線遅延
は小さくなる。また、クロックバッファ６３〜６６とＤ
フリップフロップ群６７〜７０間を接続するクロック配
線７５はリング状に配置されているため、Ｄフリップフ
ロップ群６７〜７０に対してかかるクロックバッファ６
３〜６６の負荷は均一化される。すなわち、クロックバ
ッファ６３〜６６の負荷による出力遅延は均等になる。
【００３４】ここで、リング状に配置されたクロック配
線７６がなければ、クロックバッファ６３〜６６はそれ
ぞれに接続されたＤフリップフロップ群６７〜７０だけ
にクロック信号を供給することになる。そのため、各Ｄ
フリップフロップ群６７〜７０に含まれるＤフリップフ
ロップの数に不均等があれば、クロックバッファ６３〜
６６の出力遅延に差が発生する。すなわち、クロックス
キューが生じることになる。通常、回路ブロックの分割
は機能ブロック単位で実行されるため、各回路ブロック
におけるＤフリップフロップ数を均等にすることは事実
上困難である。
線７６がなければ、クロックバッファ６３〜６６はそれ
ぞれに接続されたＤフリップフロップ群６７〜７０だけ
にクロック信号を供給することになる。そのため、各Ｄ
フリップフロップ群６７〜７０に含まれるＤフリップフ
ロップの数に不均等があれば、クロックバッファ６３〜
６６の出力遅延に差が発生する。すなわち、クロックス
キューが生じることになる。通常、回路ブロックの分割
は機能ブロック単位で実行されるため、各回路ブロック
におけるＤフリップフロップ数を均等にすることは事実
上困難である。
【００３５】以上のことから、本発明の第３の実施例で
ある半導体集積回路装置におけるクロック端子６２から
Ｄフリップフロップ群６３〜６６までのクロックスキュ
ーは、従来の半導体集積回路装置におけるクロックスキ
ューより小さくなる。
ある半導体集積回路装置におけるクロック端子６２から
Ｄフリップフロップ群６３〜６６までのクロックスキュ
ーは、従来の半導体集積回路装置におけるクロックスキ
ューより小さくなる。
【００３６】また、本発明の第３の実施例である半導体
集積回路装置においては、クロックバッファ６３〜６６
の出力であるクロック配線７６を短絡させ、かつ、リン
グ状の配線を行うことにより、半導体集積回路装置内全
体に均一にクロック信号を供給している。クロックバッ
ファ６３〜６６はＤフリップフロップ群６７〜７０に対
して均等にクロック信号を供給するため、それぞれの出
力遅延差は軽減される。すなわち、クロックスキューが
軽減される。
集積回路装置においては、クロックバッファ６３〜６６
の出力であるクロック配線７６を短絡させ、かつ、リン
グ状の配線を行うことにより、半導体集積回路装置内全
体に均一にクロック信号を供給している。クロックバッ
ファ６３〜６６はＤフリップフロップ群６７〜７０に対
して均等にクロック信号を供給するため、それぞれの出
力遅延差は軽減される。すなわち、クロックスキューが
軽減される。
【００３７】なお、第３の実施例では、クロックバッフ
ァを四つ配置しているが、少なくとも二つ以上配置すれ
ばよい。また、クロック信号に代えて制御信号を入力信
号とし、フリップフロップのセットまたはリセット端子
への入力する構成でも同様である。
ァを四つ配置しているが、少なくとも二つ以上配置すれ
ばよい。また、クロック信号に代えて制御信号を入力信
号とし、フリップフロップのセットまたはリセット端子
への入力する構成でも同様である。
【００３８】図４は本発明の第４の実施例における多数
のＤフリップフロップが内蔵された場合のクロック信号
供給回路を示す半導体集積回路装置の構成図である。本
実施例は、外部から入力されたクロック信号を分周回路
等のクロック信号生成回路に入力した後、クロック信号
生成回路の出力を内部のクロック信号として使用する半
導体集積回路装置の例である。
のＤフリップフロップが内蔵された場合のクロック信号
供給回路を示す半導体集積回路装置の構成図である。本
実施例は、外部から入力されたクロック信号を分周回路
等のクロック信号生成回路に入力した後、クロック信号
生成回路の出力を内部のクロック信号として使用する半
導体集積回路装置の例である。
【００３９】図４において、８１は半導体集積回路チッ
プ、８２は半導体集積回路チップ８１の外部からのクロ
ック信号を入力する外部接続入力端子であるクロック端
子、８３はクロック端子８１から入力されたクロック信
号を入力するクロック信号生成回路、８４，８５はクロ
ック信号生成回路８３の出力である第１および第２のク
ロック信号線、８６はクロック信号線８４が接続される
クロック配線、８７はクロック信号線８５が接続される
クロック配線、８８〜９１はクロック配線８６に接続さ
れた論理回路としてのクロックバッファ、９２〜９５は
クロック配線８７に接続された論理回路としてのクロッ
クバッファ、９６はクロックバッファ８８〜９１の出力
端子間を接続するクロック配線、９７はクロックバッフ
ァ９２〜９５の出力端子間を接続するクロック配線、９
８，９９はクロックバッファ８８〜９１の出力信号であ
るクロック信号を処理するための多数のＤフリップフロ
ップ群、１００，１０１はクロックバッファ９２〜９５
の出力信号であるクロック信号を処理するための多数の
Ｄフリップフロップ群、１０２，１０３はクロックバッ
ファ８８〜９１の出力端子とＤフリップフロップ群９
８，９９の入力端子とをそれぞれ接続する信号線として
のクロック配線、１０４，１０５はクロックバッファ９
２〜９５の出力端子とＤフリップフロップ群１００，１
０１の入力端子とをそれぞれ接続する信号線としてのク
ロック配線である。
プ、８２は半導体集積回路チップ８１の外部からのクロ
ック信号を入力する外部接続入力端子であるクロック端
子、８３はクロック端子８１から入力されたクロック信
号を入力するクロック信号生成回路、８４，８５はクロ
ック信号生成回路８３の出力である第１および第２のク
ロック信号線、８６はクロック信号線８４が接続される
クロック配線、８７はクロック信号線８５が接続される
クロック配線、８８〜９１はクロック配線８６に接続さ
れた論理回路としてのクロックバッファ、９２〜９５は
クロック配線８７に接続された論理回路としてのクロッ
クバッファ、９６はクロックバッファ８８〜９１の出力
端子間を接続するクロック配線、９７はクロックバッフ
ァ９２〜９５の出力端子間を接続するクロック配線、９
８，９９はクロックバッファ８８〜９１の出力信号であ
るクロック信号を処理するための多数のＤフリップフロ
ップ群、１００，１０１はクロックバッファ９２〜９５
の出力信号であるクロック信号を処理するための多数の
Ｄフリップフロップ群、１０２，１０３はクロックバッ
ファ８８〜９１の出力端子とＤフリップフロップ群９
８，９９の入力端子とをそれぞれ接続する信号線として
のクロック配線、１０４，１０５はクロックバッファ９
２〜９５の出力端子とＤフリップフロップ群１００，１
０１の入力端子とをそれぞれ接続する信号線としてのク
ロック配線である。
【００４０】クロック信号生成回路８３は図５（ａ），
（ｂ），（ｃ）に示すような、それぞれバッファ回路、
アンド回路、位相の異なる複数のクロック信号を生成す
る回路などが考えられる。クロックバッファ８８〜９５
は半導体集積回路チップ８１の周辺部に配置する。クロ
ック配線８６，８７はそれぞれ半導体集積回路チップ８
１の周辺部をリング状に一周するように配置される。ま
た、クロック配線９６，９７はそれぞれ半導体集積回路
チップ８１の内部でリング状に一周するように配置され
る。構成的には、本発明の第３の半導体集積回路装置と
同等であるが、クロック信号生成回路８３で発生したク
ロック信号が２種類あるため、両方のクロック配線８
６，８７および９６，９７がそれぞれ２本ずつリング状
に配置されている。
（ｂ），（ｃ）に示すような、それぞれバッファ回路、
アンド回路、位相の異なる複数のクロック信号を生成す
る回路などが考えられる。クロックバッファ８８〜９５
は半導体集積回路チップ８１の周辺部に配置する。クロ
ック配線８６，８７はそれぞれ半導体集積回路チップ８
１の周辺部をリング状に一周するように配置される。ま
た、クロック配線９６，９７はそれぞれ半導体集積回路
チップ８１の内部でリング状に一周するように配置され
る。構成的には、本発明の第３の半導体集積回路装置と
同等であるが、クロック信号生成回路８３で発生したク
ロック信号が２種類あるため、両方のクロック配線８
６，８７および９６，９７がそれぞれ２本ずつリング状
に配置されている。
【００４１】以下にその動作を説明する。クロック端子
８２から入力されたクロック信号は、クロック信号生成
回路８３に入力される。クロック信号生成回路８３は例
えば分周回路であり、入力されたクロック信号に対し
て、分周された複数のクロック信号を出力する。図４の
半導体集積回路装置においては、２系統のクロック信号
をクロック信号線８４，８５に出力する。クロック信号
生成回路８３の各出力はそれぞれクロックバッファ８８
〜９１，９２〜９５を経て、Ｄフリップフロップ群９８
〜１０１に供給される。
８２から入力されたクロック信号は、クロック信号生成
回路８３に入力される。クロック信号生成回路８３は例
えば分周回路であり、入力されたクロック信号に対し
て、分周された複数のクロック信号を出力する。図４の
半導体集積回路装置においては、２系統のクロック信号
をクロック信号線８４，８５に出力する。クロック信号
生成回路８３の各出力はそれぞれクロックバッファ８８
〜９１，９２〜９５を経て、Ｄフリップフロップ群９８
〜１０１に供給される。
【００４２】このとき、図３の半導体集積回路装置と同
様に、クロック信号生成回路８３とクロックバッファ８
８〜９１とを配線するクロック配線９６、クロック信号
生成回路８３とクロックバッファ９２〜９５とを配線す
るクロック配線９７をリング状に配置することにより、
各クロックバッファへの配線遅延が均一化され、クロッ
ク信号生成回路８３とクロックバッファ８８〜９１間、
およびクロック信号生成回路８３とクロックバッファ９
２〜９５間のクロックスキューを軽減できる。
様に、クロック信号生成回路８３とクロックバッファ８
８〜９１とを配線するクロック配線９６、クロック信号
生成回路８３とクロックバッファ９２〜９５とを配線す
るクロック配線９７をリング状に配置することにより、
各クロックバッファへの配線遅延が均一化され、クロッ
ク信号生成回路８３とクロックバッファ８８〜９１間、
およびクロック信号生成回路８３とクロックバッファ９
２〜９５間のクロックスキューを軽減できる。
【００４３】また、クロックバッファ８８〜９１とＤフ
リップフロップ群９８，９９を接続するクロック配線９
６、およびクロックバッファ９２〜９５とＤフリップフ
ロップ群１００，１０１を接続するクロック配線９７を
リング状に配置することにより、クロックバッファの負
荷が均一化され、クロックバッファ８８〜９１およびク
ロックバッファ９２〜９５の出力遅延は均一になり、結
果として、クロックスキューが軽減される。
リップフロップ群９８，９９を接続するクロック配線９
６、およびクロックバッファ９２〜９５とＤフリップフ
ロップ群１００，１０１を接続するクロック配線９７を
リング状に配置することにより、クロックバッファの負
荷が均一化され、クロックバッファ８８〜９１およびク
ロックバッファ９２〜９５の出力遅延は均一になり、結
果として、クロックスキューが軽減される。
【００４４】なお、第４の実施例では、クロックバッフ
ァを四つ配置しているが、少なくとも二つ以上配置すれ
ばよい。また、クロック信号に代えて制御信号を入力信
号とし、フリップフロップのセットまたはリセット端子
への入力する構成でも同様である。さらに、クロックバ
ッファ８８〜９２の代わりに複数のクロック信号を生成
する論理回路を用いてもよい。
ァを四つ配置しているが、少なくとも二つ以上配置すれ
ばよい。また、クロック信号に代えて制御信号を入力信
号とし、フリップフロップのセットまたはリセット端子
への入力する構成でも同様である。さらに、クロックバ
ッファ８８〜９２の代わりに複数のクロック信号を生成
する論理回路を用いてもよい。
【００４５】
【発明の効果】本発明の半導体集積回路装置によれば、
外部接続入力端子から論理回路までの配線遅延は、半導
体集積回路チップの面積に比例するが、前記外部接続入
力端子と前記論理回路の入力端子間を接続する信号線は
リング状に配置されているため、前記各論理回路への外
部信号の入力は、２方向並列の配線で行われるため、１
方向だけの配線からの外部信号入力に比べると、実質配
線抵抗が小さくなる。従って、半導体集積回路装置にお
ける外部接続入力端子から各論理回路までの配線遅延差
は小さくなる。
外部接続入力端子から論理回路までの配線遅延は、半導
体集積回路チップの面積に比例するが、前記外部接続入
力端子と前記論理回路の入力端子間を接続する信号線は
リング状に配置されているため、前記各論理回路への外
部信号の入力は、２方向並列の配線で行われるため、１
方向だけの配線からの外部信号入力に比べると、実質配
線抵抗が小さくなる。従って、半導体集積回路装置にお
ける外部接続入力端子から各論理回路までの配線遅延差
は小さくなる。
【００４６】また、論理回路と複数のフリップフロップ
間を接続する信号線はリング状に配置されているため、
半導体集積回路装置内全体に均一にクロック信号または
制御信号を供給していることになり、フリップフロップ
に対してかかる論理回路の負荷は均一化される。すなわ
ち、論理回路はフリップフロップに対して均等にクロッ
ク信号を供給し、論理回路の負荷による出力遅延は均等
になる。半導体集積回路装置における外部接続入力端子
からフリップフロップまでの配線遅延差は、従来より小
さくなる。
間を接続する信号線はリング状に配置されているため、
半導体集積回路装置内全体に均一にクロック信号または
制御信号を供給していることになり、フリップフロップ
に対してかかる論理回路の負荷は均一化される。すなわ
ち、論理回路はフリップフロップに対して均等にクロッ
ク信号を供給し、論理回路の負荷による出力遅延は均等
になる。半導体集積回路装置における外部接続入力端子
からフリップフロップまでの配線遅延差は、従来より小
さくなる。
【００４７】つまり、各フリップフロップ群内における
フリップフロップ数を同数にしたり、またフリップフロ
ップの数にあわせて、論理回路の駆動能力を変更するこ
となしに、すなわち、各フリップフロップ群内のフリッ
プフロップの数を管理することなしに、配線遅延差の少
ない半導体集積回路装置を供給することができる。
フリップフロップ数を同数にしたり、またフリップフロ
ップの数にあわせて、論理回路の駆動能力を変更するこ
となしに、すなわち、各フリップフロップ群内のフリッ
プフロップの数を管理することなしに、配線遅延差の少
ない半導体集積回路装置を供給することができる。
【図１】本発明の第１の実施例における半導体集積回路
装置の構成図
装置の構成図
【図２】本発明の第２の実施例における半導体集積回路
装置の構成図
装置の構成図
【図３】本発明の第３の実施例における半導体集積回路
装置の構成図
装置の構成図
【図４】本発明の第４の実施例における半導体集積回路
装置の構成図
装置の構成図
【図５】本発明の第４の実施例におけるクロック信号生
成回路の構成図
成回路の構成図
【図６】従来の半導体集積回路装置の構成図
【図７】従来の半導体集積回路装置の構成図
１ 半導体集積回路チップ ２ クロック端子 ３ クロックバッファ ４ Ｄフリップフロップ群 ５ クロック配線 ６ 半導体集積回路チップ ７ クロック端子 ８ クロックバッファ群 ９ Ｄフリップフロップ群 １０ クロック配線 ２１ 半導体集積回路チップ ２２ クロック端子 ２３〜２６ クロックバッファ ２７〜３０ Ｄフリップフロップ群 ３１〜３５ クロック配線 ４１ 半導体集積回路チップ ４２ クロック端子 ４３〜４５ クロックバッファ ４６〜４８ Ｄフリップフロップ群 ４９〜５３ クロック配線 ６１ 半導体集積回路チップ ６２ クロック端子 ６３〜６６ クロックバッファ ６７〜７０ Ｄフリップフロップ群 ７１〜７６ クロック配線 ８１ 半導体集積回路チップ ８２ クロック端子 ８３ クロック信号生成回路 ８４，８５ クロック信号線 ８６，８７ クロック配線 ８８〜９５ クロックバッファ ９６，９７ クロック配線 ９８〜１０１ Ｄフリップフロップ群 １０２〜１０５ クロック配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/82 27/04 Ｄ 8427−4Ｍ // Ｇ１１Ｂ 20/10 ３５１ Ｚ 7923−5Ｄ Ｈ０３Ｋ 5/00 Ｋ 7402−5Ｊ 19/173 9383−5Ｊ 7377−4Ｍ Ｈ０１Ｌ 21/82 Ｌ
Claims (6)
- 【請求項１】クロック信号を入力とする少なくとも二つ
以上の論理回路と、前記論理回路の出力信号を入力とす
る複数のフリップフロップとを備え、前記クロック信号
を伝達し、前記論理回路の入力端子間を接続する信号線
をリング状に配置したことを特徴とする半導体集積回路
装置。 - 【請求項２】クロック信号を入力とする少なくとも二つ
以上の論理回路と、前記論理回路の出力信号を入力とす
る複数のフリップフロップとを備え、前記論理回路の出
力端子と前記複数のフリップフロップの入力端子を接続
する信号線をリング状に配置したことを特徴とする半導
体集積回路装置。 - 【請求項３】クロック信号を入力とする少なくとも二つ
以上の論理回路と、前記論理回路の出力信号を入力とす
る複数のフリップフロップとを備え、前記クロック信号
を伝達し、前記論理回路の入力端子間を接続する第１の
信号線および前記論理回路の出力端子と前記複数のフリ
ップフロップの入力端子を接続する第２の信号線をそれ
ぞれリング状に配置したことを特徴とする半導体集積回
路装置。 - 【請求項４】クロック信号が少なくとも一つの外部接続
入力端子から入力された外部信号であることを特徴とす
る請求項１，２または３記載の半導体集積回路装置。 - 【請求項５】クロック信号が外部接続入力端子から入力
された外部信号を他の論理回路を介して生成させた信号
であることを特徴とする請求項１，２または３記載の半
導体集積回路装置。 - 【請求項６】クロック信号に代えて制御信号を入力とす
ることを特徴とする請求項１，２，３，４または５記載
の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5122311A JPH06112205A (ja) | 1992-05-25 | 1993-05-25 | 半導体集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-132188 | 1992-05-25 | ||
| JP13218892 | 1992-05-25 | ||
| JP5122311A JPH06112205A (ja) | 1992-05-25 | 1993-05-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112205A true JPH06112205A (ja) | 1994-04-22 |
Family
ID=26459459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5122311A Pending JPH06112205A (ja) | 1992-05-25 | 1993-05-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112205A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07168645A (ja) * | 1993-07-02 | 1995-07-04 | Tandem Comput Inc | チップ上クロックスキューの制御方法、及び、その装置 |
| JPH098228A (ja) * | 1995-06-26 | 1997-01-10 | Nec Corp | 半導体集積回路及びそのレイアウト手法 |
| US6292043B1 (en) | 1999-07-19 | 2001-09-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| JP2009275216A (ja) * | 2008-04-14 | 2009-11-26 | Asahi Kasei Chemicals Corp | ポリアミド組成物 |
-
1993
- 1993-05-25 JP JP5122311A patent/JPH06112205A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07168645A (ja) * | 1993-07-02 | 1995-07-04 | Tandem Comput Inc | チップ上クロックスキューの制御方法、及び、その装置 |
| JPH098228A (ja) * | 1995-06-26 | 1997-01-10 | Nec Corp | 半導体集積回路及びそのレイアウト手法 |
| US6292043B1 (en) | 1999-07-19 | 2001-09-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device |
| JP2009275216A (ja) * | 2008-04-14 | 2009-11-26 | Asahi Kasei Chemicals Corp | ポリアミド組成物 |
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