JPS63205720A - 大規模半導体論理回路 - Google Patents

大規模半導体論理回路

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JPS63205720A
JPS63205720A JP62037951A JP3795187A JPS63205720A JP S63205720 A JPS63205720 A JP S63205720A JP 62037951 A JP62037951 A JP 62037951A JP 3795187 A JP3795187 A JP 3795187A JP S63205720 A JPS63205720 A JP S63205720A
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明 山際
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大規模半導体論理回路に関し、特に高速ディジ
タル処理装置に用いる大規模半導体論理回路に好適なり
ロック分配に関する。
〔従来の技術〕
１００にゲートクラスの大規模半導体論理回路において
は、チップ上の広い範囲に散在する多数のフリップフロ
ップ等の負荷回路に多相クロック信号をいかにしてスキ
ューを低減して等遅延時間で分配するかが大きな問題で
ある。特開昭５５−８０１３６号公報はチョッパ回路に
よる波形変換による高速クロックパルスの作成および相
間の位相調整手段について開示しており、チップ内の等
遅延時間については、等長配線のみとなっている。
〔発明が解決しようとする問題点〕
従来、チップ内の多数の負荷回路へいかにして厳密に等
遅延時間でクロック信号を分配するかという点について
は配慮されておらず、負荷回路が極めて多い大規模半導
体論理回路においては特に問題があった。
本発明の目的は多相のクロック信号を多数の負荷回路へ
等遅延時間で分配する大規模半導体論理回路を提供する
ことにある。
〔問題点を解決するための手段〕
本発明は、チップ入力ピンから多数の負荷回路へ少なく
とも３段のバッファ回路を介して多相のクロック信号の
分配を行う構成をとり、第１段バッファ回路をチップ入
力ビン周辺に、第２段バッファ回路をチップ中央部にそ
れぞれ配置し、各段バッファ回路の間を各クロック相が
同一遅延時間になるように等長１等容量配線を行い、さ
らにチップ全体に拡がる最終段バッファ回路と負荷回路
が、各クロックの各ネットがチップ中央部からいずれも
等遅延時間になるように、各回路を配置後に再構成を行
い、等負荷容量になるようにして配線を行う。
〔作用〕
第１段バッファ回路から第２段バッファ回路へ。
至るクロック信号の分配はクロック相数分だけで済むた
め、等遅延時間になるように当初から配置。
配線が可能である。しかし、最終段とその前段バッファ
回路から負荷回路への配線はクロック信号以外の通常信
号のための配置、配線により、チップ内の全体に敗って
しまい、この状態でクロック信号の等遅延配線を行うに
は適さない。同一クロック相内にてチップ内の接続情報
を変更し、負荷数および最終段のバッファ回路および負
荷回路の接続を再構成する。これによって負荷回路まで
の配線を等遅延時間になるように実施できるので。
クロック信号間の位相差を最小にすることができる。
〔実施例〕
本発明の実施例を図面を参照して説明する。
チップ６は大規模半導体論理回路により構成されている
。このチップ６の周辺部には入出力信号パッドが配置さ
れる。特に多相クロック信号の入力パッド（ピン）５は
位相差の生じないように、辺の中央部に集中して配置す
る。４相りロック信号の場合には、Ｔｏ、Ｔｌ、Ｔ２、
Ｔ３の４つの第１段目のバッファ回路１を使用する。８
相りロック信号の場合にはＴｏ、Ｔ１．・・・・・・Ｔ
７の８つの第１段バッファ回路１を使用する。従って、
Ｎ相のクロック信号の場合はＴｏ、Ｔｌ、・・・・・・
ＴＮ−１のＮ個の第１段バッファ回路１を用いる。
第２段バッファ回路２はチップ６のはゾ中央部に配置さ
れ、第１段バッファ回路１から各相のクロック信号が位
相差を生じせしめないように、等長１等容量配線を実施
する。どのバッファ回路もＣＭＯ５論理回路とする場合
、最終段は第２図に示すごとく、ｐ−ＭＯＳトランジス
タサイズをｎ−ＭＯＳトランジスタサイズより大きく取
り、立上りと立下りでの遅延時間が同じになるようにし
て、クロック信号のパルス巾を一定に保つ。
次に、第２段バッファ回路２から第３段バッファ回路３
への分配および第３段バッファ回路３から負荷回路４へ
の分配は以下のように行う。先ず、チップ６内全ての論
理接続情報により、チップ内の全ての配置を決定する。
この時クロック信号の接続情帽も含まれているので、通
常の論理と同様に配置されるが、負荷回路４および第３
段バッファ回路３は通常論理の接続関係により、チップ
内の全面に拡がることになり、この状態で等遅延配線を
行うことは不可能となる。クロック信号の論理接続情報
は通常論理のそれとは異なり、同相のクロック信号内に
おいてはバッファ回路３および負荷回路４の交換が可能
である。そこで第３段バッファ回路３および負荷回路４
の接続情報に変更を加えて、チップ６の中でクロック信
号分配の遅延時間が等しくなるように、バッファ回ｉ１
３の数ｎ２と負荷回路４の数０３を揃え、且つ配線距離
が一定の範囲内に入るように新たなりロック信号の論理
接続情報を作成する。この新たな論理接続情報に基づい
てクロック信号の位相差が生じないように等容量配線、
つまり等遅延時間にする配線を行う。第１図に示すごと
く、各相の第２段バッファ回路２は各々ｎ１個と等しく
設けられ、また、第２段バッファ回路２の各々に接続さ
れる第３段のバッファ回路３はｎ２個と等しい数である
。この第２、第３段バッファ回路の中には容量を合せる
ためのダミーバッファも含まれている。さらに、第３段
バッファ回路３の各々に接続される負荷回路４もｎ３個
と等しい数である。負荷回路４の中にもダミーの負荷回
路が含まれる。
第１段、第２段および第３段のバッファ回路の実用論理
回路を各々第３図、第４図および第５図に示す。第３図
に示される第１段バッファ回路は、チップ入力レベルと
チップ内部レベルとの変換と、駆動力を除々に大きくす
ることから、３段インバータ構造としている。第４図お
よび第５図に示される第２段、第３段バッファ回路には
、クロック信号停止機能を持たせるためのＡＮＤゲート
１０を有する構造としている。また特に第５図の第３段
バッファ回路にはＴｎクロック停止時にスキャン動作を
させるためのＴｓクロックを与える構成もとっている。
第６図はクロックバッファ回路をチップ中央部に集中さ
せる場合に、多数のバッファ回路の同時動作による電源
および接地線のノイズおよび配線のマイグレーションを
起こさないように、異相のクロックバッファを集中させ
る構成を示している。
上述の実施例ではクロックバッファ回路を３段とした例
を示したが、大規模半導体論理回路の規模に応じて４段
ないしそれ以上とすることができる。第７図はクロック
バッファ回路を４段にした例を示す。第１段バッファ回
路２１はチップ６周辺部に、第２段バッファ回路２２は
チップ中央部に第１図と同様に配置される。第３段バッ
ファ回路２３はチップ６を６ａ〜６ｄで示すように４分
割し、その分割された領域のはゾ中央部に配置される。
そしてクロックバッファ回路として最終段となる第４段
バッファ回路２４、および図示しない負荷回路は、第１
図で説明した第３段バッファ回路と負荷回路と同様に配
置、構成される。勿論、各バッファ回路間、バッファ回
路と負荷回路間は等長、等容量配線とされる。５段以上
となる場合も第７図と同様手法で構成することができる
。
上記実施例によれば、チップ内の全体に拡がる負荷回路
に対して、入力バッファ回路でチップ中央部まで配線し
ておき、この中央部のバッファ回路からチップ全体に拡
がるさらに次のバッファ回路および負荷回路に対して、
配置後に配線経路の長さが概ね等しくなるように同一ク
ロック相内でクロック信号の接続情報を再構成した後に
等容量配線を行うことにより、クロック信号の位相差を
極めて小さくできる効果がある。この時１等容量だけで
は回路駆動が立上り立下りで異なる場合には、クロック
パルス巾変化を生じるので、バッファ回路のトランジス
タサイズを最適に選ぶことにより、パルス巾変化を防ぐ
。また、位相差のない多くのバッファ回路が同時に動作
する場合に問題となるノイズや配線マイグレーションに
対しても、異相のクロックバッファ回路を集中させるこ
とにより解決できる。
〔発明の効果〕
本発明によれば、大規模半導体論理回路の多数の負荷に
等遅延時間のクロックを供給することができるので、位
相差を極めて小さくすることができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す図、第２図はバッファ
回路の一例を示す回路図、第３図は第１図の第１段バッ
ファ回路の例を示す論理回路図、第４図は第１図の第２
段バッファ回路の例を示す論理回路図、第５図は第１図
の第３段バッファ回路の例を示す論理回路図、第６図は
バッファ回路の集合構成を示す図、第７図は本発明の他
の実施例を示す図である。 １・・・・・・第１段バッファ回路、２・・・・・・第
２段バッファ回路、３・・・・・・第３段バッファ回路
、４・・・・・・負荷回路、５・・・・・・入力パッド
、６・・・・・・チップ、’、’７”＋１ 代理人弁理士　小　川　勝　男（） 竿　１　圀 寥２凹　　　　　　　算５凹 寥４目 多６田 ［□□−

Claims (1)

  1. 【特許請求の範囲】 １、チップ入力ピンから多相のクロック信号を入力し、
    チップ内の多数のフリップフロップ等の負荷回路までク
    ロック信号を分配する大規模半導体論理回路において、
    少なくとも３段のバッファ回路を介して上記負荷回路に
    クロック信号を分配するよう構成し、上記チップ入力ピ
    ン周辺に第１段バッファ回路を、第２段バッファをチッ
    プ中央部にそれぞれ配置し、各段バッファ回路との間で
    各クロック相が同一遅延時間になるように等長、等容量
    配線を行い、さらにチップ内全体に拡がる最終段バッフ
    ァ回路と上記負荷回路を仮論理接続情報によりチップ内
    の仮配置を行った後に最終段の前段バッファ回路から最
    終段バッファ回路及び負荷回路に至る部分を距離が概ね
    同一になるように上記仮論理接続情報に変更を加えて等
    長、等容量配線を行う事を特徴とする大規模半導体論理
    回路。 ２、上記バッファ回路をＣＭＯＳ論理回路とし、ｐ−Ｍ
    ＯＳトランジスタサイズをｎ−ＭＯＳトランジスタサイ
    ズより大きくし、立上りと立下りの駆動特性を同一にし
    たクロックバッファ回路を構成することを特徴とする特
    許請求の範囲第１項記載の大規模半導体論理回路。 ３、駆動力の大きなバッファ回路をチップ中央部に配置
    する場合において、異なる相のバッファ回路を集中させ
    ることを特徴とする特許請求の範囲第１項もしくは第２
    項記載の大規模半導体論理回路。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02134919A (ja) * 1988-11-16 1990-05-23 Hitachi Ltd クロック分配回路の製造方法
JPH02205908A (ja) * 1989-02-03 1990-08-15 Nec Corp データ処理装置
JPH04253211A (ja) * 1991-01-29 1992-09-09 Fujitsu Ltd クロックデューティ補正回路
JPH05233092A (ja) * 1992-02-18 1993-09-10 Nec Ic Microcomput Syst Ltd クロック信号分配方法および分配回路
JPH07121261A (ja) * 1993-10-21 1995-05-12 Nec Corp クロック分配回路
JP2015056891A (ja) * 2013-09-12 2015-03-23 富士通セミコンダクター株式会社 集積回路及びそのような集積回路を有するｉｃチップ

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0417130A4 (en) * 1988-05-06 1992-02-26 Magellan Corporation (Australia) Pty. Ltd. Low-power clocking circuits
US5239215A (en) * 1988-05-16 1993-08-24 Matsushita Electric Industrial Co., Ltd. Large scale integrated circuit configured to eliminate clock signal skew effects
JPH0736422B2 (ja) * 1988-08-19 1995-04-19 株式会社東芝 クロック供給回路
JPH0824143B2 (ja) * 1989-02-08 1996-03-06 株式会社東芝 集積回路の配置配線方式
JP2622612B2 (ja) * 1989-11-14 1997-06-18 三菱電機株式会社 集積回路
US5077676A (en) * 1990-03-30 1991-12-31 International Business Machines Corporation Reducing clock skew in large-scale integrated circuits
US5218240A (en) * 1990-11-02 1993-06-08 Concurrent Logic, Inc. Programmable logic cell and array with bus repeaters
US5109168A (en) * 1991-02-27 1992-04-28 Sun Microsystems, Inc. Method and apparatus for the design and optimization of a balanced tree for clock distribution in computer integrated circuits
US5264746A (en) * 1991-05-16 1993-11-23 Nec Corporation Logic circuit board with a clock observation circuit
JP3026387B2 (ja) * 1991-08-23 2000-03-27 沖電気工業株式会社 半導体集積回路
US5428764A (en) * 1992-04-24 1995-06-27 Digital Equipment Corporation System for radial clock distribution and skew regulation for synchronous clocking of components of a computing system
US5296748A (en) * 1992-06-24 1994-03-22 Network Systems Corporation Clock distribution system
JP3048471B2 (ja) * 1992-09-08 2000-06-05 沖電気工業株式会社 クロック供給回路及びクロックスキュー調整方法
US5355035A (en) * 1993-01-08 1994-10-11 Vora Madhukar B High speed BICMOS switches and multiplexers
US6002268A (en) * 1993-01-08 1999-12-14 Dynachip Corporation FPGA with conductors segmented by active repeaters
JPH06244282A (ja) * 1993-02-15 1994-09-02 Nec Corp 半導体集積回路装置
JP3318084B2 (ja) * 1993-05-07 2002-08-26 三菱電機株式会社 信号供給回路
US5467033A (en) * 1993-07-02 1995-11-14 Tandem Computers Incorporated Chip clock skew control method and apparatus
US5448208A (en) * 1993-07-15 1995-09-05 Nec Corporation Semiconductor integrated circuit having an equal propagation delay
JP3112784B2 (ja) * 1993-09-24 2000-11-27 日本電気株式会社 クロック信号分配回路
JP2540762B2 (ja) * 1993-11-10 1996-10-09 日本電気株式会社 クロック信号供給方法
US5691662A (en) * 1994-04-07 1997-11-25 Hitachi Microsystems, Inc. Method for minimizing clock skew in integrated circuits and printed circuits
US5570045A (en) * 1995-06-07 1996-10-29 Lsi Logic Corporation Hierarchical clock distribution system and method
US5831459A (en) * 1995-11-13 1998-11-03 International Business Machines Corporation Method and system for adjusting a clock signal within electronic circuitry
US6157237A (en) * 1996-05-01 2000-12-05 Sun Microsystems, Inc. Reduced skew control block clock distribution network
US6137316A (en) * 1998-06-09 2000-10-24 Siemens Aktiengesellschaft Integrated circuit with improved off chip drivers
US6573757B1 (en) 2000-09-11 2003-06-03 Cypress Semiconductor Corp. Signal line matching technique for ICS/PCBS
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US7023257B1 (en) * 2000-10-26 2006-04-04 Cypress Semiconductor Corp. Architecture for synchronizing and resetting clock signals supplied to multiple programmable analog blocks
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US7844437B1 (en) * 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US8286125B2 (en) 2004-08-13 2012-10-09 Cypress Semiconductor Corporation Model for a hardware device-independent method of defining embedded firmware for programmable systems
US8069436B2 (en) 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7336115B2 (en) * 2005-02-09 2008-02-26 International Business Machines Corporation Redundancy in signal distribution trees
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US8089461B2 (en) 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
US20070074412A1 (en) * 2005-09-30 2007-04-05 Roert Kahute Adjustable, Mobile, Vertical Practice Target Support Platform
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
US7479819B2 (en) * 2006-12-14 2009-01-20 International Business Machines Corporation Clock distribution network, structure, and method for providing balanced loading in integrated circuit clock trees
US20080229265A1 (en) * 2006-12-14 2008-09-18 International Business Machines Corporation Design Structure for a Clock Distribution Network, Structure, and Method for Providing Balanced Loading in Integrated Circuit Clock Trees
US20080229266A1 (en) * 2006-12-14 2008-09-18 International Business Machines Corporation Design Structure for a Clock Distribution Network, Structure, and Method for Providing Balanced Loading in Integrated Circuit Clock Trees
US7511548B2 (en) * 2006-12-14 2009-03-31 International Business Machines Corporation Clock distribution network, structure, and method for providing balanced loading in integrated circuit clock trees
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US7737724B2 (en) 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8516025B2 (en) * 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US10234891B2 (en) 2016-03-16 2019-03-19 Ricoh Company, Ltd. Semiconductor integrated circuit, and method for supplying clock signals in semiconductor integrated circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5580136A (en) * 1978-12-14 1980-06-17 Fujitsu Ltd Clock signal distribution system

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59212027A (ja) * 1983-05-18 1984-11-30 Toshiba Corp 半導体集積回路の出力回路
JPS6030152A (ja) * 1983-07-28 1985-02-15 Toshiba Corp 集積回路
US4700088A (en) * 1983-08-05 1987-10-13 Texas Instruments Incorporated Dummy load controlled multilevel logic single clock logic circuit
JP2564787B2 (ja) * 1983-12-23 1996-12-18 富士通株式会社 ゲートアレー大規模集積回路装置及びその製造方法
JPH0656876B2 (ja) * 1984-12-28 1994-07-27 富士通株式会社 半導体装置
US4742254A (en) * 1985-10-07 1988-05-03 Nippon Gakki Seizo Kabushiki Kaisha CMOS integrated circuit for signal delay
US4682055A (en) * 1986-03-17 1987-07-21 Rca Corporation CFET inverter having equal output signal rise and fall times by adjustment of the pull-up and pull-down transconductances
US4761567A (en) * 1987-05-20 1988-08-02 Advanced Micro Devices, Inc. Clock scheme for VLSI systems

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5580136A (en) * 1978-12-14 1980-06-17 Fujitsu Ltd Clock signal distribution system

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02134919A (ja) * 1988-11-16 1990-05-23 Hitachi Ltd クロック分配回路の製造方法
JPH02205908A (ja) * 1989-02-03 1990-08-15 Nec Corp データ処理装置
JPH04253211A (ja) * 1991-01-29 1992-09-09 Fujitsu Ltd クロックデューティ補正回路
JPH05233092A (ja) * 1992-02-18 1993-09-10 Nec Ic Microcomput Syst Ltd クロック信号分配方法および分配回路
JPH07121261A (ja) * 1993-10-21 1995-05-12 Nec Corp クロック分配回路
JP2015056891A (ja) * 2013-09-12 2015-03-23 富士通セミコンダクター株式会社 集積回路及びそのような集積回路を有するｉｃチップ

Also Published As

Publication number Publication date
JPH083773B2 (ja) 1996-01-17
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CN88100886A (zh) 1988-09-07

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