JPH0656876B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0656876B2 JPH0656876B2 JP59274560A JP27456084A JPH0656876B2 JP H0656876 B2 JPH0656876 B2 JP H0656876B2 JP 59274560 A JP59274560 A JP 59274560A JP 27456084 A JP27456084 A JP 27456084A JP H0656876 B2 JPH0656876 B2 JP H0656876B2
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- 239000000872 buffer Substances 0.000 claims description 8
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000003111 delayed effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
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-
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、特に、ECL集積回路装置の入力部
の改良に関する。
の改良に関する。
集積度の進んだECL集積回路装置においては、そのチッ
プ面積も大きくなる傾向にある。従って、入力信号を入
力するための複数のパッドと入力信号を受信する複数の
入力部との配線長の長いものが増え、全体として長くな
る傾向にある。ここで、入力信号をアドレス信号と仮定
すると、第２図に示すごとく、パッドＰとアドレス入力
部としてエミッタホロワＱ１との距離ｄが大きいものが
できる。この結果、この配線では、長い配線の寄生容量Ｃ
ｐのためにアドレス信号の入力容量が大きく、従って、
アクセスタイムは長くなる。このため、従来、第３図に
示すごとく、パッドＰに近接してエミッタホロワＱ１を
接続してアドレス信号に対する入力容量を低減させてい
た。つまり、この場合、パッドＰから先の入力容量は１
／β（β：エミッタホロワＱ１の電流増幅率）まで低減
される。なお、第２図，第３図において、Ｄ１はダイオ
ードであって、その段数は必要に応じて適宜増減され
る。Ｉ１，Ｉ２は定電流源である。
プ面積も大きくなる傾向にある。従って、入力信号を入
力するための複数のパッドと入力信号を受信する複数の
入力部との配線長の長いものが増え、全体として長くな
る傾向にある。ここで、入力信号をアドレス信号と仮定
すると、第２図に示すごとく、パッドＰとアドレス入力
部としてエミッタホロワＱ１との距離ｄが大きいものが
できる。この結果、この配線では、長い配線の寄生容量Ｃ
ｐのためにアドレス信号の入力容量が大きく、従って、
アクセスタイムは長くなる。このため、従来、第３図に
示すごとく、パッドＰに近接してエミッタホロワＱ１を
接続してアドレス信号に対する入力容量を低減させてい
た。つまり、この場合、パッドＰから先の入力容量は１
／β（β：エミッタホロワＱ１の電流増幅率）まで低減
される。なお、第２図，第３図において、Ｄ１はダイオ
ードであって、その段数は必要に応じて適宜増減され
る。Ｉ１，Ｉ２は定電流源である。
しかしながら、第３図において、エミッタホロワＱ１の
エミッタ電流すなわちＩ２を大きく設定すると、長い信
号配線では大きな配線抵抗のために電圧降下が大きく、
この結果、信号レベルが大幅に低下して後段の回路（こ
の場合、アドレスバッファ）が正常に動作しなくなると
いう問題点があった。逆に、エミッタホロワＱ１のエミ
ッタ電流Ｉ２を小さく設定すると、第４図に示すごと
く、寄生容量Ｃｐのために信号レベルの立下りが遅くな
り、従って、アクセスタイムが遅くなるという問題点が
あった。
エミッタ電流すなわちＩ２を大きく設定すると、長い信
号配線では大きな配線抵抗のために電圧降下が大きく、
この結果、信号レベルが大幅に低下して後段の回路（こ
の場合、アドレスバッファ）が正常に動作しなくなると
いう問題点があった。逆に、エミッタホロワＱ１のエミ
ッタ電流Ｉ２を小さく設定すると、第４図に示すごと
く、寄生容量Ｃｐのために信号レベルの立下りが遅くな
り、従って、アクセスタイムが遅くなるという問題点が
あった。
本発明の目的は、上述の問題点に鑑み、長い配線におい
て寄生容量Ｃpによる信号レベルの低下を最小限にし且
つアクセスタイムの遅延も最小限にすることにあり、そ
の手段は、エミッタホロワに近接して定電流源を接続
し、且つこの定電流源の電流値を配線長ｄすなわち寄生
容量Ｃpに応じて変化させることである。
て寄生容量Ｃpによる信号レベルの低下を最小限にし且
つアクセスタイムの遅延も最小限にすることにあり、そ
の手段は、エミッタホロワに近接して定電流源を接続
し、且つこの定電流源の電流値を配線長ｄすなわち寄生
容量Ｃpに応じて変化させることである。
上述の手段によれば、配線に流れる電流は著しく低減さ
れるので、配線抵抗による電圧降下を小さくなり、つま
り、信号レベルの低下が小さくなる。また、寄生容量に
応じて定電流源の電流値を変化させているので、言い換
えると、寄生容量が大きくなったときには定電流源の電
流値を大きくしているので、信号レベルの立下りの遅れ
は小さくなる。
れるので、配線抵抗による電圧降下を小さくなり、つま
り、信号レベルの低下が小さくなる。また、寄生容量に
応じて定電流源の電流値を変化させているので、言い換
えると、寄生容量が大きくなったときには定電流源の電
流値を大きくしているので、信号レベルの立下りの遅れ
は小さくなる。
第１図は本発明に係る半導体装置の一実施例を示す回路
図である。第１図において、パッドＰに近接してエミッ
タホロワＱ１を接続させてあると共に、エミッタホロワ
Ｑ１に近接して定電流源Ｉ３を接続させてある。しか
も、この定電流源Ｉ３の値は配線長ｄつまり寄生容量Ｃ
pに応じて設定され、従って、エミッタホロワＱ１の能
力は配線長ｄに応じて変化するようにされている。たと
えば、配線長ｄが大きくなれば、定電流源Ｉ３の値は大
きく設定され、逆に、配線長ｄが小さくなれば、定電流
源Ｉ３の値は小さく設定される。
図である。第１図において、パッドＰに近接してエミッ
タホロワＱ１を接続させてあると共に、エミッタホロワ
Ｑ１に近接して定電流源Ｉ３を接続させてある。しか
も、この定電流源Ｉ３の値は配線長ｄつまり寄生容量Ｃ
pに応じて設定され、従って、エミッタホロワＱ１の能
力は配線長ｄに応じて変化するようにされている。たと
えば、配線長ｄが大きくなれば、定電流源Ｉ３の値は大
きく設定され、逆に、配線長ｄが小さくなれば、定電流
源Ｉ３の値は小さく設定される。
定電流源Ｉ３は、第５図(A)に示すごとく、一定電圧Ｖ
RBがベースに印加されたトランジスタＱIと複数の抵抗
Ｒによって構成される。つまり、ここでは、定電流源Ｉ
３の値は接続される抵抗Ｒの数で設定される。たとえ
ば、第５図(B)に示すごとく、抵抗Ｒのコンタクトの数
個を設定することにより実質的に抵抗Ｒの数が設定でき
る。また、第５図(C)に示すごとく、トランジスタＱＩ
と抵抗Ｒとの接続配線パターンを変更しても抵抗Ｒの数
が設定できる。
RBがベースに印加されたトランジスタＱIと複数の抵抗
Ｒによって構成される。つまり、ここでは、定電流源Ｉ
３の値は接続される抵抗Ｒの数で設定される。たとえ
ば、第５図(B)に示すごとく、抵抗Ｒのコンタクトの数
個を設定することにより実質的に抵抗Ｒの数が設定でき
る。また、第５図(C)に示すごとく、トランジスタＱＩ
と抵抗Ｒとの接続配線パターンを変更しても抵抗Ｒの数
が設定できる。
また、第１図の実施例において、配線長ｄに応じて定電
流源Ｉ３の値を変更しているが、この場合、エミッタホ
ロワＱ１のベースエミッタ間電圧に微妙に影響する。つ
まり、アドレス信号のハイ，ローレベルが微妙に変化
し、従って、アドレスバッファでの比較基準電位との相
対的電位差が微妙に変化する。
流源Ｉ３の値を変更しているが、この場合、エミッタホ
ロワＱ１のベースエミッタ間電圧に微妙に影響する。つ
まり、アドレス信号のハイ，ローレベルが微妙に変化
し、従って、アドレスバッファでの比較基準電位との相
対的電位差が微妙に変化する。
第６図は本発明に係る半導体装置の他の実施例を示す回
路図であって、上述のアドレス信号レベルと比較基準電
位との相対的電位差の微妙な変化を補償するものであ
る。第６図では、アドレスバッファBUFを詳細に図示し
てあり、このアドレスバッファBUFは、トランジスタＱ
２，Ｑ３および定電流源Ｉ４からなるカレントスイッチ
を備えており、一方のトランジスタＱ２のベースにはア
ドレス信号レベルが印加され、他方のトランジスタＱ３
のベースには基準電位が印加される。基準電位側の回路
は、アドレス信号入力側の回路と同一構成であって、比
較基準電圧ＶR φがベースに印加されたエミッタホロワ
Ｑ1′、ダイオードＤ1′、および定電流源Ｉ3′よりな
る。ここで、重要なことは、比較基準側定電流源Ｉ3′
の設定電流値とアドレス信号入力側定電流源Ｉ３の設定
電流値とが等しいということである。これにより、エミ
ッタホロワＱ１のベースエミッタ間電圧の変動とエミッ
タホロワＱ1′のベースエミッタ間電圧の変動とが同一
となり、この結果、トランジスタＱ２のベース電位とト
ランジスタＱ３のベース電位との比較動作の変動は解消
されることになる。
路図であって、上述のアドレス信号レベルと比較基準電
位との相対的電位差の微妙な変化を補償するものであ
る。第６図では、アドレスバッファBUFを詳細に図示し
てあり、このアドレスバッファBUFは、トランジスタＱ
２，Ｑ３および定電流源Ｉ４からなるカレントスイッチ
を備えており、一方のトランジスタＱ２のベースにはア
ドレス信号レベルが印加され、他方のトランジスタＱ３
のベースには基準電位が印加される。基準電位側の回路
は、アドレス信号入力側の回路と同一構成であって、比
較基準電圧ＶR φがベースに印加されたエミッタホロワ
Ｑ1′、ダイオードＤ1′、および定電流源Ｉ3′よりな
る。ここで、重要なことは、比較基準側定電流源Ｉ3′
の設定電流値とアドレス信号入力側定電流源Ｉ３の設定
電流値とが等しいということである。これにより、エミ
ッタホロワＱ１のベースエミッタ間電圧の変動とエミッ
タホロワＱ1′のベースエミッタ間電圧の変動とが同一
となり、この結果、トランジスタＱ２のベース電位とト
ランジスタＱ３のベース電位との比較動作の変動は解消
されることになる。
なお、上述の実施例では、入力信号としてアドレス信号
を用いたが、本発明は、アドレス信号以外の信号たとえ
ば種々の制御信号（外部クロック信号）にも適用し得
る。
を用いたが、本発明は、アドレス信号以外の信号たとえ
ば種々の制御信号（外部クロック信号）にも適用し得
る。
以上説明したように本発明によれば、長い配線による信
号レベルの低下を防止できると共に、アクセスタイムの
低下も防止できる。
号レベルの低下を防止できると共に、アクセスタイムの
低下も防止できる。
第１図は本発明に係る半導体装置の一実施例を示す回路
図、第２図、第３図は従来の半導体装置を示す回路図、
第４図は第３図の回路動作を示すタイミング図、第５図
(A)は第１図の定電流源Ｉ３の回路図、第５図(B)および
(C)は第５図(A)の平面図、第６図は本発明に係る半導体
装置の他の実施例を示す回路図である。 Ｐ……パッド、Ｑ１，Ｑ1′……エミッタホロワ、
Ｉ３，Ｉ3′……定電流源、BUF……入力信号バッファ、
ｄ……配線長、Ｃｄ……寄生容量。
図、第２図、第３図は従来の半導体装置を示す回路図、
第４図は第３図の回路動作を示すタイミング図、第５図
(A)は第１図の定電流源Ｉ３の回路図、第５図(B)および
(C)は第５図(A)の平面図、第６図は本発明に係る半導体
装置の他の実施例を示す回路図である。 Ｐ……パッド、Ｑ１，Ｑ1′……エミッタホロワ、
Ｉ３，Ｉ3′……定電流源、BUF……入力信号バッファ、
ｄ……配線長、Ｃｄ……寄生容量。
Claims (2)
- 【請求項１】複数の入力信号パッド、該各複数の入力信
号パッドに近接して入力が接続された複数のエミッタホ
ロワ、および該各複数のエミッタホロワの出力に接続さ
れた複数の入力信号バッファを具備する半導体装置にお
いて、前記各複数のエミッタホロワに近接して該各複数
のエミッタホロワの出力に定電流源を接続し、該定電流
源の電流値を前記エミッタホロワと前記入力信号バッフ
ァとの配線長に応じて設定したことを特徴とする半導体
装置。 - 【請求項２】前記入力信号バッファの比較基準電位を、
前記入力エミッタホロワに通ずる定電流に応じて調整
し、入力間で入力閾値電圧が一定となるよう設定したこ
とを特徴とする、特許請求の範囲第１項に記載の半導体
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59274560A JPH0656876B2 (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
| KR1019850009857A KR900006317B1 (ko) | 1984-12-28 | 1985-12-27 | 신호입력부를 갖는 반도체장치 |
| US06/813,941 US4675555A (en) | 1984-12-28 | 1985-12-27 | IC input buffer emitter follower with current source value dependent upon connection length for equalizing signal delay |
| DE8585402646T DE3573196D1 (en) | 1984-12-28 | 1985-12-27 | Semiconductor device having improved signal input portion |
| EP85402646A EP0192907B1 (en) | 1984-12-28 | 1985-12-27 | Semiconductor device having improved signal input portion |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59274560A JPH0656876B2 (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61156762A JPS61156762A (ja) | 1986-07-16 |
| JPH0656876B2 true JPH0656876B2 (ja) | 1994-07-27 |
Family
ID=17543427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59274560A Expired - Lifetime JPH0656876B2 (ja) | 1984-12-28 | 1984-12-28 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4675555A (ja) |
| EP (1) | EP0192907B1 (ja) |
| JP (1) | JPH0656876B2 (ja) |
| KR (1) | KR900006317B1 (ja) |
| DE (1) | DE3573196D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH083773B2 (ja) * | 1987-02-23 | 1996-01-17 | 株式会社日立製作所 | 大規模半導体論理回路 |
| FR2635620B1 (fr) * | 1988-08-19 | 1991-08-02 | Radiotechnique Compelec | Circuit d'entree a commutation acceleree |
| TW232091B (ja) * | 1992-12-17 | 1994-10-11 | American Telephone & Telegraph | |
| JP2586785B2 (ja) * | 1993-02-01 | 1997-03-05 | 日本電気株式会社 | 信号レベル変換回路 |
| US5376830A (en) * | 1993-09-17 | 1994-12-27 | International Business Machines Corporation | High frequency slope compensation circuit for current programmed converter |
| US5521809A (en) * | 1993-09-17 | 1996-05-28 | International Business Machines Corporation | Current share circuit for DC to DC converters |
| US5563540A (en) * | 1993-09-17 | 1996-10-08 | International Business Machines Corporation | Electronic switch having programmable means to reduce noise coupling |
| US6300802B1 (en) | 1999-02-19 | 2001-10-09 | Applied Micro Circuits Corporation | Output buffer with programmable voltage swing |
| US6198309B1 (en) | 1999-03-31 | 2001-03-06 | Applied Micro Circuits Corporation | Emitter follower output with programmable current |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3573489A (en) * | 1969-05-29 | 1971-04-06 | Gen Electric | High speed current-mode logic gate |
| US3860836A (en) * | 1972-12-01 | 1975-01-14 | Honeywell Inc | Stabilization of emitter followers |
| US4278897A (en) * | 1978-12-28 | 1981-07-14 | Fujitsu Limited | Large scale semiconductor integrated circuit device |
| JPS566535A (en) * | 1979-06-28 | 1981-01-23 | Nec Corp | Integrated circuit |
| US4347446A (en) * | 1979-12-10 | 1982-08-31 | Amdahl Corporation | Emitter coupled logic circuit with active pull-down |
| JPS56156026A (en) * | 1980-05-02 | 1981-12-02 | Hitachi Ltd | Composite logical circuit |
| IT1157089B (it) * | 1982-11-24 | 1987-02-11 | Cselt Centro Studi Lab Telecom | Circuito a bassa dissipazione per il pilotaggio di linee di trasmissione di segnali numerici ad alta velocita |
-
1984
- 1984-12-28 JP JP59274560A patent/JPH0656876B2/ja not_active Expired - Lifetime
-
1985
- 1985-12-27 EP EP85402646A patent/EP0192907B1/en not_active Expired
- 1985-12-27 US US06/813,941 patent/US4675555A/en not_active Expired - Lifetime
- 1985-12-27 DE DE8585402646T patent/DE3573196D1/de not_active Expired
- 1985-12-27 KR KR1019850009857A patent/KR900006317B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0192907A1 (en) | 1986-09-03 |
| EP0192907B1 (en) | 1989-09-20 |
| US4675555A (en) | 1987-06-23 |
| KR860005442A (ko) | 1986-07-23 |
| DE3573196D1 (en) | 1989-10-26 |
| JPS61156762A (ja) | 1986-07-16 |
| KR900006317B1 (ko) | 1990-08-28 |
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