JP2564570B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP2564570B2 JP2564570B2 JP62255838A JP25583887A JP2564570B2 JP 2564570 B2 JP2564570 B2 JP 2564570B2 JP 62255838 A JP62255838 A JP 62255838A JP 25583887 A JP25583887 A JP 25583887A JP 2564570 B2 JP2564570 B2 JP 2564570B2
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- Japan
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- address
- change detection
- circuit
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- address change
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリに関し、特にアドレス変化検
知回路を有する半導体メモリに関する。
知回路を有する半導体メモリに関する。
従来の半導体メモリのアドレスバッファ回路及びアド
レス変化検知回路について第５図（Ａ），（Ｂ），第６
図を参照して説明する。１はアドレスバッファ回路、２
はアドレス変化検知回路、３は内部動作制御信号OS発生
回路である。アドレスバッファ回路１はアドレス入力信
号ADDiを入力として、内部アドレス信号Ai,▲▼を
出力する。又、アドレスバッファ回路１内のADDiの同相
信号Ｂはアドレス変化検知回路２にも入力される。アド
レス変化検知回路２はADDiの同相信号Ｂを入力とし、ア
ドレス変化検知信号ATDを出力する。アドレス変化検知
回路２ではアドレスが変化すると、その変化をうけて上
向きのワンショット信号OSAiが発生し、OSAiをゲート入
力とし、ソースを接地、ドレインをATDに接続したＮチ
ャンネルMOSトランジスタNiがON−OFFする。ATDは、各
アドレスのアドレス変化検知回路２のOSAiをゲート入力
とするＮチャネルMOSトランジスタNiのドレインに接続
され、さらにOS発生回路３に入力されゲートを接地、ソ
ースをVCCに接続したＰチャンネルMOSトランジスタＰの
ドレインに接続されている。すくなくとも１つのアドレ
スが変化すると、その変化をうけてアドレス検知回路２
が動作し、下向きのワンショット信号ATDが発生し、OS
発生回路３をへて内部動作制御信号OSが発生する。又、
半導体チップ上に形成したアドレスバッファ回路１及び
アドレス変化検知回路２は第６図に示す様に１つの回路
ブロック４として構成され、アドレス入力信号の入力パ
ッド位置等により配置されている。
レス変化検知回路について第５図（Ａ），（Ｂ），第６
図を参照して説明する。１はアドレスバッファ回路、２
はアドレス変化検知回路、３は内部動作制御信号OS発生
回路である。アドレスバッファ回路１はアドレス入力信
号ADDiを入力として、内部アドレス信号Ai,▲▼を
出力する。又、アドレスバッファ回路１内のADDiの同相
信号Ｂはアドレス変化検知回路２にも入力される。アド
レス変化検知回路２はADDiの同相信号Ｂを入力とし、ア
ドレス変化検知信号ATDを出力する。アドレス変化検知
回路２ではアドレスが変化すると、その変化をうけて上
向きのワンショット信号OSAiが発生し、OSAiをゲート入
力とし、ソースを接地、ドレインをATDに接続したＮチ
ャンネルMOSトランジスタNiがON−OFFする。ATDは、各
アドレスのアドレス変化検知回路２のOSAiをゲート入力
とするＮチャネルMOSトランジスタNiのドレインに接続
され、さらにOS発生回路３に入力されゲートを接地、ソ
ースをVCCに接続したＰチャンネルMOSトランジスタＰの
ドレインに接続されている。すくなくとも１つのアドレ
スが変化すると、その変化をうけてアドレス検知回路２
が動作し、下向きのワンショット信号ATDが発生し、OS
発生回路３をへて内部動作制御信号OSが発生する。又、
半導体チップ上に形成したアドレスバッファ回路１及び
アドレス変化検知回路２は第６図に示す様に１つの回路
ブロック４として構成され、アドレス入力信号の入力パ
ッド位置等により配置されている。
上述した従来例は、アドレスバッファ回路とアドレス
変化検知回路４を半導体チップ上の１つの回路ブロック
として構成し、アドレス入力信号の入力パッド位置等に
よって配置していたため、各アドレスのアドレス変化検
知回路に接続されるアドレス変化検知信号ATDの配線が
長くのび、ATD配線は配線抵抗及び容量が大きい。この
ためアドレス変化検知信号ATDの波形のなまり、アドレ
ス変化からの応答の遅れが生じる。アドレス変化検知信
号から内部動作制御信号を生成し内部の動作を制御して
いるため、動作の不具合、アクセスの遅れが生じるとい
う欠点があった。
変化検知回路４を半導体チップ上の１つの回路ブロック
として構成し、アドレス入力信号の入力パッド位置等に
よって配置していたため、各アドレスのアドレス変化検
知回路に接続されるアドレス変化検知信号ATDの配線が
長くのび、ATD配線は配線抵抗及び容量が大きい。この
ためアドレス変化検知信号ATDの波形のなまり、アドレ
ス変化からの応答の遅れが生じる。アドレス変化検知信
号から内部動作制御信号を生成し内部の動作を制御して
いるため、動作の不具合、アクセスの遅れが生じるとい
う欠点があった。
上述した従来の半導体メモリに対し本発明はアドレス
バッファ回路とアドレス変化検知回路とを半導体チップ
上の独立した回路ブロックとして形成することにより、
各アドレスのアドレス変化検知回路をOS発生回路の近辺
に配置でき、アドレス変化検知信号の配線長をより短か
くし配線抵抗容量を小さくできる。それにより動作不具
合、アクセス遅れを防止することができるという独創的
内容を有する。
バッファ回路とアドレス変化検知回路とを半導体チップ
上の独立した回路ブロックとして形成することにより、
各アドレスのアドレス変化検知回路をOS発生回路の近辺
に配置でき、アドレス変化検知信号の配線長をより短か
くし配線抵抗容量を小さくできる。それにより動作不具
合、アクセス遅れを防止することができるという独創的
内容を有する。
本発明の半導体メモリは、複数のアドレス信号入力パ
ッドと、前記複数のアドレス信号入力パッドに各々対応
して設けられ対応するアドレス信号に対する内部アドレ
ス信号を発生する複数のアドレスバッファと、前記複数
の入力パッドに各々対応して設けられ対応するアドレス
信号の変化を検出してワンショット信号を出力する複数
のアドレス変化検知回路と、これらアドレス変化検知回
路からの前記ワンショット信号を受けて内部回路制御信
号を発生する内部動作制御信号発生回路とを有する半導
体メモリにおいて、前記複数のアドレス変化検知回路の
各々を前記複数のアドレスバッファの各々から離間させ
て前記内部動作制御信号発生回路の近傍に一括して配置
し、これによって前記複数のアドレス変化検知回路を各
々の出力と前記内部動作制御信号発生回路との間の配線
長を短くしたことを特徴とする。
ッドと、前記複数のアドレス信号入力パッドに各々対応
して設けられ対応するアドレス信号に対する内部アドレ
ス信号を発生する複数のアドレスバッファと、前記複数
の入力パッドに各々対応して設けられ対応するアドレス
信号の変化を検出してワンショット信号を出力する複数
のアドレス変化検知回路と、これらアドレス変化検知回
路からの前記ワンショット信号を受けて内部回路制御信
号を発生する内部動作制御信号発生回路とを有する半導
体メモリにおいて、前記複数のアドレス変化検知回路の
各々を前記複数のアドレスバッファの各々から離間させ
て前記内部動作制御信号発生回路の近傍に一括して配置
し、これによって前記複数のアドレス変化検知回路を各
々の出力と前記内部動作制御信号発生回路との間の配線
長を短くしたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図（Ａ），（Ｂ）は本発明の一実施例を示すブロ
ック図、第２図はマスクパター配置図である。電子回路
としては従来例と同一の構成要素であるアドレスバッフ
ァ回路１、アドレス変化検知回路２、およびOS発生回路
３を、第２図に示すように、半導体チップ上の各々独立
の回路ブロックとして形成し、各アドレス入力に対応す
るアドレス変化検知回路２の各々をOS発生回路３の近傍
に配置する。これによりアドレス変化検知信号ATDの配
線長を大幅に短縮できるので、信号ATDの波形のなまり
や応答の遅れを防止することができる。その他の動作に
ついては、従来の技術と同一であるので省略する。
ック図、第２図はマスクパター配置図である。電子回路
としては従来例と同一の構成要素であるアドレスバッフ
ァ回路１、アドレス変化検知回路２、およびOS発生回路
３を、第２図に示すように、半導体チップ上の各々独立
の回路ブロックとして形成し、各アドレス入力に対応す
るアドレス変化検知回路２の各々をOS発生回路３の近傍
に配置する。これによりアドレス変化検知信号ATDの配
線長を大幅に短縮できるので、信号ATDの波形のなまり
や応答の遅れを防止することができる。その他の動作に
ついては、従来の技術と同一であるので省略する。
第２の実施例を第３図（Ａ），（Ｂ），第４図を参照
して説明する。従来例において、本実施例の前述の第１
の実施例に対する相違点は、第１の実施例では半導体チ
ップ上において各アドレスの入力パッドでアドレスバッ
ファ回路１とアドレス変化検知回路２とを各々独立の回
路ブロックとして分割していたが、本実施例ではアドレ
ス入力信号ADDiの同相信号Ｂの出力で分割したことであ
る。アドレス変化検知信号ATDの配線長は第１の実施例
と同様に大幅に短縮され同様の効果が得られる。
して説明する。従来例において、本実施例の前述の第１
の実施例に対する相違点は、第１の実施例では半導体チ
ップ上において各アドレスの入力パッドでアドレスバッ
ファ回路１とアドレス変化検知回路２とを各々独立の回
路ブロックとして分割していたが、本実施例ではアドレ
ス入力信号ADDiの同相信号Ｂの出力で分割したことであ
る。アドレス変化検知信号ATDの配線長は第１の実施例
と同様に大幅に短縮され同様の効果が得られる。
なお、本発明によりアドレス入力信号パッドから、ア
ドレスバッファ回路とアドレス変化検出回路との配線の
総和は増加する。しかしながらこの配線増加は以下に説
明するように実質的にほとんど影響がない。すなわち、
通常の半導体集積回路は、入出力ピンに印加される可能
性のある静電気対策として、入力保護素子を挿入するの
が一般的であるため、本発明で配線増加する配線部分の
総容量は保護素子容量を含め４〜8pFとなる。本発明の
構成とすることで増加する配線容量は約0.5pF程度であ
り、容量の増加の割合は低く、問題とならない。
ドレスバッファ回路とアドレス変化検出回路との配線の
総和は増加する。しかしながらこの配線増加は以下に説
明するように実質的にほとんど影響がない。すなわち、
通常の半導体集積回路は、入出力ピンに印加される可能
性のある静電気対策として、入力保護素子を挿入するの
が一般的であるため、本発明で配線増加する配線部分の
総容量は保護素子容量を含め４〜8pFとなる。本発明の
構成とすることで増加する配線容量は約0.5pF程度であ
り、容量の増加の割合は低く、問題とならない。
一方、内部の配線容量は、配線長に直接比例して増大
する。従って、内部配線、たとえばATD信号線の配線長
を減少させたことにより、ATD信号の応答速度が非常に
速くなる。この応答速度の改善量は、上記配線増加によ
る容量の影響に比べてはるかに大きい。
する。従って、内部配線、たとえばATD信号線の配線長
を減少させたことにより、ATD信号の応答速度が非常に
速くなる。この応答速度の改善量は、上記配線増加によ
る容量の影響に比べてはるかに大きい。
以上説明したように本発明は、アドレスバッファ回路
とアドレス変化検知回路を半導体チップ上の独立した回
路ブロックとして構成し、アドレス変化検知回路をOS発
生回路の近傍に配置することによりアドレス変化検知信
号の配線長が短かくなり、配線抵抗及び容量が従来に比
べ小さくなる。これによりアドレス変化検知信号の波形
のなまり、アドレス変化からの応答の遅れも小さくなり
動作の不具合，アクセス遅れを防止できる効果がある。
とアドレス変化検知回路を半導体チップ上の独立した回
路ブロックとして構成し、アドレス変化検知回路をOS発
生回路の近傍に配置することによりアドレス変化検知信
号の配線長が短かくなり、配線抵抗及び容量が従来に比
べ小さくなる。これによりアドレス変化検知信号の波形
のなまり、アドレス変化からの応答の遅れも小さくなり
動作の不具合，アクセス遅れを防止できる効果がある。
【図面の簡単な説明】 第１図（Ａ），（Ｂ），第２図は本発明の第１の実施例
を示す回路図およびマスク上の配置図、第３図（Ａ），
（Ｂ），第４図は本発明の第２の実施例を示す回路図お
よびマスク上の配置図、第５図（Ａ），（Ｂ），第６図
は従来例を示す図である。 １はアドレスバッファ回路、２はアドレス変化検知回
路、３はOS発生回路、４は回路ブロック、ADDiはアドレ
ス入力信号、ATDはアドレス変化検知信号、OSは内部動
作制御信号である。
を示す回路図およびマスク上の配置図、第３図（Ａ），
（Ｂ），第４図は本発明の第２の実施例を示す回路図お
よびマスク上の配置図、第５図（Ａ），（Ｂ），第６図
は従来例を示す図である。 １はアドレスバッファ回路、２はアドレス変化検知回
路、３はOS発生回路、４は回路ブロック、ADDiはアドレ
ス入力信号、ATDはアドレス変化検知信号、OSは内部動
作制御信号である。
Claims (1)
- 【請求項１】複数のアドレス信号入力パッドと、前記複
数のアドレス信号入力パッドに各々対応して設けられ対
応するアドレス信号に対する内部アドレス信号を発生す
る複数のアドレスバッファと、前記複数の入力パッドに
各々対応して設けられ対応するアドレス信号の変化を検
出してワンショット信号を出力する複数のアドレス変化
検知回路と、これらアドレス変化検知回路からの前記ワ
ンショット信号を受けて内部回路制御信号を発生する内
部動作制御信号発生回路とを有する半導体メモリにおい
て、前記複数のアドレス変化検知回路の各々を前記複数
のアドレスバッファの各々から離間させて前記内部動作
制御信号発生回路の近傍に一括して配置し、これによっ
て前記複数のアドレス変化検知回路の各々の出力と前記
内部動作制御信号発生回路との間の配線長を短くしたこ
とを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255838A JP2564570B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255838A JP2564570B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198185A JPH0198185A (ja) | 1989-04-17 |
| JP2564570B2 true JP2564570B2 (ja) | 1996-12-18 |
Family
ID=17284297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255838A Expired - Fee Related JP2564570B2 (ja) | 1987-10-09 | 1987-10-09 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564570B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4739198A (en) * | 1985-03-11 | 1988-04-19 | Nec Corporation | Signal output circuit of a push-pull type |
-
1987
- 1987-10-09 JP JP62255838A patent/JP2564570B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0198185A (ja) | 1989-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |