JPH0575038A - 半導体ｍｏｓ集積回路 - Google Patents
半導体ｍｏｓ集積回路Info
- Publication number
- JPH0575038A JPH0575038A JP3231823A JP23182391A JPH0575038A JP H0575038 A JPH0575038 A JP H0575038A JP 3231823 A JP3231823 A JP 3231823A JP 23182391 A JP23182391 A JP 23182391A JP H0575038 A JPH0575038 A JP H0575038A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- integrated circuit
- input
- terminal
- semiconductor mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Abstract
(57)【要約】
【目的】半導体ＭＯＳ集積回路がＴＴＬとインターフェ
ース時の電源ノイズに起因する誤動作をなくし、しかも
高速動作も可能にする。 【構成】半導体ＭＯＳ集積回路の入力バッファを駆動す
る電源系のみにつながる専用電源端子（4 , 5）を配置
し、集積回路内部電源系ノイズの入力バッファへの回り
込みを避ける。
ース時の電源ノイズに起因する誤動作をなくし、しかも
高速動作も可能にする。 【構成】半導体ＭＯＳ集積回路の入力バッファを駆動す
る電源系のみにつながる専用電源端子（4 , 5）を配置
し、集積回路内部電源系ノイズの入力バッファへの回り
込みを避ける。
Description
【０００１】
【産業上の利用分野】本発明は、入力端子、出力端子、
双方向端子、電源端子のいずれかを有する半導体ＭＯＳ
集積回路に関する。
双方向端子、電源端子のいずれかを有する半導体ＭＯＳ
集積回路に関する。
【０００２】
【従来の技術】従来の入力端子、出力端子、双方向端
子、電源端子のいずれかを有する半導体ＭＯＳ集積回路
では、入力端子、あるいは双方向端子に直接接続された
入力バッファ等の電源系は、集積回路の面積を小さくす
るために内部論理回路と同一の電源系に接続されてい
た。このため高集積、高速化が実現されてきている今日
では電源系のノイズが入力バッファに回り込み、ＴＴＬ
レベルの入力信号が入力端子に加わる場合などにおいて
は、誤動作を引き起こす場合も発生していた。また集積
回路の高速動作により、入力バッファの感度が上がり、
同時にノイズに対する感度も上がっている。このために
集積回路の入力信号を、ＶＤＤからＶＳＳまでスイング
する信号にするか、あるいは入力バッファの感度をさ
げ、集積回路の高速化を犠牲にして対応していた。
子、電源端子のいずれかを有する半導体ＭＯＳ集積回路
では、入力端子、あるいは双方向端子に直接接続された
入力バッファ等の電源系は、集積回路の面積を小さくす
るために内部論理回路と同一の電源系に接続されてい
た。このため高集積、高速化が実現されてきている今日
では電源系のノイズが入力バッファに回り込み、ＴＴＬ
レベルの入力信号が入力端子に加わる場合などにおいて
は、誤動作を引き起こす場合も発生していた。また集積
回路の高速動作により、入力バッファの感度が上がり、
同時にノイズに対する感度も上がっている。このために
集積回路の入力信号を、ＶＤＤからＶＳＳまでスイング
する信号にするか、あるいは入力バッファの感度をさ
げ、集積回路の高速化を犠牲にして対応していた。
【０００３】
【発明が解決しようとする課題】しかしながら、ＴＴＬ
とＭＯＳ集積回路とのインターフェースをしながら高速
動作する必要性は益々高くなってきている。現状では、
入力バッファでの遅れを内部論理回路の高速動作で補っ
て対応しているが、どちらかを犠牲にしたままでは、Ｍ
ＯＳ集積回路を用いてのシステム構築を断念せざるを得
なくなる場合が出て来る。本発明は、半導体ＭＯＳ集積
回路がＴＴＬとインターフェース時の電源ノイズに起因
する誤動作をなくし、しかも高速動作も可能にすること
を目的とする。
とＭＯＳ集積回路とのインターフェースをしながら高速
動作する必要性は益々高くなってきている。現状では、
入力バッファでの遅れを内部論理回路の高速動作で補っ
て対応しているが、どちらかを犠牲にしたままでは、Ｍ
ＯＳ集積回路を用いてのシステム構築を断念せざるを得
なくなる場合が出て来る。本発明は、半導体ＭＯＳ集積
回路がＴＴＬとインターフェース時の電源ノイズに起因
する誤動作をなくし、しかも高速動作も可能にすること
を目的とする。
【０００４】
【課題を解決するための手段】ａ）入力端子、出力端
子、双方向端子、電源端子のいずれかを有する半導体Ｍ
ＯＳ集積回路において、ｂ）前記入力端子、あるいは前
記双方向端子と直接ゲートに接続されたＰチャンネルＭ
ＯＳトランジスタ群の電源のみにつながる専用の電源端
子（ＶＤＤ）とＮチャンネルＭＯＳトランジスタ群の電
源のみにつながる専用の電源端子（ＶＳＳ）を配置した
ことを特徴とする。
子、双方向端子、電源端子のいずれかを有する半導体Ｍ
ＯＳ集積回路において、ｂ）前記入力端子、あるいは前
記双方向端子と直接ゲートに接続されたＰチャンネルＭ
ＯＳトランジスタ群の電源のみにつながる専用の電源端
子（ＶＤＤ）とＮチャンネルＭＯＳトランジスタ群の電
源のみにつながる専用の電源端子（ＶＳＳ）を配置した
ことを特徴とする。
【０００５】
【作用】本発明の上記構成により、集積回路内部の電源
系ノイズが入力バッファに回り込むことがないため、Ｔ
ＴＬレベルの入力信号が入力端子に加わっても誤動作し
ない。また集積回路への高速動作の要求に対しても、他
の電源系ノイズがカットされるため入力バッファの感度
を上げて入力バッファを高速動作させることを可能に
し、結果として集積回路全体の高速動作に寄与する。
系ノイズが入力バッファに回り込むことがないため、Ｔ
ＴＬレベルの入力信号が入力端子に加わっても誤動作し
ない。また集積回路への高速動作の要求に対しても、他
の電源系ノイズがカットされるため入力バッファの感度
を上げて入力バッファを高速動作させることを可能に
し、結果として集積回路全体の高速動作に寄与する。
【０００６】
【実施例】図１に本発明の実施例を示す。本実施例では
集積回路の入力端子（パッド）は1, 2, 3に相当する。
1 に着目すると、ここに入力された信号は、10, 11の静
電気対策用ダイオードを介して入力バッファに到達す
る。ここでは、ＰチャンネルＭＯＳトランジスタ 20 と
ＮチャンネルＭＯＳトランジスタ 21 で構成された入力
インバータになっている。この入力インバータを構成す
るＭＯＳトランジスタの電源系（電源パッド4, 5 に、
電源配線 8, 9で接続されている）と内部回路の電源系
（電源パッド 6, 7 で示される）と分けて電源パッドが
配置されている。これによって内部回路が動作時に発す
る電源ノイズは、パッド 6,7で止まり入力インバータに
影響を与えるこ はない。従来例を図２に示すが、この
例では、内部回路で発生した電源ノイズは、内部回路の
電源系を伝わって入力インバータに影響与える。これに
より、入力レベルがＴＴＬレベルの様な場合、電源ノイ
ズにより入力インバータは、信号がＨＩＧＨ，ＬＯＷか
の区別を誤り、誤動作を起こす。特に今日では、集積回
路の大規模化、高速化が進み内部回路で発生する電源ノ
イズは大きく、いかに電源インピーダンスを下げる努力
をしても限界がある。これにより、高速動作する大規模
な集積回路への入力信号はＶＤＤ，ＶＳＳをフルにスイ
ングする信号以外は扱えなくなってきている。本発明で
は、電源配線 8, 9 と電源パッド 4、 5 を作り込む必要
はでるが、上記の様な問題はなくなり、しかも入力イン
バータを電源ノイズの影響を考慮せずに、容易に最適設
計が可能になる。また、従来のように電源ノイズの影響
を少なくするために入力インバータの感度を落し、入力
インバータの動作速度を遅くする必要もなくなる。これ
までは、出力バッファの駆動能力アップに対応して出力
バッファの電源系を内部回路（入力バッファの電源系も
含む）と別にするという方法はとられてきているが、入
力バッファ専用の電源パッドを設けるという設計はなさ
れてきていない。この様な設計でも、これまでは集積回
路の大規模化、高速化が顕著でなかったために問題は発
生していなかった。図１は入力パッドが３つの場合に限
定しているが本発明では、任意の数の入力パッドを持つ
集積回路に対応できる。
集積回路の入力端子（パッド）は1, 2, 3に相当する。
1 に着目すると、ここに入力された信号は、10, 11の静
電気対策用ダイオードを介して入力バッファに到達す
る。ここでは、ＰチャンネルＭＯＳトランジスタ 20 と
ＮチャンネルＭＯＳトランジスタ 21 で構成された入力
インバータになっている。この入力インバータを構成す
るＭＯＳトランジスタの電源系（電源パッド4, 5 に、
電源配線 8, 9で接続されている）と内部回路の電源系
（電源パッド 6, 7 で示される）と分けて電源パッドが
配置されている。これによって内部回路が動作時に発す
る電源ノイズは、パッド 6,7で止まり入力インバータに
影響を与えるこ はない。従来例を図２に示すが、この
例では、内部回路で発生した電源ノイズは、内部回路の
電源系を伝わって入力インバータに影響与える。これに
より、入力レベルがＴＴＬレベルの様な場合、電源ノイ
ズにより入力インバータは、信号がＨＩＧＨ，ＬＯＷか
の区別を誤り、誤動作を起こす。特に今日では、集積回
路の大規模化、高速化が進み内部回路で発生する電源ノ
イズは大きく、いかに電源インピーダンスを下げる努力
をしても限界がある。これにより、高速動作する大規模
な集積回路への入力信号はＶＤＤ，ＶＳＳをフルにスイ
ングする信号以外は扱えなくなってきている。本発明で
は、電源配線 8, 9 と電源パッド 4、 5 を作り込む必要
はでるが、上記の様な問題はなくなり、しかも入力イン
バータを電源ノイズの影響を考慮せずに、容易に最適設
計が可能になる。また、従来のように電源ノイズの影響
を少なくするために入力インバータの感度を落し、入力
インバータの動作速度を遅くする必要もなくなる。これ
までは、出力バッファの駆動能力アップに対応して出力
バッファの電源系を内部回路（入力バッファの電源系も
含む）と別にするという方法はとられてきているが、入
力バッファ専用の電源パッドを設けるという設計はなさ
れてきていない。この様な設計でも、これまでは集積回
路の大規模化、高速化が顕著でなかったために問題は発
生していなかった。図１は入力パッドが３つの場合に限
定しているが本発明では、任意の数の入力パッドを持つ
集積回路に対応できる。
【０００７】
【発明の効果】以上、本発明によれば、半導体集積回路
内部で発生する電源ノイズが入力バッファに回り込むこ
とがないため、ＴＴＬレベルで入力されても電源ノイズ
による誤動作は発生しなくなる。また従来の様な電源ノ
イズの影響を少なくするために入力バッファの感度を落
し、集積回路の動作速度を遅くするということも必要な
くなる。これにより、集積回路の高速動作も可能にして
いる。本発明は、半導体集積回路の高集積化、高速化が
今日益々顕著になってきているため、今後更に有効とな
ってくる。
内部で発生する電源ノイズが入力バッファに回り込むこ
とがないため、ＴＴＬレベルで入力されても電源ノイズ
による誤動作は発生しなくなる。また従来の様な電源ノ
イズの影響を少なくするために入力バッファの感度を落
し、集積回路の動作速度を遅くするということも必要な
くなる。これにより、集積回路の高速動作も可能にして
いる。本発明は、半導体集積回路の高集積化、高速化が
今日益々顕著になってきているため、今後更に有効とな
ってくる。
【図１】入力インバータの電源系と内部回路の電源系を
分けた本発明の実施例を示す半導体ＭＯＳ集積回路図。
分けた本発明の実施例を示す半導体ＭＯＳ集積回路図。
【図２】従来例の半導体ＭＯＳ集積回路図。
1、2、3、101、102 ・・・・ 入力端子（入力パ
ッド） 5、6、106 ・・・・電源端子（ＶＤＤ
の電源パッド） 4、7、107 ・・・・電源端子（ＶＳＳ
の電源パッド） 8、9、50、51、108、109 ・・・・ 電源配線 10、11、12、13 ・・・・ 静電気対策用保護
ダイオード 110、111、112、113 ・・・・ 静電気対策用保護
ダイオード 20、22、120、122 ・・・・ ＰチャンネルＭＯ
Ｓトランジスタ 21、23、121、123 ・・・・ ＮチャンネルＭＯ
Ｓトランジスタ 30、130 ・・・・ 内部回路 40、140 ・・・・ 半導体ＭＯＳ集積
回路
ッド） 5、6、106 ・・・・電源端子（ＶＤＤ
の電源パッド） 4、7、107 ・・・・電源端子（ＶＳＳ
の電源パッド） 8、9、50、51、108、109 ・・・・ 電源配線 10、11、12、13 ・・・・ 静電気対策用保護
ダイオード 110、111、112、113 ・・・・ 静電気対策用保護
ダイオード 20、22、120、122 ・・・・ ＰチャンネルＭＯ
Ｓトランジスタ 21、23、121、123 ・・・・ ＮチャンネルＭＯ
Ｓトランジスタ 30、130 ・・・・ 内部回路 40、140 ・・・・ 半導体ＭＯＳ集積
回路
Claims (1)
- 【請求項１】ａ）入力端子、出力端子、双方向端子、電
源端子のいずれかを有する半導体ＭＯＳ集積回路におい
て、 ｂ）前記入力端子、あるいは前記双方向端子と直接ゲー
トに接続されたＰチャンネルＭＯＳトランジスタ群の電
源のみにつながる専用の電源端子（ＶＤＤ）とＮチャン
ネルＭＯＳトランジスタ群の電源のみにつながる専用の
電源端子（ＶＳＳ）を配置したことを特徴とする半導体
ＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231823A JPH0575038A (ja) | 1991-09-11 | 1991-09-11 | 半導体ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231823A JPH0575038A (ja) | 1991-09-11 | 1991-09-11 | 半導体ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575038A true JPH0575038A (ja) | 1993-03-26 |
Family
ID=16929581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231823A Pending JPH0575038A (ja) | 1991-09-11 | 1991-09-11 | 半導体ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575038A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019179840A (ja) * | 2018-03-30 | 2019-10-17 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1991
- 1991-09-11 JP JP3231823A patent/JPH0575038A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019179840A (ja) * | 2018-03-30 | 2019-10-17 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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