JPH03201821A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体集積回路装置に関し、 貫通電流を防いで低電力化を図りつつ、より一層高速動
作をさせることができる半導体集積回路装置を提供する
ことを目的とし、 高電位電源と低電位電源の間に２つのＮＭＯＳ素子を縦
続接続して設け、各ＮＭＯ５素子の接続点からＴＴＬレ
ベルの２値信号を出力として取り出すとともに、各ＮＭ
ＯＳ素子のゲートに、２入力の第１、第２のノアゲート
をそれぞれ接続し、第１のノアゲートには一方の入力信
号を直接に供給するとともに、他方の入力信号をインバ
ータを介し反転して供給し、第２のノアゲートには他方
の入力信号を直接に供給するとともに、一方の入力信号
をインバータを介し反転して供給し、２つの入力信号は
、論理が互いに逆の関係に変化し、該入力信号に応じて
前記ＴＴＬレベルの２（＋！倍信号出力するように構成
する。

〔産業上の利用分野〕

本発明は、半導体集積回路装置に係り、詳しくは、ＴＴ
Ｌインターフェイスのデータを出力する半導体集積回路
装置に関する。

近年、半導体集積回路装置には高速化と低電力化の要求
があり、ｔＣの出力回路部においても同じ要求がある。

このため、ＩＣ内部における出力トランジスタの貫通電
流を抑えて、しかも高速化を図る必要が生じている。

〔従来の技術〕

従来のＴＴＬインターフェイスの半導体集積回路装置の
出力回路部としては、例えば第５図に示すようなものが
知られている。同図において、■、２はＮＭＯＳ）ラン
ジスタであり、これらのＮＭＯＳトランジスタ１．２は
高電位電源Ｖｃｃ（例えば、５Ｖ）と低電位電源Ｖｓｓ
（例えば、ＯＶ）の間に縦続接続して設けられ、各ＮＭ
ＯＳ）ランジスタ１．２の接続点からＴＴＬレベルの２
値信号を出力として取り出すようになっている。

各ＮＭＯＳ）ランジスタ１．２のゲートはインバータ３
．４をそれぞれ介してたすきがけされたナントゲート５
．６に接続され、ナントゲート５．６には論理が互いに
逆の関係に変化する２つの入力信号Ａ、Ａが入力する。

本回路のタイミングチャートは第６図のように示され、
図中、Ｂ〜Ｅは各ノードの信号を表している。そして、
入力信号Ａ、Ａのレベル変化に応じてＮＭＯＳトランジ
スタＬ２のゲート電位が変わり、ＮＭＯＳＩ−ランジス
タ１．２が択一的にオンしてＨレベル（Ｖｃｃ−Ｖｔｈ
）又はＬレベル（ＣＮＤ）の出力Ｆが得られる。なお、
ｖｔｈはＮＭＯＳトランジスタ１のしきい値電圧である
。これにより、最終段のＮＭＯＳＩ−ランジスタｌ、２
が同時にオンするという状態を避けていわゆる貫通電流
を防いで低電力化を図るとともに、回路動作の高速性を
実現している。

〔発明が解決しようとする課題〕

しかしながら、このような従来の半導体集積回路装置に
あっては、貫通電流を防いで低電力化を図ることはでき
るものの、高速性については論理上の限界があって、こ
れ以上高速動作をさせることができないという問題点が
あった。

すなわち、出力ＦをＨレベルにしたいとき、まず、入力
信号Ａを“Ｌ”から“Ｈ”に、入力信号Ａをその逆に変
化させると、ナントゲート６によりノードＣが入力信号
τの変化に応して“Ｌ”から“Ｈ”に変化し、ノードＢ
は信号Ａ（！：Ｃの両方が“Ｈ”に変化してからようや
く“Ｈ”から“Ｌ”に変化する。その後、インバータ３
を介して“Ｈ”の信号（ノーＦＤ）がＮＭＯＳ）ランジ
スタｌのゲートに供給され、ＮＭｏ５トランジスタ１が
オンして出力Ｆが”Ｈ”にプルアンプされる。したがっ
て、ノードＤがＨレベルになるには、信号が３段分の論
理ゲートを通過する。そのとき、ノードＥは２段分の論
理ゲートを通過してＬレベルになる。一方、出力ＦをＬ
レベルにしたいときには、逆の論理にすればよい。した
がって、３段分の論理ゲートの通過をこれ以上短くする
ことはできず、いま以上の高速動作をさせることはでき
ない。

そこで本発明は、貫通電流を防いで低電力化を図りつつ
、より一層高速動作をさせることができる半導体集積回
路装置を提供することを目的としている。

〔課題を解決するための手段〕

本発明による半導体集積回路装置は上記目的達成のため
、その原理図を第１図に示すように、高電位電源Ｖｃｃ
と低電位電ａｖｓｓＯ間に２つのＮＭＯＳ素子１．２を
縦続接続して設け、各ＮＭＯＳ素子１．２の接続点から
ＴＴＬレベルの２値信号を出力にとして取り出すととも
に、各ＮＭＯＳ素子１．２のゲートに、２入力の第１、
第２のノアゲート１１．１２をそれぞれ接続し、第１の
ノアゲート１１には一方の入力信号Ａを直接に供給する
とともに、他方の入力信号Ａをインバータ１３を介し反
転して供給し、第２のノアゲート１２には他方の入力信
号Ａを直接に供給するとともに、一方の入力信号Ａをイ
ンバータ１４を介し反転して供給し、２つの入力信号Ａ
、Ａは、論理が互いに逆の関係に変化し、該入力信号Ａ
、Ａに応じて前記ＴＴＬレベルの２値信号Ｋを出力する
ように構成している。

〔作用〕

本発明では、第２図にそのタイミングチャートを示す。

出力ＫをＨレベルにしたいとき、一方の入力信号ＡをＬ
”から“Ｈ”にすると、これがインバータ１４で反転さ
れて第２のノアゲート１２にゲートのスルー時間だけわ
ずかに遅れて“Ｌ”として供給され、このとき他方の入
力信号Ａはすでに“Ｌ”に変化して第２のノアゲー目２
に供給されている。したがって、第２のノアゲート１２
の出力■が“Ｈ”に変化し、ＮＭＯＳ素子ｌがオンして
出力Ｋが“１１”にプルアップされる。したがって、出
力ＫがＨレベルになるとき、信号はインバータ１４と第
２のノアゲート１２の２段分の論理ゲートを通過する。

一方、このとき第１のノアゲート１１に着目すると、一
方の入力信号Ａは直ちに“Ｌ”。

から“Ｈ”に変化して第１のノアゲート１１に供給され
るが、他方の入力信号Ａはインバータ１３を介し反転し
てゲートのスルー時間だけわずかに遅れて“Ｈ”として
供給されるため、第１のノアゲート１１は一方の入力信
号Ａの変化に即応してその出力Ｊを°“Ｌｏに変える（
１段分の論理ゲートで済む）。このため、ＮＭＯＳ素子
２は直ちにオフし、出力ＫがＨレベルに変化するとき貫
通電流が流れることはない。

一方、出力ＫをＬレベルにしたいときは、第２図に示す
とおり一方の入力信号ＡをＩＩ　ＨＩＩから“Ｌｏにす
ると、これがインバータ１４で反転されて第２のノアゲ
ート１２にゲートのスルー時間だけわずかに遅れて“Ｈ
゛として供給され、このとき他方の入力信号τはすでに
“ＨＩＩに変化して第２のノアゲート１２に供給されて
いる。したがって、第２のノアゲート１２の出力Ｉは他
方の入力信号τの変化に即応して直ちに“Ｌｏ”となり
、ＮＭＯＳ素子ｌをオフさせる。これは、ＮＭＯＳ素子
２がオンする前にいち早＜ＮＭＯＳ素子１がオフするこ
とを意味し、上記同様に貫通電流の防止につながる。一
方、このとき第１のノアゲート１１には一方の入力信号
Ａが直ちに“ＨＩＩから“′Ｌ′”に変化して伝えられ
るが、他方の入力信号Ａは“Ｌｏ”から“′Ｈ“′に変
化し、これがインバータ１３で反転されてゲートのスル
ー時間だけわずかに遅れて“Ｌｏ“として供給される。

これにより、第１のノアゲート１１の出力Ｊが“Ｈ”に
変化し、ＮＭＯＳ素子２がオンして出力ＫがＩＩ　Ｌ　
１１にプルダウンされる。

したがって、出力ＫがＬレベルになるとき、信号はイン
バータ１３と第１のノアゲート１１の２段分の論理ゲー
トを通過する。

したがって、貫通電流を防いで低電力化を図りつつ、出
力にのレベル変化が２段分の論理ゲートで済み（詳しく
は、ＮＭＯＳ素子をオフするときは１段、オンするとき
は２段）、論理ゲートの通過が従来より短くなってより
一層の高速動作が可能になる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第３図は本発明に係る半導体集積回路装置の第１実施例
を示す図である。第３図は本装置の回路図であり、この
図において、２１はインバータで、ＰＭＯ３Ｉ−ランジ
スタ（以下、ＰＭＯ３という）２２およびＮＭＯＳ）ラ
ンジスタ（以下、ＮＭＯＳという）２３により構成され
るもの、２４はインバータで、ＰＭＯ３２５およびＮＭ
ＯＳ２６により構成されるものである。これらのインバ
ータ２１．２４は入力信号Ａ、Ａを反転して第１および
第２のノアゲート２７．２８に出力する。第１のノアゲ
ート２７は１ＭＯ３２９，３０およびＮＭＯＳ３１，３
２により構成され、第２のノアゲート２８はＰＭＯ３３
３，３４およびＮＭＯＳ３５，３６により構成される。

また、３７．３８は高電位電源Ｖｃｃと低電位電源Ｖｓ
ｓＯ間に縦続接続して設けされたＮＭＯＳである。一方
、４０．４１はＰＭＯ３，４２，４３はＮＭＯＳであり
、これらはＯＥ（アウトプットイネイブル）信号に基づ
いて出力端子Ｋをハイインピーダンスにする素子である
。なお、図中では一部にのみＶｃｃとＶｓｓの符号を付
しているが、これは他も同様である。

以上の構成において、ＯＥ倍信号ノンアクティブ（゛Ｌ
パ）のときは、２ＭＯ３４０，４１がオン、ＮＭＯＳ４
２，４３がオフするため、第１および第２のノアゲート
２７．２８の出力が“Ｌ　ＩＩになってＮＭ０３３７．
３８が共にオフし、出力端子Ｋがｉｚイインピーダンス
に維持される。

○Ｅ信号がアクティブ（°“Ｈ“）になると、２ＭＯ３
４０，４１がオフ、ＮＭＯＳ４２，４３がオンするため
、インバータ２１．２４が作動可能状態になる。

そして、以後の動作は前述した原理説明を項と全く同様
に各素子、すなわち、インバータ２１．２４、第１およ
び第２のノアゲート２７．２８およびＮＭＯＳ３７，３
８が作動する。したがって、貫通電流を防いで低電力化
を図りつつ、出力にのレベル変化が２段分の論理ゲート
で済み、論理ゲートの通過が従来より短くなってより一
層の高速動作を可能にすることができる。

第４図は本発明の第２実施例を示す図であり、本実施例
は第１および第２のノアゲートをＢｉ−ＣＭＯ３の素子
で並列化して構成した例である。

すなわち、４１は第１のノアゲート２７に対して並列に
介挿されたノアゲートであり、ノアゲート４１はＰＭＯ
３４２，４３、ＮＭＯＳ４４〜４８、バイポーラトラン
ジスタ４９．５０およびダイオード５１により構成され
る。また、６１は第２のノアゲート２８に対して並列に
介挿されたノアゲートであり、ノアゲート６１はＰＭＯ
３６２，６３、ＮＭＯＳ６４〜６８、バイポーラトラン
ジスタ６９．７０およびダイオード７１により構成され
る。その他は第１実施例と同様である。

したがって、本実施例では第１のノアゲート２７および
ノアゲート４１が全体として請求の範囲にいう第１のノ
アゲートに相当し、第２のノアゲート２８およびノアゲ
ート６１が全体として請求の範囲にいう第２のノアゲー
トに相当する。

本実施例の場合、ノアゲートが動作するとき、まず、バ
イポーラトランジスタを含むノアゲート４１．６１が高
速に動作するが、バイポーラトランジスタを含んでいる
ため、いわゆるＶＩＥだけレベル振幅が減るという欠点
がある。そこで、以後はＣＭＯ３素子であるノアゲート
２７．２８により動作は比較的遅いものの、レベルをＶ
ｃｃあるいはＶｓｓまでシフトさせることで、第１実施
例に比べ高速性を確保しつつ、十分なレベル振幅を実現
している。

なお、実際上、直接出力負荷を駆動するＮＭＯＳ３７，
３８はサイズが大きいため、上記のようにすれば、極め
て好都合である。

〔発明の効果〕

本発明によれば、貫通電流を防いで低電力化を図りつつ
、論理ゲートの通過段数を従来より短くすることができ
、より一層高速動作をさせることができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明する回路図、第２図は本発
明の詳細な説明するタイミングチャート、 第３図は本発明に係る半導体集積回路装置の第１実施例
を示す回路図、 第４図は本発明に係る半導体集積回路装置の第２実施例
を示す回路図、 第５．６図は従来の半導体集積回路装置を示す図であり
、 第５図はその回路図、 第６図はそのタイミングチャートである。 １． １１． １２． １３． ２２． ４０． ２．３７．３８・・・・・・ＮＭＯＳ）ランジスタ、２
７・・・・・・第１のノアゲート、 ２８・・・・・・第２のノアゲート、 １４．２１．２４・・・・・・インバータ、２５．２９
．３０．３３．３４． ４１．４２．４３．６２．６３・・・・・・ＰＭＯＳト
ランジスタ、 ２３． ４２． ４１． ４９、 １ ２６．３１．３２．３５．３６． ４３．４４〜４８．６４〜６８・・・・・・ＮＭＯＳト
ランジスタ、６１・・・・・・ノアゲート、 ５０．６９．７０・・・・・・バイポーラトランジスタ
、７１・・・・・・ダイオード。 本発明の詳細な説明するタイミングチャート第２図 ｓｓ 本発明の詳細な説明する回路図 第１図 従来例の回路図 第５図

Claims (1)

1. 【特許請求の範囲】 高電位電源と低電位電源の間に２つのＮＭＯＳ素子を縦
   続接続して設け、 各ＮＭＯＳ素子の接続点からＴＴＬレベルの２値信号を
   出力として取り出すとともに、 各ＮＭＯＳ素子のゲートに、２入力の第１、第２のノア
   ゲートをそれぞれ接続し、 第１のノアゲートには一方の入力信号を直接に供給する
   とともに、他方の入力信号をインバータを介し反転して
   供給し、 第２のノアゲートには他方の入力信号を直接に供給する
   とともに、一方の入力信号をインバータを介し反転して
   供給し、 ２つの入力信号は、論理が互いに逆の関係に変化し、 該入力信号に応じて前記ＴＴＬレベルの２値信号を出力
   するように構成したことを特徴とする半導体集積回路装
   置。