JPH05211431A

JPH05211431A - 半導体装置

Info

Publication number: JPH05211431A
Application number: JP4015551A
Authority: JP
Inventors: Masanori Ozeki; 正徳大関
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-01-30
Filing date: 1992-01-30
Publication date: 1993-08-20

Abstract

(57)【要約】【目的】半導体集積回路に関し、出力バッファによるノ
イズの低減を目的とする。【構成】入力バッファと、この入力バッファと相互に近
接して配置され出力段に出力バッファトランジスタを備
える出力バッファと、入力バッファの入力信号に規定さ
れる信号を出力バッファに伝達する制御ラインと、出力
バッファに配され制御ラインの信号に従って出力バッフ
ァトランジスタにおける信号変化時のピーク電流を制限
する電流制限手段とを備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に関
し、更に詳しくは、半導体集積回路の出力バッファの最
終段を成す出力バッファトランジスタから電源ラインを
介して入力バッファに伝達されるノイズに起因する誤信
号発生の防止に関する。

【０００２】近年、半導体集積回路においては、作動の
高速化が進んだことから、内部の信号変化に伴うノイズ
が増大する傾向にあり、特に、信号変化時におけるピー
ク電流が大きな、即ち電流駆動力の大きな出力バッファ
トランジスタからのノイズは、電源ラインの電位を大き
く変動させることが知られている。

【０００３】

【従来の技術】図６は、従来の半導体集積回路における
入力及び出力バッファの一例を示す回路図である。同図
において、入力バッファ１及び出力バッファ２は、半導
体集積回路のチップ周辺部に相互に近接して一列に配置
されており、外部配線７、８と夫々パッドPAD3、PAD4及
び内部配線５、６を介して接続されると共に、相互に同
じ電源ラインＶ_DD（５ｖ）、Ｖ_SS（０ｖ）から夫々電源
の供給を受けている。双方の電源ラインＶ_DD及びＶ
_SSは、夫々パッドPAD1、PAD2を介して外部電源に接続さ
れている。

【０００４】出力バッファ２は、内部回路から信号が伝
達される前段のインバータINVI（ＭＯＳトランジスタＱ
１、Ｑ２）と、この前段のインバータから信号を受け
て、その出力を外部負荷を成す次段の半導体集積回路等
に出力する出力バッファトランジスタを成す最終段（出
力段）のインバータINV2（ＭＯＳトランジスタＱ３、Ｑ
４）とを有する。出力段のインバータＱ３、Ｑ４の電流
駆動力からみると、外部負荷は、静電容量Ｃを有する外
部容量Ｃと等価である。

【０００５】外部容量Ｃは、半導体集積回路の内部回路
内の各負荷容量に比して極めて大きな静電容量を有して
おり、出力段インバータＱ３、Ｑ４の”Ｈ”から”Ｌ”
への信号変化の際には、この大きな外部容量Ｃに蓄積さ
れた大量の正電荷が、出力ライン６から出力段インバー
タのＮチャネルトランジスタＱ４を経由して電源ライン
Ｖ_SSに流入し、或いは、この大きな外部容量Ｃに向かっ
て出力段のインバータINV2のＰチャネルトランジスタＱ
３及び出力ライン６を経由して電源ラインＶ_DDから大量
の電荷が流出する。

【０００６】このため、出力段のインバータINV2におけ
る信号変化時のピーク電流は極めて大きく、そのトラン
ジスタＱ３、Ｑ４のサイズ（チャネル幅）は、回路内部
の通常のトランジスタのサイズに比して極めて大きく製
作され、例えば、通常のトランジスタの数十倍のサイズ
を有する。この大きなトランジスタサイズにより、前記
の如く大きな外部容量Ｃの電荷が素早く充放電されるの
で、出力ライン６のレベル変化が急速に行なわれる。

【０００７】入力バッファ１は、入力ライン５及びパッ
ドPAD4を介して外部配線７に接続される入力段のインバ
ータINV4（ＭＯＳトランジスタＱ７、Ｑ８）と、この入
力段のインバータの次段に配される後段インバータINV3
（ＭＯＳトランジスタＱ５、Ｑ６）とから構成されてお
り、入力段のインバータＱ７、Ｑ８において外部入力を
受けてこれを後段インバータＱ５、Ｑ６を介して内部回
路に伝達している。

【０００８】半導体集積回路では、種々の回路デバイス
の相違に従って信号電圧レベルが相互に異なり、半導体
集積回路がＣＭＯＳトランジスタをデバイスとする図示
の回路であれば、信号電圧は通常約０〜５ｖである。こ
の場合、スレッシュホールド電圧は通常２．５ｖ程度で
信号伝達における信号マージンが大きい。

【０００９】しかし、例えば、上記外部入力がＴＴＬ回
路から伝達される場合には、その信号電圧範囲はいわゆ
るＴＴＬレベルの０〜２．２ｖ程度であり、この場合、
スレッシュホールド電圧が１．５ｖ程度であるから、入
力段トランジスタＱ７、Ｑ８における信号マージンは比
較的小さい。

【００１０】

【発明が解決しようとする課題】図６において、入力バ
ッファ１のＴＴＬレベルの外部入力が”Ｈ”で、且つ、
出力バッファ２に伝達される内部回路からの入力が”
Ｈ”から”Ｌ”に変化する場合を考える。出力バッファ
２の入力が”Ｈ”のときには、出力バッファ２の出力ラ
イン６の信号レベルは”Ｈ”であり、従って、外部容量
Ｃには図示した如く大量の正電荷が蓄積されている。

【００１１】出力バッファ２への入力が”Ｌ”に変化す
ると、出力バッファ２内部の各トランジスタＱ１〜Ｑ４
が作動し、出力段インバータのＰチャネルトランジスタ
Ｑ３がオフになるとともに、ＮチャネルトランジスタＱ
４がオンとなり、外部容量Ｃに蓄積されていた正電荷
が、このＮチャネルトランジスタＱ４を介して一斉に低
電位電源ラインＶ_SSに向かって放電することとなる。こ
の流入する正電荷のために、電源ラインＶ_SSの電位が瞬
間的に上昇する。

【００１２】電源ラインＶ_SSのパッドPAD2が、この出力
段インバータから遠い位置に在る場合には、特に電源ラ
インＶ_SSにおける前記電位上昇は大きく、例えば、この
電位上昇は１ｖ程度にまで達する場合がある。かかる電
位上昇は、電源ラインＶ_SSを介して入力バッファの入力
段インバータＱ７、Ｑ８に達し、夫々のゲ−ト・ソース
間電圧が、電源ラインＶ_SSの前記１ｖ程度の電位上昇に
より、結果としてこの入力段インバータＱ７、Ｑ８のス
レッシュホールド電圧（１．５ｖ）よりも小さいものと
なり、瞬間的にインバータＱ７、Ｑ８において外部入力
が”Ｌ”と判定されてしまう事態が生ずる。

【００１３】上記の場合には、本来”Ｈ”である外部入
力が”Ｌ”と誤って次段のインバータＱ５、Ｑ６及び内
部回路に伝達されることとなり、回路内部に誤信号が伝
達されてしまうため、半導体集積回路における信号伝達
の信頼性が損われるという問題がある。

【００１４】上記は、入力バッファ１の外部入力が”
Ｈ”で、且つ出力バッファ２の出力ライン６が”Ｈ”か
ら”Ｌ”に変化する場合であったが、逆に、入力バッフ
ァ１の外部入力が”Ｌ”で且つ出力バッファの出力ライ
ン６が”Ｌ”から”Ｈ”に変化する場合にも、大量の電
荷流出を介して高電位電源ラインＶ_DDの電位が瞬時に低
下し、入力バッファ１において同様に信号マージンが減
少するため、集積回路に誤信号が発生するおそれがあ
る。

【００１５】なお、上記以外の場合には、出力バッファ
２から伝達される電源ノイズは、逆に入力バッファ１の
信号マージンを大きくする方向に作用するため、Ｒ−Ｌ
−Ｃ振動が特に大きい場合を除きかかる原因による誤信
号発生のおそれはない。

【００１６】上記の問題は、従来の半導体集積回路が特
に高速作動の半導体集積回路であり、このため、出力バ
ッファの出力段のトランジスタの電流駆動力が大きな場
合に特に誤信号発生のおそれが大きくなって重大な問題
となる。なお、この場合、出力バッファトランジスタの
電流駆動力を小さくして電源ラインのノイズを低減する
構成によると、出力ラインの信号変化が遅くなって半導
体集積回路における高速作動が損われるため採用し難
い。

【００１７】本発明は、上記従来の半導体集積回路の問
題に鑑み、出力バッファトランジスタから電源ラインを
介して入力バッファに伝達される電源ノイズに起因する
誤信号が発生し難く、従って、信号伝達の信頼性が高
く、高速作動が可能な半導体集積回路を提供することを
目的とする。

【００１８】

【課題を解決するための手段】図１は、本発明の原理図
である。同図において、１は入力バッファ、２は出力バ
ッファ、３は制御ライン、４はパッド、５は入力ライ
ン、６は出力ライン、21は出力バッファトランジスタ、
22は電流制限手段である。

【００１９】前記目的を達成するため、本発明の半導体
集積回路は、図１に示したように、入力バッファ（１）
と、出力バッファトランジスタ（２１）を備える出力バ
ッファ（２）と、前記入力バッファ（１）の入力信号に
規定される信号を前記出力バッファ（２）に伝達する制
御ライン（３）と、前記出力バッファ（２）に配され、
前記制御ライン（３）の信号に従って前記出力バッファ
トランジスタ（２１）における信号変化時のピーク電流
を制限する電流制限手段（22）とを備えることを特徴と
するものである。

【００２０】

【作用】入力及び出力バッファ間に配される制御ライン
を介して入力バッファの信号状態が出力バッファに伝達
され、出力バッファトランジスタによって発生する電源
ノイズが入力バッファの信号マージンを低下させる方向
の出力バッファの信号変化の際には、出力バッファトラ
ンジスタのピーク電流が電流制限手段を介して小さく制
限され、且つ、その逆方向の信号変化の際には、出力バ
ッファトランジスタのピーク電流が通常通り大きくされ
ることにより、外部入力に従って信号伝達の信頼性の確
保と高速作動の双方を可能にする。

【００２１】

【実施例】図面を参照して本発明を更に説明する。図２
は、本発明の一実施例の半導体集積回路における入力及
び出力バッファ部分の回路図である。なお、同図におい
ては、理解を容易にするため、以下に述べる他の図と同
様、従来と同様な部分は図６と同様な符号を付して示し
た。

【００２２】入力バッファ１及び出力バッファ２は、半
導体集積回路のチップ周辺部に相互に近接して一列に配
置されており、夫々、外部配線７、８とパッドPAD3、PA
D4及び内部配線５、６を介して接続されると共に、相互
に同じ電源ラインＶ_DD（５ｖ）、Ｖ_SS（０ｖ）から夫々
電源の供給を受けている。双方の電源ラインＶ_DD及びＶ
_SSは、夫々パッドPAD1、PAD2を介して外部電源に接続さ
れている。

【００２３】入力バッファ１は、入力ライン５及びパッ
ドPAD4を介して外部配線７に接続される入力段のインバ
ータINV4（ＭＯＳトランジスタＱ７、Ｑ８）と、この入
力段のインバータの次段に配される後段インバータINV3
（ＭＯＳトランジスタＱ５、Ｑ６）とから構成されてお
り、入力段のインバータＱ７、Ｑ８において外部入力を
受けてこれを後段インバータＱ５、Ｑ６を介して内部回
路に伝達している。

【００２４】出力バッファ２は、出力段のインバータが
並列接続された１／２サイズの二つのインバータINV2
a、INV2bから構成されており、該双方のインバータの内
の一方INV2bと直列に配された電流制限手段を成すＰチ
ャネル及びＮチャネルトランジスタＱ１１、Ｑ１２が設
けられ、更に、入力バッファ１と出力バッファ２とを連
絡する制御ライン３が配される。双方の出力段インバー
タは、その前段のインバータINV1を介して内部回路から
入力を与えられている。

【００２５】第一の出力段インバータINV2aは、第一の
出力バッファトランジスタ成すＭＯＳトランジスタＱ３
ａ、Ｑ４ａから構成され、第二の出力段インバータINV2
bは、第二の出力バッファトランジスタを成すＭＯＳト
ランジスタＱ３ｂ、Ｑ４ｂから構成されており、第二の
出力段インバータのＰチャネルトランジスタＱ３ｂと高
電位電源ラインＶ_DDとの間には、電流制限手段の一方を
構成するＰチャネルトランジスタＱ１１が配され、ま
た、第二の出力段インバータINV2bのＮチャネルトラン
ジスタＱ４ｂと低電位電源ラインＶ_SSとの間には電流制
限手段の他方を構成するＮチャネルトランジスタＱ１２
が配されている。

【００２６】各ＭＯＳトランジスタＱ３ａ、Ｑ４ａ、Ｑ
３ｂ、Ｑ４ｂ相互は、同じチャネル幅及びチャネル長の
トランジスタとして形成されており、従ってそのオン抵
抗は相互に同じ値を有する。このため、双方のインバー
タによって出力ライン６を駆動するときには、電流制限
手段を成すトランジスタＱ１１、Ｑ１２のオン抵抗によ
る僅かな不均衡を除けば、双方の出力段インバータINV2
a、INV2bによってほぼ等分の電流が負担される。

【００２７】電流制限手段を成す双方のトランジスタＱ
１１、Ｑ１２のゲートは、共通に接続されると共に、夫
々制御ライン３を介して入力バッファ１の入力段インバ
ータＱ７、Ｑ８の出力信号が入力されている。

【００２８】図３は、図２の実施例の回路における作用
説明図である。同図には、入力バッファ１の外部入力
が”Ｈ”に維持され、また、内部回路から出力バッファ
２への入力が、”Ｈ”から”Ｌ”に変化する状況が示さ
れている。電流制限手段Ｑ１１、Ｑ１２のゲート入力は
制御ライン３を介して”Ｌ”に維持されている。

【００２９】このため、図示の如く、電流制限手段の一
方のトランジスタＱ１１はオン状態に在り、他方のトラ
ンジスタＱ１２はオフ状態に在る。また、出力バッファ
２における信号変化に先立って、外部容量Ｃには大量の
正電荷が蓄積されている。

【００３０】出力バッファへの入力が”Ｌ”に変化する
と、前段インバータＱ１、Ｑ２の信号変化を受けて、双
方の出力段インバータのＰチャネルトランジスタＱ３
ａ、Ｑ３ｂがオンからオフへ、Ｎチャネルトランジスタ
Ｑ４ａ、Ｑ４ｂがオフからオンへ夫々移行する。

【００３１】しかし、第二の出力段インバータのＮチャ
ネルトランジスタＱ４ｂは、その電流路が電流制限手段
Ｑ１２によって電源ラインＶ_SSから遮断されているの
で、前記蓄積されていた正電荷は、矢印及び太線で示し
たように、第一の出力段インバータのＮチャネルトラン
ジスタＱ４ａのみを介して電源ラインＶ_SSに流入する。

【００３２】上記により、この場合の電流路は、双方の
インバータINV2a、INV2bの電流路がオンとなっている場
合に比して、そのチャネル幅が１／２に抑えられてお
り、放電する正電荷は、ほぼ２倍のオン抵抗を介して電
源ラインＶ_SSに流入するため、信号変化の際のピーク電
流が小さく制限されることから、電源ラインＶ_SSに生ず
る電位上昇が従来の約１／２に抑えられる。この場合、
出力バッファトランジスタの駆動力はほぼ半分になり、
出力ライン６における信号変化のスピードは小さい。

【００３３】一方、前記同様に入力バッファの外部入力
が”Ｈ”で、且つ、前記とは逆に出力バッファへの入力
が”Ｌ”から”Ｈ”に変化するときには、電流制限手段
の一方のトランジスタＱ１１がオンであるので、電源ラ
インＶ_DDから出力ライン６に流出する電荷は、双方の出
力段インバータのＰチャネルトランジスタＱ３ａ、Ｑ３
ｂを経由して流入し、出力ライン６は急速に充電される
ので、この際の信号伝達は高速に行なわれる。しかもこ
の場合、電源ラインＶ_DDに生ずる電位低下は、入力バッ
ファにおける信号マージンを大きくする方向に作用する
ため、誤信号発生のおそれはない。

【００３４】次に、入力バッファの外部入力が”Ｌ”に
維持されている場合には、制御ライン３における信号
は”Ｈ”となり、前記とは逆に電流制限手段の一方Ｑ１
１がオフ、他方Ｑ１２がオンとなるので、先の場合とは
異なり、出力ライン６の”Ｌ”から”Ｈ”への立上がり
時には、充電電荷が第一の出力段インバータのＰチャネ
ルトランジスタＱ３ａのみを介して電源ラインＶ_DDから
流出するために、電源ラインＶ_DDにおける電位低下は小
さく、入力バッファに伝達されてその信号マージンを低
下させるノイズは小さい。

【００３５】また、出力ライン６の”Ｈ”から”Ｌ”へ
の信号立下がり時には、外部容量Ｃの蓄積電荷の電源ラ
インＶ_SSへの流入は、双方の出力段インバータのＮチャ
ネルトランジスタＱ４ａ、Ｑ４ｂを介して急速に行なわ
れるが、これに起因する電源ラインＶ_SSにおける電位上
昇は、入力バッファでの信号マージンが増大する方向で
あり、出力バッファトランジスタの大きな駆動力によっ
ても誤信号発生のおそれはない。

【００３６】上記の如く、本実施例の場合には、出力バ
ッファトランジスタ成す出力段のインバータを二つに分
割して、第一及び第二の出力段インバータINV2a、INV2b
とし、これらを並列接続すると共にその内一方ついて、
入力バッファへの外部入力に従い、電流制限手段を介し
て電源ラインとの間を導通させ或いは遮断する。

【００３７】これにより、一の方向の信号変化について
は、双方の出力段インバータを介して大きな電流駆動力
により急速に行ない、半導体集積回路における高速作動
を可能にすると共に、他の方向の信号変化については、
一方の出力段インバータのみを介して小さな電流駆動力
によりゆっくりと信号変化を行ない、電源ラインを介し
て伝達されるノイズを低減することで、入力バッファで
の誤信号発生を防止している。

【００３８】上記実施例により、例えば、従来の電源ラ
インに生ずる電位揺動が０．９ｖ程度の場合には、これ
を０．５ｖ程度にまで減ずることができ、従来の半導体
集積回路で、ＴＴＬレベルの外部入力の場合に特に生ず
ることがあった誤信号の発生を防止することができる。
なお、出力段のインバータの分割は２以上任意にでき
る。

【００３９】上記実施例において、出力段インバータを
第一及び第二の出力段インバータとして分割する構成を
採用しても、各分割された出力段インバータの占有面積
は夫々、通常の出力段で採用されるインバータの占有面
積の１／２程度になることから、分割によって生ずる出
力バッファの占有面積の増大は、たかだか１割程度で納
まる。

【００４０】図４は本発明の第二の実施例の回路図であ
る。なお、同図では、各インバータは図２と異なる形式
で表現されているが、図２と同様にＣＭＯＳインバータ
とし、或いは別の回路構成のインバータとすることがで
きる。

【００４１】出力バッファ２には、チップ上において出
力バッファ２の両サイドに夫々隣接する第一及び第二の
入力バッファ１Ａ、１Ｂから、図４に示したように第一
及び第二の制御ライン３Ａ及び３Ｂを介して、双方の入
力バッファ１Ａ、１Ｂの信号状態が入力されている。

【００４２】出力バッファ２の出力段のインバータは、
図２と同様に、並列接続された第一及び第二の出力段イ
ンバータINV2a、INV2bから構成されており、第一及び第
二の電流制限手段Ｑ１４、Ｑ１５；Ｑ１３、Ｑ１６は相
互に且つ第二の出力段インバータINV2bと直列に接続さ
れて、全体として電源ラインＶ_DDと電源ラインＶ_SSとの
間に直列に配される。

【００４３】各電流制限手段の内一方を成すＰチャネル
トランジスタＱ１３、Ｑ１４は、第二の出力段インバー
タINV2bと電源ラインＶ_DDとの間に、他方を成すＮチャ
ネルトランジスタＱ１５、Ｑ１６は、第二の出力段イン
バータINV2bと電源ラインＶ_S _Sとの間に夫々配されてい
る。

【００４４】第一の制御ライン３Ａは、第一の電流制限
手段の一方を成すＰチャネルトランジスタＱ１４及び他
方を成すＮチャネルトランジスタＱ１５の夫々のゲート
に接続されており、同様に、第二の制御ライン３Ｂは、
第二の電流制限手段の一方を成すＰチャネルトランジス
タＱ１３及び他方を成すＮチャネルトランジスタＱ１６
のゲートに接続されている。

【００４５】上記構成により第二の実施例では、双方の
入力バッファ１Ａ、１Ｂの何れかの外部入力が”Ｈ”で
あるときには、制御ライン３Ａ、３Ｂの何れかが”Ｌ”
となるので、第二の出力段インバータINV2bを介して出
力ライン６から電源ラインＶ_S _Sに向かって流入する電荷
を、電流制限手段Ｑ１５又はＱ１６のオフ状態を介して
阻止する。

【００４６】このため、出力ライン６の”Ｈ”から”
Ｌ”への移行に際しては、出力バッファにおける電流駆
動力が１／２となり、外部入力が”Ｈ”とされている入
力バッファ１Ａ又は１Ｂにおいて信号マージンの低下に
起因する誤信号発生が防止される。

【００４７】また、逆に出力ライン６が”Ｌ”から”
Ｈ”に移行するときには、ＰチャネルトランジスタＱ１
３、Ｑ１４のオン状態を介して、双方の出力段インバー
タINV2a、INV2bによって出力ライン６が駆動されるの
で、その信号レベルの移行が速やかである。

【００４８】一方、入力バッファ１Ａ、１Ｂの外部入力
が何れも”Ｌ”のときには、双方の制御ライン３Ａ、３
Ｂから伝達される信号は何れも”Ｈ”であるから、前記
とは逆に、電流制限手段Ｑ１３、Ｑ１４がオフとなり、
出力バッファへの入力が”Ｌ”から”Ｈ”に変化する際
に、第二の出力段インバータINV2bを介して電源ライン
Ｖ_DDから出力ライン６に向かって流出する電荷を阻止す
る。

【００４９】このため、出力ライン６の”Ｌ”から”
Ｈ”への移行に際しての電位移行の速度が遅くなり、電
源ラインＶ_DDにおける電位揺動が小さく抑えられ、双方
の入力バッファにおける”Ｌ”の信号が”Ｈ”と誤って
判定される誤信号発生のおそれを防止する。出力ライン
６の信号レベルの逆方向への移行については、双方の出
力段インバータINV2a、INV2bを介して急速に行なわれる
ため、高速の信号伝達が可能である。

【００５０】半導体集積回路において、出力バッファと
入力バッファとが交互に隣接して配される場合には、第
二の実施例の構成が好適である。なお、出力バッファと
入力バッファとが、必ずしも相互に隣接して配置される
こと自体を要するものでなく、双方が近接して配置され
ることで、電源ラインを介して出力バッファから入力バ
ッファに電源ノイズが伝達されて入力バッファの信号マ
ージンが低下するおそれのある場合には、本発明の構成
が採用できる。

【００５１】図５は、本発明の第三の実施例の半導体集
積回路における回路図である。同図は、図４と同様に、
隣接或いは近接する二つの入力バッファ１Ａ、１Ｂから
の信号を制御ライン３Ａ、３Ｂを介して伝達して、出力
バッファ２の電流制限手段Ｑ１７〜Ｑ２０をオン・オフ
制御する例であるが、図４とは異なり、出力段が三つの
出力段インバータINV2a、INV2b、INV2Cから構成されて
いる。

【００５２】第一の入力バッファ１Ａの信号状態によ
り、第二の出力段インバータINV2bと直列に配される電
流制限手段Ｑ１７、Ｑ１８が制御され、第二の入力バッ
ファ１Ｂの信号状態により、第三の出力段インバータIN
V2cと直列に配される電流制限手段Ｑ１９、Ｑ２０が制
御される。

【００５３】第三の実施例の場合には、第一の出力段イ
ンバータINV2aは、出力ライン６の双方向への信号変化
に際して常に電流を通ずるが、第二のインバータINV2b
の電流は、第一の入力バッファ１Ａの信号状態により、
その電流制限手段Ｑ１７、Ｑ１８を介して電流路が遮断
されることで制御され、また、第三のインバータINV2c
の電流は、第二の入力バッファ１Ｂの信号状態により同
様に制御されるものである。

【００５４】従って、例えば、双方の入力バッファ１
Ａ、１Ｂの外部入力が何れも”Ｈ”のときには、出力ラ
イン６は唯一つのインバータINV2aによって”Ｈ”か
ら”Ｌ”にゆっくり駆動され、また、入力バッファ１Ａ
又は１Ｂの何れか一方の外部入力が”Ｌ”のときには、
出力ライン６は、第一のインバータINV2aに加えて更に
別のインバータINV2b又はINV2cを介してやや急速に駆動
される。

【００５５】双方の入力バッファ１Ａ、１Ｂの外部入力
が何れも”Ｌ”のときには出力ライン６は三つの出力段
インバータINV2a、INV2b、INV2cを介して急速に駆動さ
れる。掛かる作用により、必要な信号マージンの確保
と、作動の高速の何れもが確保される。

【００５６】図７は、本発明を適用した半導体集積回路
のレイアウトの一例を示すチップレイアウト図である。
同図には、チップ周辺部に配置される入力バッファ及び
出力バッファの内、相互に隣接或いは近接する入力バッ
ファと出力バッファとを連絡する制御ライン３の配線の
一例が示されている。

【００５７】上記各実施例によると、隣接或いは近接す
る入力バッファの信号状態によって制御される電流制限
手段を介して、出力バッファの駆動電流を制限すること
としたので、電源ラインに生ずる電位揺動によって入力
バッファの信号マージンの低下が発生するときには、出
力バッファの電流駆動力が減らされるものである。この
場合、半導体集積回路の作動スピードは低下するが、入
力バッファにおける誤信号の発生が防止される。

【００５８】また、前記電流制限手段の制御を介して、
電源ラインにおける電位揺動の方向が入力バッファにお
ける信号マージンを損わないときには、出力バッファの
駆動電流を通常通りに大きくとって、出力バッファにお
ける高速駆動を可能にする。これによって半導体集積回
路の高速作動が可能である。

【００５９】近年の半導体集積回路においては、作動の
高速化が進んだことから、特に出力バッファにおける電
流駆動力が増大しており、信頼性確保のためのノイズの
低減と、作動の高速化との何れを優先させるかの判断が
困難であった。

【００６０】しかし、本発明により、制御ラインを介し
て行なわれる入力バッファから出力バッファへの信号伝
達及びその信号に従う電流制御手段の作用によって、真
に必要なときにのみ、出力バッファの電流駆動力を小さ
くしてノイズの低減が図られ、そうでないときには、出
力バッファの電流駆動力を大きくすることにより高速化
が図られるので、双方の選定についての判断が容易とな
るものである。

【００６１】なお、上記実施例においては、出力バッフ
ァの出力段を成す出力バッファトランジスタが何れもイ
ンバータを構成するものとして説明したが、出力バッフ
ァトランジスタは、必ずしもインバータとして構成され
ることを要するものではなく、オープンソースのＭＯＳ
トランジスタ或いは、オープンコレクタのバイポーラト
ランジスタ等、任意の構成のものが採用できる。

【００６２】また、本発明において、制御ラインを介し
て与えられる入力バッファからの信号は、唯一つの出力
バッファのみに与えられると限定されるものではなく、
一つの入力バッファから複数の出力バッファに対して信
号伝達を行なうこともできる。同様に、一つの出力バッ
ファには、一以上任意の数の入力バッファから制御ライ
ンを介しての信号伝達が可能である。

【００６３】更に、電流制限手段の構成は、上記実施例
に記載した構成に限定されるものではなく、入力バッフ
ァの信号状態により出力バッファの駆動電流を制御する
ことで足りるのであるから、電流制限手段としてはオン
・オフ制御に限らず、周知の種々の制御方法が採用でき
る。

【００６４】

【発明の効果】以上説明したように、本発明の半導体集
積回路によると、出力バッファの電流駆動力が入力バッ
ファの信号状態によって制御されるので、誤信号発生の
おそれがある信号変化の際には、電流駆動力が小さくさ
れて信号伝達の信頼性が確保され、また、誤信号発生の
おそれがない信号変化の際には、電流駆動力が大きくさ
れて信号伝達の高速性が確保されるため、信号伝達の信
頼性確保及び高速作動の双方が可能な半導体集積回路を
提供できたという顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の第一の実施例の回路図である。

【図３】図２の実施例の回路の作用説明図である。

【図４】本発明の第二の実施例の回路図である。

【図５】本発明の第三の実施例の回路図である。

【図６】従来の半導体集積回路の入力及び出力バッファ
の回路図である。

【図７】本発明の実施例のチップレイアウト図である。

【符号の説明】

１：入力バッファ２：出力バッファ 21：出力バッファトランジスタ 22：電流制限手段３：制御ライン４：パッドＱ１〜Ｑ２０、Ｑ２ａ〜Ｑ２ｃ、Ｑ３ａ〜Ｑ３ｃ：トラ
ンジスタ INV1、INV2a〜INV2c、INV3〜INV6：インバータＶ_DD、Ｖ_SS：電源ライン

Claims

【特許請求の範囲】

【請求項１】入力バッファ（１）と、出力バッファトランジスタ（２１）を備える出力バッフ
ァ（２）と、前記入力バッファ（１）の入力信号に規定される信号を
前記出力バッファ（２）に伝達する制御ライン（３）
と、前記出力バッファ（２）に配され、前記制御ライン
（３）の信号に従って前記出力バッファトランジスタ
（２１）における信号変化時のピーク電流を制限する電
流制限手段（22）とを備えることを特徴とする半導体装
置。
【請求項２】前記電流制限手段（22）は、前記入力バッ
ファ（１）の入力信号がＨレベルの信号であるときに
は、前記出力バッファトランジスタ（２１）の出力信号
におけるＨレベルからＬレベルへの信号変化時の前記ピ
ーク電流を、前記入力信号がＬレベルの信号であるとき
には、前記出力バッファトランジスタ（２１）の出力信
号におけるＬレベルからＨレベルへの信号変化時の前記
ピーク電流を夫々小さく制限することを特徴とする請求
項１記載の半導体装置。
【請求項３】前記出力バッファトランジスタ（２１）が
相互に並列接続される第一及び第二の出力バッファトラ
ンジスタ（INV2a、INV2b）として構成され、前記電流制
限手段（22）が、前記制御ライン（３）の信号に従って
前記双方の出力バッファトランジスタ（INV2a、INV2b）
の一方を通過する電流を阻止する電流阻止手段（Ｑ１１
〜Ｑ２０）として構成されることを特徴とする請求項１
又は２記載の半導体装置。
【請求項４】一の前記出力バッファ（２）と２以上の前
記入力バッファ（１Ａ、１Ｂ）との間に夫々前記制御ラ
イン（３Ａ、３Ｂ）が配され、該制御ライン（３Ａ、３
Ｂ）に対応して夫々前記電流制御手段（Ｑ１３〜Ｑ１
６；Ｑ１７〜Ｑ２０）が配されることを特徴とする請求
項１乃至３の一に記載の半導体集積回路。