JPH0453264A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0453264A JPH0453264A JP2161719A JP16171990A JPH0453264A JP H0453264 A JPH0453264 A JP H0453264A JP 2161719 A JP2161719 A JP 2161719A JP 16171990 A JP16171990 A JP 16171990A JP H0453264 A JPH0453264 A JP H0453264A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- power supply
- transistor
- supply terminal
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract 2
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 12
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は２つの電源系を内蔵し、かつ配線層のみで論理
の切り替えを行うレベルシフト回路内蔵型マスタスライ
ス型半導体装置に関する。
の切り替えを行うレベルシフト回路内蔵型マスタスライ
ス型半導体装置に関する。
［従来の技術］
従来の２つの電源系を使い、かつ配線層のみで論理の切
り替えを行うマスタスライス型半導体装置の入出力（Ｉ
ｌｏ）セルにおいては、第３図のように第一の電源端子
（ｖｄｄｌ）がチップＡ（２５）につながり、第一の電
源端子（ｖ ｄ ｄｌ）と第二の電源端子（ｖｄｄ２）
がレベルシフト回路のあるデツプＢ （２６）に接続さ
れている１゜第一の電源端子（ｖｄｄｌ、）のあるチッ
プＡ（２５）の出力を第二の電源端子（ｖｄｄ２）の電
圧にするために第一の電源端子（ｖｄｄｌ、）の電圧を
持つ信号Ｘを第一の電源端子（ｖｄｄｌ）と第二の電源
端子（ｖｄｄ２）の第二の電源端子（ｖｄｄ２）が第一
段目の入力回路に接続され、第一の電源端子（ｖ ｄ
ｄ、 １ ）が第二段目の入力回路に接続されている。
り替えを行うマスタスライス型半導体装置の入出力（Ｉ
ｌｏ）セルにおいては、第３図のように第一の電源端子
（ｖｄｄｌ）がチップＡ（２５）につながり、第一の電
源端子（ｖ ｄ ｄｌ）と第二の電源端子（ｖｄｄ２）
がレベルシフト回路のあるデツプＢ （２６）に接続さ
れている１゜第一の電源端子（ｖｄｄｌ、）のあるチッ
プＡ（２５）の出力を第二の電源端子（ｖｄｄ２）の電
圧にするために第一の電源端子（ｖｄｄｌ、）の電圧を
持つ信号Ｘを第一の電源端子（ｖｄｄｌ）と第二の電源
端子（ｖｄｄ２）の第二の電源端子（ｖｄｄ２）が第一
段目の入力回路に接続され、第一の電源端子（ｖ ｄ
ｄ、 １ ）が第二段目の入力回路に接続されている。
このとき第二の電源端子（ｖｄｃ１２）の電圧は第一の
電源端子（ｖｄｄｌ）の電圧よりも高いものとする。チ
ップＡから信号Ａを第二の電源端子（ｖｄｄ２）の電圧
で外部に出力する場合にはレベルシフ１〜専用のＩＣで
あるチップＢを図のように接続し、信号Ｘを第の電源端
子（ｖｄｄｌ、）の電圧から第二の電源端子（ｖｄｄ２
）の電圧に変換していた。
電源端子（ｖｄｄｌ）の電圧よりも高いものとする。チ
ップＡから信号Ａを第二の電源端子（ｖｄｄ２）の電圧
で外部に出力する場合にはレベルシフ１〜専用のＩＣで
あるチップＢを図のように接続し、信号Ｘを第の電源端
子（ｖｄｄｌ、）の電圧から第二の電源端子（ｖｄｄ２
）の電圧に変換していた。
Ｃ発明が解決しようとする課題］
しかし従来の回路構成の問題点としては、（］）第一の
電源端子（ｖｄｄｌ）の電圧から第二の電源端子（ｖｄ
ｄ２）の電圧に変換するだめのＩＣ（デツプＢレベルシ
フト回路）が別に必要になりコストが高くなる。（２）
Ｉ１０数が多いと必然的に前記の電圧を変換するだめの
ＩＣ（チップＢレベルシフト回路）の数が増加しプリン
ト基板も大きくぜざるを得す、これが更に多くのコスト
増加を招く。（３）前記電圧を変換するだめのＩＣ（チ
ップＢレベルシフト回路）を信号が通るために速度が極
めて遅くなる。（約８００ｎｓ）等、性能、価格の面で
の問題が大であっノこ。
電源端子（ｖｄｄｌ）の電圧から第二の電源端子（ｖｄ
ｄ２）の電圧に変換するだめのＩＣ（デツプＢレベルシ
フト回路）が別に必要になりコストが高くなる。（２）
Ｉ１０数が多いと必然的に前記の電圧を変換するだめの
ＩＣ（チップＢレベルシフト回路）の数が増加しプリン
ト基板も大きくぜざるを得す、これが更に多くのコスト
増加を招く。（３）前記電圧を変換するだめのＩＣ（チ
ップＢレベルシフト回路）を信号が通るために速度が極
めて遅くなる。（約８００ｎｓ）等、性能、価格の面で
の問題が大であっノこ。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、電圧を変換するだめのレベルシ
フ］・回路を内蔵したコストが安く、かつスピードの早
い高性能の半導体演算装置を提供することにある。
の目的とするところは、電圧を変換するだめのレベルシ
フ］・回路を内蔵したコストが安く、かつスピードの早
い高性能の半導体演算装置を提供することにある。
［課題を解決するだめの手段］
２つの電源系を内蔵し、かつ配線層のみで論理の切り替
えを行うマスタスライス型半導体装置に於て、 （ａ、 ）第一の電源端子手段、 （ｂ）第二の電源端子手段、 （ｃ）第一の電源端子手段を電源とする第一のインバー
タ手段、 （ｄ）前記第一のインパーク手段と一つながっている第
一の入力端子、 （ｅ）第二の電源端子をソース端子としている第一のＰ
ｃ ｈ トランジスタ、 （ｆ ）前記第一のＰ ｃ ｈ ｌ−ランジスクのドレ
イン端子をソース端子とし、ゲート端子が前記第一の入
力端子に接続されている第二のＰ ｃ ｈ トランジス
タ、 （ｇ）第一の入力端子がゲート端子に接続されソース端
子が接地され、またドレイン端子が前記第二のＰ ｃ
ｈ トランジスタのドレイン端子に接続されている第三
のＮ ｃ ｂ ｔ−ランシスク、（ｈ）第二の電源端子
をソース端子とし、第二のＰ ｃ ｈ ｔ・ランジスタ
のドレイン端子がゲー［・端子に接続されている第四の
Ｐ ｃ ｈ トランジスタ、（１）前記第四のＰｃｈ
’ｖランシスタのドレイン端子をソース端子とし、ゲー
ト端子が第一のインバータ手段の出力に接続されている
第五のＰ ｃ ｈ１〜ランジスク、 （、Ｊ）前記第五のＰ ｃ ｈ ｌ・ランジスタのドレ
イン端子がドレイン端子につながり、前記第一のインバ
ータ手段の出力がゲート端子につながり、ソース端子が
接地されている第六のＮｃｈｔ・ランジスタ （ｋ）前記第二のＰ ｃ ｈＩ−ランシスタのドレイン
端子がゲート端子につながっている前記第四のＰｃ１〕
トランジスタ、 （１）前記第五のＰ ｃ １１トランジスタのドレイン
端子を入力とし、第二の電源端子を電源とする第二のイ
ンパーク手段、 （ｍ）前記（ｃ）から（１）までの回路構成を持−つ第
一のレベルシフト手段、 （Ｙ］）前記第一のレベルシフト手段の専用７１７７手
段が前記半導体装置のロジックアレイのなかに少なくと
も一列あることを特徴とする。
えを行うマスタスライス型半導体装置に於て、 （ａ、 ）第一の電源端子手段、 （ｂ）第二の電源端子手段、 （ｃ）第一の電源端子手段を電源とする第一のインバー
タ手段、 （ｄ）前記第一のインパーク手段と一つながっている第
一の入力端子、 （ｅ）第二の電源端子をソース端子としている第一のＰ
ｃ ｈ トランジスタ、 （ｆ ）前記第一のＰ ｃ ｈ ｌ−ランジスクのドレ
イン端子をソース端子とし、ゲート端子が前記第一の入
力端子に接続されている第二のＰ ｃ ｈ トランジス
タ、 （ｇ）第一の入力端子がゲート端子に接続されソース端
子が接地され、またドレイン端子が前記第二のＰ ｃ
ｈ トランジスタのドレイン端子に接続されている第三
のＮ ｃ ｂ ｔ−ランシスク、（ｈ）第二の電源端子
をソース端子とし、第二のＰ ｃ ｈ ｔ・ランジスタ
のドレイン端子がゲー［・端子に接続されている第四の
Ｐ ｃ ｈ トランジスタ、（１）前記第四のＰｃｈ
’ｖランシスタのドレイン端子をソース端子とし、ゲー
ト端子が第一のインバータ手段の出力に接続されている
第五のＰ ｃ ｈ１〜ランジスク、 （、Ｊ）前記第五のＰ ｃ ｈ ｌ・ランジスタのドレ
イン端子がドレイン端子につながり、前記第一のインバ
ータ手段の出力がゲート端子につながり、ソース端子が
接地されている第六のＮｃｈｔ・ランジスタ （ｋ）前記第二のＰ ｃ ｈＩ−ランシスタのドレイン
端子がゲート端子につながっている前記第四のＰｃ１〕
トランジスタ、 （１）前記第五のＰ ｃ １１トランジスタのドレイン
端子を入力とし、第二の電源端子を電源とする第二のイ
ンパーク手段、 （ｍ）前記（ｃ）から（１）までの回路構成を持−つ第
一のレベルシフト手段、 （Ｙ］）前記第一のレベルシフト手段の専用７１７７手
段が前記半導体装置のロジックアレイのなかに少なくと
も一列あることを特徴とする。
［作 用］
本発明の上記の構成による特徴を以下に第１図と第２図
において説明する。第１図において、第の電源端子（’
ｖｄｄｌ）（２）と第二の電源端子（ｖ ｄ ｄ ２
） （＋、、 ）をチップに接続し、また接地端子（
３）を接続する。第２図に示されるレベルシフト手段の
アレイを第１図の中のロジックアレイのなかに専用アレ
イとして図のように配置し、レベルシフト手段の出力を
第二の電源端子（ｖｄｄ２）を電源とする次段のインバ
ータ（第一のＰ ｃ ｈ トランジスタ９、第一のＮｃ
ｈｈランジスタ、］］電の入力にいれる。インバータ手
段の出力はそのまま第二の電源端子手段の電圧系のＩ１
０セルに出される。
において説明する。第１図において、第の電源端子（’
ｖｄｄｌ）（２）と第二の電源端子（ｖ ｄ ｄ ２
） （＋、、 ）をチップに接続し、また接地端子（
３）を接続する。第２図に示されるレベルシフト手段の
アレイを第１図の中のロジックアレイのなかに専用アレ
イとして図のように配置し、レベルシフト手段の出力を
第二の電源端子（ｖｄｄ２）を電源とする次段のインバ
ータ（第一のＰ ｃ ｈ トランジスタ９、第一のＮｃ
ｈｈランジスタ、］］電の入力にいれる。インバータ手
段の出力はそのまま第二の電源端子手段の電圧系のＩ１
０セルに出される。
これにより第一の電源端子（ｖｄｄｌ）の電圧から第二
の電源端子（ｖｄｄ２）の電圧に変換するためのＩＣを
外につける必要がなくなり、また４ｉｉ記電圧を変換す
るためのＩＣ（チップＢレベルシフト回路）を信号が通
らずに前記半導体装置の中たけて信号の変換が可能とな
るため、従来に比べ約８００ｎｓにだいし約２０ｎｓの
デイレイですむため極めて高速化が可能となる特徴を有
する。
の電源端子（ｖｄｄ２）の電圧に変換するためのＩＣを
外につける必要がなくなり、また４ｉｉ記電圧を変換す
るためのＩＣ（チップＢレベルシフト回路）を信号が通
らずに前記半導体装置の中たけて信号の変換が可能とな
るため、従来に比べ約８００ｎｓにだいし約２０ｎｓの
デイレイですむため極めて高速化が可能となる特徴を有
する。
またＩ１０セルに余分な回路をいれなくてすむのでＩ１
０セルの大きさを増加させる必要がなくなり、近年多ピ
ンが要求される半導体装置としても簡単に応用ができる
という特徴を有する。
０セルの大きさを増加させる必要がなくなり、近年多ピ
ンが要求される半導体装置としても簡単に応用ができる
という特徴を有する。
［実 施 例１
第１図は本発明の実施例の半導体装置のレイアラ［・図
である。また第２図は第１図のレベルシフト手段の回路
図を示したものである。
である。また第２図は第１図のレベルシフト手段の回路
図を示したものである。
また第４図は第２図のレベルシフ１〜手段の動作を分か
りやすく説明するためのタイミングチャド図である。
りやすく説明するためのタイミングチャド図である。
第１図、第２図および第４図に従って詳しく説明を進め
ることにする。
ることにする。
第１図において、第二の電源端子（ｖｄｄ２）はチップ
の最外周を回っており、第一の電源端子（ｖｄｄｌ、）
はその内側を回っている。そして接地端子（ＶＳＳ）は
更にその内側を回っている。
の最外周を回っており、第一の電源端子（ｖｄｄｌ、）
はその内側を回っている。そして接地端子（ＶＳＳ）は
更にその内側を回っている。
第一の電源端子（ｖｄｄｌ、）はＰＡＤ （２）より供
給され、チップ内部のロジックに接続されており、第二
の電源端子（ｖ ｄ ｄ、 ２ ）もＰＡＤ（１）より
供給されている。接地端子（ＶＳＳ）はＰＡＤ （３）
につながり、チップの内部のロジックに接続されている
。チップの周辺部にはＩ１０セル（２３）が並んでいる
。またチップのコーナ一部（４，５，６，７）はＩ１０
セル（２２）はおくことが出来ないので、通常は電源線
である第一の電源端子（ｖｄｄｌ）、第二の電源端子（
ｖｄｄ２）と接地端子（ｖｓｓ）を回しているだけであ
る。
給され、チップ内部のロジックに接続されており、第二
の電源端子（ｖ ｄ ｄ、 ２ ）もＰＡＤ（１）より
供給されている。接地端子（ＶＳＳ）はＰＡＤ （３）
につながり、チップの内部のロジックに接続されている
。チップの周辺部にはＩ１０セル（２３）が並んでいる
。またチップのコーナ一部（４，５，６，７）はＩ１０
セル（２２）はおくことが出来ないので、通常は電源線
である第一の電源端子（ｖｄｄｌ）、第二の電源端子（
ｖｄｄ２）と接地端子（ｖｓｓ）を回しているだけであ
る。
次に本発明の内容を分かりやすく説明するためにまず第
２図のレベルシフト手段の回路図を第４図のタイミング
ヂャート図に従って説明をすることにする。第２図のレ
ベルシフｌ−手段の回路図において、第一の電源端子手
段（ｖｄｄｌ）と第の電源端子手段があり、第一の電源
端子手段（ｖ ｄ ｄ ］、 ）を電源とし、第一の入
力端子（ＩＡ）が入力である第一のインバータ手段（Ｐ
ｃｈｌ−ランシスタ１３、Ｎ ｃ ｈ トランジスタ１
４）、第二の電源端子（ｖｄｃ１２）をソース端子とし
ている第一のＰ ｃ ｈ ｌ−ランジスタ（１５） 、
前記第一のＰ ｃ ｈ トランジスタ（１５）のドレイ
ン端子をソース端子とし、ゲト端子が前記第一の入力端
子（ＩＡ）に接続されている第二のＰ ｃ １１ トラ
ンジスタ（１６）、第の入力端子がゲート端子に接続さ
れ、ソース端子が接地され、またドレイン端子が前記第
二のＰｃ１１１−ランジスク（１６）のドレイン端子に
接続されている第三のＮ ｃ ｈ トランジスタ（１，
７）、第二の電源端子をソース端子とし、第二のＰ ｃ
１１ｔ−ランジスタ（１６）のドレイン端子がゲート
端子に接続されている第四のＰｃｈ トランジスタ（１
８）、前記第四のＰｃｈｔ−ランジスタ（１８）のドレ
イン端子をソース端子とし、ゲト端子が第一のインバー
タ手段の出力に接続されている第五のＰ ｃ ｈ ｌ〜
ランジスタ（１９）、前記第五のＰｃｈトランジスタ（
１９）のドレイン端子がドレイン端子につながり、前記
第一のインバータ手段の出力がグー］へ端子につながり
、ソース端子が接地されている第六のＮ ｃ ｈ トラ
ンジスタ（２０）、前記第二のＰ ｃ ））ｌ〜ランジ
スタ（，１６）のドレイン端子がゲー用・端子につなが
っている前記第四のＰ ｃ ｈ ｌ・ランシスタ（１８
）、前記第五のＰ ｃ ｈ トランジスタ（１９）のド
レイン端子を入力とし、第二の電源端子（ｖｃｌｄ２）
を電源とする第二のインバータ手段（Ｐｃｈｌ〜ランシ
スタ２］、、Ｎｃｈｌ・ランシスタ２２）の構成を有し
ている。第１図の中にあるレベルシフ１−手段の構成の
一例として第２図のレベルシフト手段の回路図を上げた
が、レベルシフト手段の構成の仕方はこの実施例だけに
限定されるのではなく、この例は一例である。
２図のレベルシフト手段の回路図を第４図のタイミング
ヂャート図に従って説明をすることにする。第２図のレ
ベルシフｌ−手段の回路図において、第一の電源端子手
段（ｖｄｄｌ）と第の電源端子手段があり、第一の電源
端子手段（ｖ ｄ ｄ ］、 ）を電源とし、第一の入
力端子（ＩＡ）が入力である第一のインバータ手段（Ｐ
ｃｈｌ−ランシスタ１３、Ｎ ｃ ｈ トランジスタ１
４）、第二の電源端子（ｖｄｃ１２）をソース端子とし
ている第一のＰ ｃ ｈ ｌ−ランジスタ（１５） 、
前記第一のＰ ｃ ｈ トランジスタ（１５）のドレイ
ン端子をソース端子とし、ゲト端子が前記第一の入力端
子（ＩＡ）に接続されている第二のＰ ｃ １１ トラ
ンジスタ（１６）、第の入力端子がゲート端子に接続さ
れ、ソース端子が接地され、またドレイン端子が前記第
二のＰｃ１１１−ランジスク（１６）のドレイン端子に
接続されている第三のＮ ｃ ｈ トランジスタ（１，
７）、第二の電源端子をソース端子とし、第二のＰ ｃ
１１ｔ−ランジスタ（１６）のドレイン端子がゲート
端子に接続されている第四のＰｃｈ トランジスタ（１
８）、前記第四のＰｃｈｔ−ランジスタ（１８）のドレ
イン端子をソース端子とし、ゲト端子が第一のインバー
タ手段の出力に接続されている第五のＰ ｃ ｈ ｌ〜
ランジスタ（１９）、前記第五のＰｃｈトランジスタ（
１９）のドレイン端子がドレイン端子につながり、前記
第一のインバータ手段の出力がグー］へ端子につながり
、ソース端子が接地されている第六のＮ ｃ ｈ トラ
ンジスタ（２０）、前記第二のＰ ｃ ））ｌ〜ランジ
スタ（，１６）のドレイン端子がゲー用・端子につなが
っている前記第四のＰ ｃ ｈ ｌ・ランシスタ（１８
）、前記第五のＰ ｃ ｈ トランジスタ（１９）のド
レイン端子を入力とし、第二の電源端子（ｖｃｌｄ２）
を電源とする第二のインバータ手段（Ｐｃｈｌ〜ランシ
スタ２］、、Ｎｃｈｌ・ランシスタ２２）の構成を有し
ている。第１図の中にあるレベルシフ１−手段の構成の
一例として第２図のレベルシフト手段の回路図を上げた
が、レベルシフト手段の構成の仕方はこの実施例だけに
限定されるのではなく、この例は一例である。
次に第４図のタイミングチャート図に従って説明を続け
ることとする。第４図においてＩＡは第の電源端子（ｖ
ｄｄｌ、）の電源系の信号である。この信号をレベルシ
フト手段を用いて第二の電源端子（ｖｄｄ２）の電源系
の信号に変換する場合において、ＩＡがＬがら１１に変
化した時を考えるとする。ＩＡがしから第一の電源端子
（ｖｄｄ １． ）の電源系であるＨに変化すると第６
のＮｃ）］トランジスタ（２０）がＯＮするために信号
ｅが第二の電源端子手段の電源系のＨからＬにさがり、
これによって出力Ｘが第二の電源端子手段の電圧系のＨ
になる。それにともなって第一のＰｃｈ トランジスタ
（１５）もＯＮになり、また第一のＰ ｃ ｈ トラン
ジスタ（１６）はＯＮ、第三のＮｃ ｈ ｌ−ランジス
タ（１７）はＯＦＦになるので信号ｆは第二の電源端子
手段の電圧系のＨになって第四のＰ ｃ ｈ ｌ〜ラン
ジスタ（１８）をＯＦＦにする。この様にして第一の電
源端子手段（ｖｄｄｌ）の電圧系の信号が第二の電源端
子手段の電圧系の信号に変換されるのである。この変換
にががる時間は約２０ｎｓであるが、もしもこの変換を
別のそとずむづのＩＣで行うとすると、出力の部分とデ
ツプの外の負荷容量を駆動する時間とレベルシフト手段
のＩＣの人力部の時間及び変換に要する時間及び出力に
要する時間を合セで約８００ｎＳの時間を要することに
より、レベルシフ］・手段を前記半導体の中に入れるこ
とは性能の面で大変な効果がある。
ることとする。第４図においてＩＡは第の電源端子（ｖ
ｄｄｌ、）の電源系の信号である。この信号をレベルシ
フト手段を用いて第二の電源端子（ｖｄｄ２）の電源系
の信号に変換する場合において、ＩＡがＬがら１１に変
化した時を考えるとする。ＩＡがしから第一の電源端子
（ｖｄｄ １． ）の電源系であるＨに変化すると第６
のＮｃ）］トランジスタ（２０）がＯＮするために信号
ｅが第二の電源端子手段の電源系のＨからＬにさがり、
これによって出力Ｘが第二の電源端子手段の電圧系のＨ
になる。それにともなって第一のＰｃｈ トランジスタ
（１５）もＯＮになり、また第一のＰ ｃ ｈ トラン
ジスタ（１６）はＯＮ、第三のＮｃ ｈ ｌ−ランジス
タ（１７）はＯＦＦになるので信号ｆは第二の電源端子
手段の電圧系のＨになって第四のＰ ｃ ｈ ｌ〜ラン
ジスタ（１８）をＯＦＦにする。この様にして第一の電
源端子手段（ｖｄｄｌ）の電圧系の信号が第二の電源端
子手段の電圧系の信号に変換されるのである。この変換
にががる時間は約２０ｎｓであるが、もしもこの変換を
別のそとずむづのＩＣで行うとすると、出力の部分とデ
ツプの外の負荷容量を駆動する時間とレベルシフト手段
のＩＣの人力部の時間及び変換に要する時間及び出力に
要する時間を合セで約８００ｎＳの時間を要することに
より、レベルシフ］・手段を前記半導体の中に入れるこ
とは性能の面で大変な効果がある。
また」−２レベルシフト手段は第２図に示されるレベル
シフト手段のアレイを第１図の中のロジックアレイの中
に専用アレイとして図のように配置し、レベルシフ［・
手段の出力を第二の電源端子（ｖｄｄ２）を電源とする
次段のインバータ（第のＰ ｃ ｈ トランジスタ９、
第一のＮ ｃ ｈ トランジスタ、１０）の人力にいれ
る。インパーク手段の出力はそのまま第二の電源端子手
段の電圧系のＩ１０セルに出される。このためにＩ１０
セルに１ノベルシフト手段のような余分な回路をいれな
くてすむのでＩ１０セルの大きさを増加させる必要がな
くなり、近年多ピンが要求される半導体装置としても簡
単に応用ができるという特徴を有する。
シフト手段のアレイを第１図の中のロジックアレイの中
に専用アレイとして図のように配置し、レベルシフ［・
手段の出力を第二の電源端子（ｖｄｄ２）を電源とする
次段のインバータ（第のＰ ｃ ｈ トランジスタ９、
第一のＮ ｃ ｈ トランジスタ、１０）の人力にいれ
る。インパーク手段の出力はそのまま第二の電源端子手
段の電圧系のＩ１０セルに出される。このためにＩ１０
セルに１ノベルシフト手段のような余分な回路をいれな
くてすむのでＩ１０セルの大きさを増加させる必要がな
くなり、近年多ピンが要求される半導体装置としても簡
単に応用ができるという特徴を有する。
［発明の効果］
以」二述べたように、本発明の上記の構成によれば第一
の電源端子（ｖｄｄｌ）（２）と第二の電源端子（ｖ
ｄ ｄ ２ ） （１，）をチップに接続し、また接
地端子（３）を接続する。第２図に示されるレベルシフ
ト手段を第１図の中のロジックアレイの中に専用アレイ
どして図のように配置し、その出力を第二の電源端子（
ｖ ｄ ｄ ２）を電源とする次段のインバー：５′（
第一のＰ ｃ ｈ ｈランジスタ９、第一のＮ ｃ ）
）ｈランジスタ、１０）の人力にいれる。インバータ手
段の出力はそのままＩ１０セルに出すことにより、第一
の電源端子（ｖｄｄｌ）の電圧から第二の電源端子（ｖ
ｄｄ２）の電圧に変換するだめのＩＣを外につける必要
がなくなり、また前記電圧を変換するためのそとずけの
ＴＣを信号が通らずに前記半導体装置の中だＢ−１で信
号の変換が可能となるため、従来に比べ約８００ｎｓに
だいし約２０ｎｓのデイレイですむため極めて高速化が
可能となり、またそとずけのデツプが不要になることの
コストの低液化とＩ１０セルにレベルシフ１−手段等の
余分な回路をいれなくてすむのでＩ１０セルの大きさを
増加させる必要がなくなり、また近年多ピンが要求され
る半導体装置としても簡単に応用が出来るなどの特徴を
もちその効果は絶大なものがある。
の電源端子（ｖｄｄｌ）（２）と第二の電源端子（ｖ
ｄ ｄ ２ ） （１，）をチップに接続し、また接
地端子（３）を接続する。第２図に示されるレベルシフ
ト手段を第１図の中のロジックアレイの中に専用アレイ
どして図のように配置し、その出力を第二の電源端子（
ｖ ｄ ｄ ２）を電源とする次段のインバー：５′（
第一のＰ ｃ ｈ ｈランジスタ９、第一のＮ ｃ ）
）ｈランジスタ、１０）の人力にいれる。インバータ手
段の出力はそのままＩ１０セルに出すことにより、第一
の電源端子（ｖｄｄｌ）の電圧から第二の電源端子（ｖ
ｄｄ２）の電圧に変換するだめのＩＣを外につける必要
がなくなり、また前記電圧を変換するためのそとずけの
ＴＣを信号が通らずに前記半導体装置の中だＢ−１で信
号の変換が可能となるため、従来に比べ約８００ｎｓに
だいし約２０ｎｓのデイレイですむため極めて高速化が
可能となり、またそとずけのデツプが不要になることの
コストの低液化とＩ１０セルにレベルシフ１−手段等の
余分な回路をいれなくてすむのでＩ１０セルの大きさを
増加させる必要がなくなり、また近年多ピンが要求され
る半導体装置としても簡単に応用が出来るなどの特徴を
もちその効果は絶大なものがある。
第１図は本発明の一実施例を示す半導体装置のレイアウ
ト図。 第２図は本発明の一実施例のなかに使われているレベル
シフト手段の回路図。 第３図は従来の回路図の一例を示す図。 第４図は第２図の動作を示したタイミングヂャート図。 ・第二の電源端子（ｖｄｄ２）の ＡＤ 第一の電源端子（ｖ ｄ、 ｄ １． ）のＡＤ ３・・・接地端子（ｖｓｓ）のＰＡＤ ４．５．６．７ ・・・半導体装置のコーナ一部 ８・・・レベルシフト手段 Ｐ ｃ ｈ ｌ−ランジスタ １ ・ １０・・・Ｎｃｈｌ〜ランジスタ ｌ ２ ・ ロジックアレイ部 Ｐ型Ｍ ＯＳ ＋−ランジスタ １４、２２ ・・・Ｎ型Ｍ０８トランジスタ １５・・・第一のＰ ｃ ｈ ｌ−ランジスタ１６・・
・第二のＰ ｃ ｈ ｔ−ランジスタ１７・・・第三の
Ｎ ｃ ｈ ｈランジスタ１８・・・第四のＰｃｈトラ
ンジスタ １９・・ 第五のＰ ｃ ｈ ｈランラスタ２０・・・
第六のＮ ｃ ｈ ｌ□ランジスタ２３・・・Ｉ１０セ
ル部 ２４・・・チップＡ ２５・・・デツプＢ ２６・・・レベルシフト手段のアレイ部以上 出願人 セイコーエプソン株式会社
ト図。 第２図は本発明の一実施例のなかに使われているレベル
シフト手段の回路図。 第３図は従来の回路図の一例を示す図。 第４図は第２図の動作を示したタイミングヂャート図。 ・第二の電源端子（ｖｄｄ２）の ＡＤ 第一の電源端子（ｖ ｄ、 ｄ １． ）のＡＤ ３・・・接地端子（ｖｓｓ）のＰＡＤ ４．５．６．７ ・・・半導体装置のコーナ一部 ８・・・レベルシフト手段 Ｐ ｃ ｈ ｌ−ランジスタ １ ・ １０・・・Ｎｃｈｌ〜ランジスタ ｌ ２ ・ ロジックアレイ部 Ｐ型Ｍ ＯＳ ＋−ランジスタ １４、２２ ・・・Ｎ型Ｍ０８トランジスタ １５・・・第一のＰ ｃ ｈ ｌ−ランジスタ１６・・
・第二のＰ ｃ ｈ ｔ−ランジスタ１７・・・第三の
Ｎ ｃ ｈ ｈランジスタ１８・・・第四のＰｃｈトラ
ンジスタ １９・・ 第五のＰ ｃ ｈ ｈランラスタ２０・・・
第六のＮ ｃ ｈ ｌ□ランジスタ２３・・・Ｉ１０セ
ル部 ２４・・・チップＡ ２５・・・デツプＢ ２６・・・レベルシフト手段のアレイ部以上 出願人 セイコーエプソン株式会社
Claims (1)
- 【特許請求の範囲】 ２つの電源系を内蔵し、かつ配線層のみで論理の切り
替えを行うマスタスライス型半導体装置に於て、 （ａ）第一の電源端子手段、 （ｂ）第二の電源端子手段、 （ｃ）第一の電源端子手段を電源とする第一のインバー
タ手段、 （ｄ）前記第一のインバータ手段とつながっている第一
の入力端子、 （ｅ）第二の電源端子をソース端子としている第一のＰ
ｃｈトランジスタ、 （ｆ）前記第一のＰｃｈトランジスタのドレイン端子を
ソース端子とし、ゲート端子が前記第一の入力端子に接
続されている第二のＰｃｈトランジスタ、 （ｇ）第一の入力端子がゲート端子に接続され、ソース
端子が接地され、またドレイン端子が前記第二のＰｃｈ
トランジスタのドレイン端子に接続されている第三のＮ
ｃｈトランジスタ、 （ｈ）第二の電源端子をソース端子とし、第二のＰｃｈ
トランジスタのドレイン端子がゲート端子に接続されて
いる第四のＰｃｈトランジスタ、（ｉ）前記第四のＰｃ
ｈトランジスタのドレイン端子をソース端子とし、ゲー
ト端子が第一のインバータ手段の出力に接続されている
第五のＰｃｈトランジスタ、 （ｊ）前記第五のＰｃｈトランジスタのドレイン端子が
ドレイン端子につながり、前記第一のインバータ手段の
出力がゲート端子につながり、ソース端子が接地されて
いる第六のＮｃｈトランジスタ、 （ｋ）前記第二のＰｃｈトランジスタのドレイン端子が
ゲート端子につながっている前記第四のＰｃｈトランジ
スタ、 （ｌ）前記第五のＰｃｈトランジスタのドレイン端子を
入力とし、第二の電源端子を電源とする第二のインバー
タ手段、 （ｍ）前記（ｃ）から（ｌ）までの回路構成を持つ第一
のレベルシフト手段、 （ｎ）前記第一のレベルシフト手段の専用アレイ手段が
前記半導体装置のロジックアレイのなかに少なくとも一
列あることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161719A JPH0453264A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161719A JPH0453264A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453264A true JPH0453264A (ja) | 1992-02-20 |
Family
ID=15740582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2161719A Pending JPH0453264A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109939A (ja) * | 2005-10-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | システムｌｓｉ |
| JP2007171940A (ja) * | 2005-11-22 | 2007-07-05 | Kyocera Mita Corp | 現像剤攪拌搬送部材、現像剤攪拌搬送装置、現像装置および画像形成装置 |
-
1990
- 1990-06-20 JP JP2161719A patent/JPH0453264A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109939A (ja) * | 2005-10-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | システムｌｓｉ |
| JP2007171940A (ja) * | 2005-11-22 | 2007-07-05 | Kyocera Mita Corp | 現像剤攪拌搬送部材、現像剤攪拌搬送装置、現像装置および画像形成装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6888395B2 (en) | Semiconductor integrated circuit device | |
| US5300835A (en) | CMOS low power mixed voltage bidirectional I/O buffer | |
| EP0180776B1 (en) | Chip-on-chip semiconductor device | |
| JP3866111B2 (ja) | 半導体集積回路及びバーンイン方法 | |
| KR100218843B1 (ko) | 복수의 인터페이스 레벨을 출력 가능한 반도체 집적 회로 장치 | |
| JPS6235716A (ja) | 半導体集積回路装置 | |
| JPH0529551A (ja) | 半導体集積回路 | |
| JPH0453264A (ja) | 半導体装置 | |
| JP3233627B2 (ja) | 半導体装置 | |
| JPH0453265A (ja) | 半導体装置 | |
| US5454116A (en) | Semiconductor integrated circuit with external clock signal and reduced data output delay | |
| JP3436229B2 (ja) | 半導体装置 | |
| JPH0453266A (ja) | 半導体装置 | |
| US7046069B2 (en) | Method to reduce inductive effects of current variations by internal clock phase shifting | |
| RU1811002C (ru) | Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ | |
| JP2527723B2 (ja) | 半導体集積回路装置 | |
| Briggs et al. | 40-MHz CMOS-on-sapphire microprocessor | |
| JPH03159313A (ja) | 出力回路および半導体集積回路装置 | |
| JPS58209142A (ja) | 半導体集積回路装置 | |
| JPH0575038A (ja) | 半導体ｍｏｓ集積回路 | |
| JPH0217658A (ja) | 半導体集積回路装置 | |
| JPH0690664B2 (ja) | バレルシフタ回路 | |
| JPH05342846A (ja) | 半導体集積回路装置 | |
| JPH03205692A (ja) | 半導体メモリ | |
| JPS63232352A (ja) | マスタスライス方式半導体集積回路装置 |