JP3233627B2 - 半導体装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は３つの電源系を内蔵しているレベルシフト回
路内蔵型半導体装置に関する。
路内蔵型半導体装置に関する。
従来の３つの電源系を使う半導体装置の入出力（I/
O）セルにおいては、第３図のように第一の電源端子（v
dd1）がチップＡ（25）につながり、第一の電源端子（v
dd1）と第二の電源端子（vdd2）がレベルシフト回路の
あるチップＢ（26）に接続されている。また第三の電源
端子手段（vdd3）と第一の電源端子手段（vdd1）がレベ
ルシフト回路あるチップＣ（27）に接続されている。第
一の電源端子（vdd1）のあるチップＡ（25）の出力を第
二の電源端子（vdd2）の電圧にするためにチップＢは第
一の電源端子（vdd1）の電圧を持つ信号Ｘを第一の電源
端子（vdd1）と第二の電源端子（vdd2）が第一段目の入
力回路に接続され、第二の電源端子手段（vdd2）が第二
段目の入力回路に接続されている。このとき第二の電源
端子（vdd2）の電圧は第一の電源端子（vdd1）の電圧よ
りも高いものとする。チップＡからの信号Ｘを第二の電
源端子（vdd2）の電圧で外部に出力する場合にはレベル
シフト専用のICであるチップＢを図のように接続し、信
号Ｘを第一の電源端子（vdd1）の電圧から第二の電源端
子（vdd2）の電圧に変換していた。
O）セルにおいては、第３図のように第一の電源端子（v
dd1）がチップＡ（25）につながり、第一の電源端子（v
dd1）と第二の電源端子（vdd2）がレベルシフト回路の
あるチップＢ（26）に接続されている。また第三の電源
端子手段（vdd3）と第一の電源端子手段（vdd1）がレベ
ルシフト回路あるチップＣ（27）に接続されている。第
一の電源端子（vdd1）のあるチップＡ（25）の出力を第
二の電源端子（vdd2）の電圧にするためにチップＢは第
一の電源端子（vdd1）の電圧を持つ信号Ｘを第一の電源
端子（vdd1）と第二の電源端子（vdd2）が第一段目の入
力回路に接続され、第二の電源端子手段（vdd2）が第二
段目の入力回路に接続されている。このとき第二の電源
端子（vdd2）の電圧は第一の電源端子（vdd1）の電圧よ
りも高いものとする。チップＡからの信号Ｘを第二の電
源端子（vdd2）の電圧で外部に出力する場合にはレベル
シフト専用のICであるチップＢを図のように接続し、信
号Ｘを第一の電源端子（vdd1）の電圧から第二の電源端
子（vdd2）の電圧に変換していた。
また第一の電源端子手段（vdd1）の信号X2を第三の電
源端子手段（vdd3）の電圧に変換するためには、第一の
電源端子手段（vdd1）の電圧から第三の電源端子手段
（vdd3）の電圧に変換する専用のレベルシフト用ICであ
るチップＣを図のように接続し、信号X2を第一の電源端
子（vdd1）の電圧から第三の電源端子手段（vdd3）の電
圧に変換していた。
源端子手段（vdd3）の電圧に変換するためには、第一の
電源端子手段（vdd1）の電圧から第三の電源端子手段
（vdd3）の電圧に変換する専用のレベルシフト用ICであ
るチップＣを図のように接続し、信号X2を第一の電源端
子（vdd1）の電圧から第三の電源端子手段（vdd3）の電
圧に変換していた。
しかし従来の回路構成の問題点としては、 （１）第一の電源端子（vdd1）の電圧から第二の電源端
子（vdd2）の電圧に変換するためのIC（チップＢレベル
シフト回路）が別に必要になりコストが高くなる。
子（vdd2）の電圧に変換するためのIC（チップＢレベル
シフト回路）が別に必要になりコストが高くなる。
（２）第一の電源端子（vdd1）の電圧から第三の電源端
子（vdd3）の電圧に変換するためのIC（チップＣレベル
シフト回路）が別に必要になりコストが高くなる。
子（vdd3）の電圧に変換するためのIC（チップＣレベル
シフト回路）が別に必要になりコストが高くなる。
（３）I/O数が多いと必然的に前記の電圧を変換するた
めのIC（チップＢレベルシフト回路およびチップＣレベ
ルシフト回路）の数が増加しプリント基板も大きくせざ
るを得ず、これが更に多くのコスト増加を招く。
めのIC（チップＢレベルシフト回路およびチップＣレベ
ルシフト回路）の数が増加しプリント基板も大きくせざ
るを得ず、これが更に多くのコスト増加を招く。
（３）前記電圧を変換するためのIC（チップ３レベルシ
フト回路およびチップＣ）を信号が通るために速度が極
めて遅くなる。（約800ns）等、性能、価格の面での問
題が大であった。
フト回路およびチップＣ）を信号が通るために速度が極
めて遅くなる。（約800ns）等、性能、価格の面での問
題が大であった。
（４）更に、チップＢ及びチップＣへ接続されるVdd1、
Vdd2及びVdd3の電源線は、第３図のように複雑に引き回
して配線する必要があった。
Vdd2及びVdd3の電源線は、第３図のように複雑に引き回
して配線する必要があった。
そこで本発明はこのような問題点を解決するもので、
その目的とするところは、電圧を変換するためのレベル
シフト回路を内蔵したコストが安く、かつスピードが速
い高性能な半導体装置を提供し、更に、いたずらに配線
の複雑化やそれによるチップ面積の増加を招くこともな
くレベルシフト回路を備えた半導体装置を提供すること
にある。
その目的とするところは、電圧を変換するためのレベル
シフト回路を内蔵したコストが安く、かつスピードが速
い高性能な半導体装置を提供し、更に、いたずらに配線
の複雑化やそれによるチップ面積の増加を招くこともな
くレベルシフト回路を備えた半導体装置を提供すること
にある。
本発明の半導体装置は、内部ロジックと、前記内部ロ
ジックの外周部をとり囲むようにして設けられた接地配
線、第１の電源系配線及び第２の電源系配線並びにそれ
らの外側に設けられた出力パッド（11）を有する入出力
セル部と、を備えた半導体装置であって、前記入出力セ
ル部は、前記接地配線及び前記第１の電源系配線で囲ま
れた領域に設けられ、第１の信号線を介して伝達された
前記第１の電源系の信号を入力とし、前記第２の電源系
の信号にレベルシフトして第２の信号線に出力するレベ
ルシフト回路と、前記第１の電源系配線及び前記第２の
電源系配線で囲まれた領域に設けられ、前記第２の信号
線を介して伝達された前記レベルシフトされた信号を入
力とし、前記入力信号を論理反転した信号を第３の信号
線を介して前記出力パッドへ出力するインバータ回路
（9,10）と、を有し、前記第１の電源系配線に沿った方
向につき、前記第２の信号線と前記インバータ回路の入
力との接続点が、前記レベルシフト回路の出力側に設け
られ、前記第２の電源系配線に沿った方向につき、前記
第３の信号線と出力パッドとの接続点が、前記インバー
タ回路の出力側に設けられたことを特徴とする。
ジックの外周部をとり囲むようにして設けられた接地配
線、第１の電源系配線及び第２の電源系配線並びにそれ
らの外側に設けられた出力パッド（11）を有する入出力
セル部と、を備えた半導体装置であって、前記入出力セ
ル部は、前記接地配線及び前記第１の電源系配線で囲ま
れた領域に設けられ、第１の信号線を介して伝達された
前記第１の電源系の信号を入力とし、前記第２の電源系
の信号にレベルシフトして第２の信号線に出力するレベ
ルシフト回路と、前記第１の電源系配線及び前記第２の
電源系配線で囲まれた領域に設けられ、前記第２の信号
線を介して伝達された前記レベルシフトされた信号を入
力とし、前記入力信号を論理反転した信号を第３の信号
線を介して前記出力パッドへ出力するインバータ回路
（9,10）と、を有し、前記第１の電源系配線に沿った方
向につき、前記第２の信号線と前記インバータ回路の入
力との接続点が、前記レベルシフト回路の出力側に設け
られ、前記第２の電源系配線に沿った方向につき、前記
第３の信号線と出力パッドとの接続点が、前記インバー
タ回路の出力側に設けられたことを特徴とする。
更に、前記半導体装置において、前記第２の電源系の
電圧は前記第１の電源系の電圧よりも高いことを特徴と
する。
電圧は前記第１の電源系の電圧よりも高いことを特徴と
する。
本発明の上記の構成による特徴を以下に第１図と第２
図において説明する。第１図において、第一の電源端子
（vdd1）（２）と第二の電源端子（vdd2）（１）をチッ
プに接続し、また接地端子（３）を接続する。そして第
三の電源端子手段（vdd3）（28）もチップに接続する。
ここで第二の電源端子手段（vdd2）と第三の電源端子手
段（vdd3）は図に示されるようにお互いに分離されてい
る。
図において説明する。第１図において、第一の電源端子
（vdd1）（２）と第二の電源端子（vdd2）（１）をチッ
プに接続し、また接地端子（３）を接続する。そして第
三の電源端子手段（vdd3）（28）もチップに接続する。
ここで第二の電源端子手段（vdd2）と第三の電源端子手
段（vdd3）は図に示されるようにお互いに分離されてい
る。
第一の電源端子手段（vdd1）から第二の電源端子手段
（vdd2）の電圧に信号を変換するには、第２図に示され
るレベルシフト手段を第１図の中のチップ周辺部のI/O
セル（23）列の中に図のように配置し、レベルシフト手
段の出力を第二の電源端子（vdd2）を電源とする次段の
インパータ（第一のPchトランジスタ９、第一のNchトラ
ンジスタ、10）の入力にいれる。インパータ手段の出力
はそのままパッドに出される。
（vdd2）の電圧に信号を変換するには、第２図に示され
るレベルシフト手段を第１図の中のチップ周辺部のI/O
セル（23）列の中に図のように配置し、レベルシフト手
段の出力を第二の電源端子（vdd2）を電源とする次段の
インパータ（第一のPchトランジスタ９、第一のNchトラ
ンジスタ、10）の入力にいれる。インパータ手段の出力
はそのままパッドに出される。
これにより第一の電源端子（vdd1）の電圧から第二の
電源端子（vdd2）の電圧に変換するためのICを外につけ
る必要がなくなり、また前記電圧を変換するためのIC
（チップＢレベルシフト回路）を信号が通らずに前記半
導体装置の中だけで信号の変換が可能となるため、従来
に比べ約800nsにたいし約20nsのディレイですむため極
めて高速化が可能となる特徴を有する。
電源端子（vdd2）の電圧に変換するためのICを外につけ
る必要がなくなり、また前記電圧を変換するためのIC
（チップＢレベルシフト回路）を信号が通らずに前記半
導体装置の中だけで信号の変換が可能となるため、従来
に比べ約800nsにたいし約20nsのディレイですむため極
めて高速化が可能となる特徴を有する。
また第一の電源端子手段（vdd1）から第三の電源端子
手段（vdd3）の電圧に信号を変換するには、同様にして
レベルシフト手段（12）をI/Oセルの29の位置にいれ
る。このことにより第一の電源端子（vdd1）の電圧から
第三の電源端子手段（vdd3）の電圧に変換するためのIC
を外につける必要がなくなり、また前記電圧を変換する
ためのIC（チップＣレベルシフト回路）を信号が通らず
に前記半導体装置の中だけで信号の変換が可能となるた
め、従来に比べ約800nsにたいし約200nsのディレイです
むため極めて高速化が可能となる特徴を有する。
手段（vdd3）の電圧に信号を変換するには、同様にして
レベルシフト手段（12）をI/Oセルの29の位置にいれ
る。このことにより第一の電源端子（vdd1）の電圧から
第三の電源端子手段（vdd3）の電圧に変換するためのIC
を外につける必要がなくなり、また前記電圧を変換する
ためのIC（チップＣレベルシフト回路）を信号が通らず
に前記半導体装置の中だけで信号の変換が可能となるた
め、従来に比べ約800nsにたいし約200nsのディレイです
むため極めて高速化が可能となる特徴を有する。
第１図は本発明の実施例の半導体装置のレイアウト図
である。また第２図は第１図のレベルシフト手段の回路
図を示したものである。
である。また第２図は第１図のレベルシフト手段の回路
図を示したものである。
また第４図は第２図のレベルシフト手段の動作を分か
りやすく説明するためのタイミングチャート図である。
りやすく説明するためのタイミングチャート図である。
第１図、第２図および第４図に従って詳しく説明を進
めることにする。
めることにする。
第１図において、第二の電源端子（vdd2）はチップの
最外周を回っており、第一の電源端子（vdd1）はその内
側を回っている。そして接地端子（vss）は更にその内
側を回っている。
最外周を回っており、第一の電源端子（vdd1）はその内
側を回っている。そして接地端子（vss）は更にその内
側を回っている。
第一の電源端子（vdd1）はPAD（２）より供給され、
チップ内部のロジックに接続されており、第二の電源端
子（vdd2）もPAD（１）より供給されている。接地端子
（vss）はPAD（３）につながり、チップの内部のロジッ
クに接続されている。
チップ内部のロジックに接続されており、第二の電源端
子（vdd2）もPAD（１）より供給されている。接地端子
（vss）はPAD（３）につながり、チップの内部のロジッ
クに接続されている。
また第三の電源端子手段（vdd3）はパッド28に接続さ
れており、ここからレベルシフト手段のあるI/Oセルに
電圧を供給している。
れており、ここからレベルシフト手段のあるI/Oセルに
電圧を供給している。
チップの周辺部にはI/Oセル（23）が並んでいる。I/O
セル（23）列の中にはレベルシフト手段８が図のように
配置され、このレベルシフト手段の出力を第二の電源端
子（vdd2）を電源とする次段のインパータ（第一のPch
トランジスタ９、第一のNchトランジスタ、10）の入力
に接続している。インパータ手段の出力はそのままパッ
ドに出される。VDD1及びVDD2に沿った方向についてみて
みると、レベルシフト手段の入力点、レベルシフト手段
の出力点、インバータの入力点、インバータの出力点及
びパッドの接続点という順で各接続点が順番に配置され
ていることが第１図には記載されている。
セル（23）列の中にはレベルシフト手段８が図のように
配置され、このレベルシフト手段の出力を第二の電源端
子（vdd2）を電源とする次段のインパータ（第一のPch
トランジスタ９、第一のNchトランジスタ、10）の入力
に接続している。インパータ手段の出力はそのままパッ
ドに出される。VDD1及びVDD2に沿った方向についてみて
みると、レベルシフト手段の入力点、レベルシフト手段
の出力点、インバータの入力点、インバータの出力点及
びパッドの接続点という順で各接続点が順番に配置され
ていることが第１図には記載されている。
チップのコーナー部（４、５、６、７）はI/Oセル（2
2）はおくことが出来ないので、通常は電源線である第
一の電源端子（vdd1）、第二の電源端子（vdd2）と接地
端子（vss）を回しているだけである。
2）はおくことが出来ないので、通常は電源線である第
一の電源端子（vdd1）、第二の電源端子（vdd2）と接地
端子（vss）を回しているだけである。
次に本発明の内容を分かりやすく説明するためにまず
第２図のレベルシフト手段の回路図を第４図のタイミン
グチャート図に従って説明をすることにする。ここでは
第一の電源端子手段の電圧から第二の電源端子手段の電
圧に変換する場合を扱うが、これは第一の電源端子手段
の電圧から第三の電源端子手段（vdd3）の電圧に変換す
るときにも全く同様の仕組みで行われる。
第２図のレベルシフト手段の回路図を第４図のタイミン
グチャート図に従って説明をすることにする。ここでは
第一の電源端子手段の電圧から第二の電源端子手段の電
圧に変換する場合を扱うが、これは第一の電源端子手段
の電圧から第三の電源端子手段（vdd3）の電圧に変換す
るときにも全く同様の仕組みで行われる。
第２図のレベルシフト手段の回路図において、第一の
電源端子手段（vdd1）と第二の電源端子手段があり、第
一の音源端子手段（vdd1）を電源とし、第一の入力端子
（IA）が入力である第一のインバータ手段（Pchトラン
ジスタ13、Nchトランジスタ14）、第二の電源端子（vdd
2）をソース端子としている第一のPchトランジスタ（1
5）、前記第一のPchトランジスタ（15）のドレイン端子
をソース端子とし、ゲート端子が前記第一の入力端子
（IA）に接続されている第二のPchトランジスタ（1
6）、第一の入力端子がゲート端子に接続され、ソース
端子が接地され、またドレイン端子が前記第二のPchト
ランジスタ（16）のドレイン端子に接続されている第三
のNchトランジスタ（17）、第二の電源端子をソース端
子とし、第二のPchトランジスタ（16）のドレイン端子
がゲート端子に接続されている第四のPchトランジスタ
（18）、前記第四のPchトランジスタ（18）のドレイン
端子をソース端子とし、ゲート端子が第一のインバータ
手段の出力に接続されている第五のPchトランジスタ（1
9）、前記第五のPchトランジスタ（19）のドレイン端子
がドレイン端子につながり、前記第一のインバータ手段
の出力がゲート端子につながり、ソース端子が接地され
ている第六のNchトランジスタ（20）、前記第二のPchト
ランジスタ（16）のドレイン端子がゲート端子につなが
っている前記第四のPchトランジスタ（18）、前記第五
のPchトランジスタ（19）のドレイン端子を入力とし、
第二の電源端子（vdd2）を電源とする第二のインバータ
手段（Pchトランジスタ21、Nchトランジスタ22）の構成
を有している。第１図の中にあるレベルシフト手段の構
成の一例として第２図のレベルシフト手段の回路図を上
げたが、レベルシフト手段の構成の仕方はこの実施例だ
けに限定されるのではなく、この例は一例である。
電源端子手段（vdd1）と第二の電源端子手段があり、第
一の音源端子手段（vdd1）を電源とし、第一の入力端子
（IA）が入力である第一のインバータ手段（Pchトラン
ジスタ13、Nchトランジスタ14）、第二の電源端子（vdd
2）をソース端子としている第一のPchトランジスタ（1
5）、前記第一のPchトランジスタ（15）のドレイン端子
をソース端子とし、ゲート端子が前記第一の入力端子
（IA）に接続されている第二のPchトランジスタ（1
6）、第一の入力端子がゲート端子に接続され、ソース
端子が接地され、またドレイン端子が前記第二のPchト
ランジスタ（16）のドレイン端子に接続されている第三
のNchトランジスタ（17）、第二の電源端子をソース端
子とし、第二のPchトランジスタ（16）のドレイン端子
がゲート端子に接続されている第四のPchトランジスタ
（18）、前記第四のPchトランジスタ（18）のドレイン
端子をソース端子とし、ゲート端子が第一のインバータ
手段の出力に接続されている第五のPchトランジスタ（1
9）、前記第五のPchトランジスタ（19）のドレイン端子
がドレイン端子につながり、前記第一のインバータ手段
の出力がゲート端子につながり、ソース端子が接地され
ている第六のNchトランジスタ（20）、前記第二のPchト
ランジスタ（16）のドレイン端子がゲート端子につなが
っている前記第四のPchトランジスタ（18）、前記第五
のPchトランジスタ（19）のドレイン端子を入力とし、
第二の電源端子（vdd2）を電源とする第二のインバータ
手段（Pchトランジスタ21、Nchトランジスタ22）の構成
を有している。第１図の中にあるレベルシフト手段の構
成の一例として第２図のレベルシフト手段の回路図を上
げたが、レベルシフト手段の構成の仕方はこの実施例だ
けに限定されるのではなく、この例は一例である。
次に第４図のタイミングチャート図に従って説明を続
けることとする。第４図においてIAは第一の電源端子
（vdd1）の電源系の信号である。この信号をレベルシフ
ト手段を用いて第二の電源端子（vdd2）の電源系の信号
に変換する場合において、IAがＬからＨに変化した時を
考えるとする。IAがＬから第一の電源端子（vdd1）の電
源系であるＨに変化すると第六のNchトランジスタ（2
0）がONするために信号ｅが第二の電源端子手段の電源
系のＨからＬにさがり、これによって出力Ｘが第二の電
源端子手段の電圧系のＨになる。それにともなって第一
のPchトランジスタ（15）もONになり、また第二のPchト
ランジスタ（16）はON、第三のNchトランジスタ（17）
はOFFになるので信号ｆは第二の電源端子手段の電圧系
のＨになって第四のPchトランジスタ（18）をOFFにす
る。この様にして第一の電源端子手段（vdd1）の電圧系
の信号が第二の電源端子手段の電圧系の信号に変換され
るのである。この変換にかかる時間は約20nsであるが、
もしもこの変換を別のそとずけのICで行うとすると、出
力の部分とチップの外の負荷容量を駆動する時間とレベ
ルシフト手段のICの入力部の時間及び変換に要する時間
及び出力に要する時間を合わせ約800nsの時間を要する
ことになり、レベルシフト手段を前記半導体の中に入れ
ることは性能の面で大変な効果がある。また上記レベル
シフト手段はI/Oセル部分において使うために、これを
半導体装置の周辺部にあるI/Oセルにいれることで変換
は高速にできる。
けることとする。第４図においてIAは第一の電源端子
（vdd1）の電源系の信号である。この信号をレベルシフ
ト手段を用いて第二の電源端子（vdd2）の電源系の信号
に変換する場合において、IAがＬからＨに変化した時を
考えるとする。IAがＬから第一の電源端子（vdd1）の電
源系であるＨに変化すると第六のNchトランジスタ（2
0）がONするために信号ｅが第二の電源端子手段の電源
系のＨからＬにさがり、これによって出力Ｘが第二の電
源端子手段の電圧系のＨになる。それにともなって第一
のPchトランジスタ（15）もONになり、また第二のPchト
ランジスタ（16）はON、第三のNchトランジスタ（17）
はOFFになるので信号ｆは第二の電源端子手段の電圧系
のＨになって第四のPchトランジスタ（18）をOFFにす
る。この様にして第一の電源端子手段（vdd1）の電圧系
の信号が第二の電源端子手段の電圧系の信号に変換され
るのである。この変換にかかる時間は約20nsであるが、
もしもこの変換を別のそとずけのICで行うとすると、出
力の部分とチップの外の負荷容量を駆動する時間とレベ
ルシフト手段のICの入力部の時間及び変換に要する時間
及び出力に要する時間を合わせ約800nsの時間を要する
ことになり、レベルシフト手段を前記半導体の中に入れ
ることは性能の面で大変な効果がある。また上記レベル
シフト手段はI/Oセル部分において使うために、これを
半導体装置の周辺部にあるI/Oセルにいれることで変換
は高速にできる。
以上述べたように、本発明の上記の構成によれば第一
の電源端子（vdd1）（２）と第二の電源端子（vdd2）
（１）をチップに接続し、また接地端子（３）を接続す
る。第三の電源端子手段（vdd3）も接続されており、こ
こからレベルシフト手段のあるI/Oセルに電圧を供給
し、第２図に示されるレベルシフト手段を第１図の中の
チップ周辺部のI/Oセル（23）列の中に図のように配置
し、レベルシフト手段の出力を第二の電源端子（vdd2）
を電源とする次段のインバータ（第一のPchトランジス
タ９、第一のNchトランジスタ、10）の入力にいれる。
また第三の電源端子手段（vdd3）に接続されたレベルシ
フト手段を第１図の中のチップ周辺部のI/Oセル（29）
列の中に図のように配置し、レベルシフト手段の出力を
第三の電源端子手段（vdd3）を電源とする次段のインバ
ータ（第一のPchトランジスタ９、第一のNchトランジス
タ、10）の入力にいれる。
の電源端子（vdd1）（２）と第二の電源端子（vdd2）
（１）をチップに接続し、また接地端子（３）を接続す
る。第三の電源端子手段（vdd3）も接続されており、こ
こからレベルシフト手段のあるI/Oセルに電圧を供給
し、第２図に示されるレベルシフト手段を第１図の中の
チップ周辺部のI/Oセル（23）列の中に図のように配置
し、レベルシフト手段の出力を第二の電源端子（vdd2）
を電源とする次段のインバータ（第一のPchトランジス
タ９、第一のNchトランジスタ、10）の入力にいれる。
また第三の電源端子手段（vdd3）に接続されたレベルシ
フト手段を第１図の中のチップ周辺部のI/Oセル（29）
列の中に図のように配置し、レベルシフト手段の出力を
第三の電源端子手段（vdd3）を電源とする次段のインバ
ータ（第一のPchトランジスタ９、第一のNchトランジス
タ、10）の入力にいれる。
インバータ手段の出力はそのままパッドに出すことに
より、第一の電源端子（vdd1）の電圧から第二の電源端
子（vdd2）の電圧に変換するためのICを外につける必要
がなくなり、また前記電圧を変換するためのそとずけの
ICを信号が通らずに前記半導体装置の中だけで信号の変
換が可能となるため、従来に比べ約800nsにたいし約20n
sのディレイですむため極めて高速化が可能となる。更
に、I/Oセル内部に既に設けられているVdd1、Vdd2及びV
ss配線から直にレベルシフト回路への電源配線をするこ
とができるので、いたずらに配線の複雑化やそれによる
チップ面積の増加を招くこともない。またこれらの効果
は第一の電源端子手段−の電圧から第三の電源端子手段
（vdd3）の電圧に変換するときにも全く同じことがいえ
る。そのうえそとずけのチップが不要になることのコス
トの低減化が可能等の特徴をもちその効果は絶大なもの
がある。
より、第一の電源端子（vdd1）の電圧から第二の電源端
子（vdd2）の電圧に変換するためのICを外につける必要
がなくなり、また前記電圧を変換するためのそとずけの
ICを信号が通らずに前記半導体装置の中だけで信号の変
換が可能となるため、従来に比べ約800nsにたいし約20n
sのディレイですむため極めて高速化が可能となる。更
に、I/Oセル内部に既に設けられているVdd1、Vdd2及びV
ss配線から直にレベルシフト回路への電源配線をするこ
とができるので、いたずらに配線の複雑化やそれによる
チップ面積の増加を招くこともない。またこれらの効果
は第一の電源端子手段−の電圧から第三の電源端子手段
（vdd3）の電圧に変換するときにも全く同じことがいえ
る。そのうえそとずけのチップが不要になることのコス
トの低減化が可能等の特徴をもちその効果は絶大なもの
がある。
第１図は本発明の一実施例を示す半導体装置のレイアウ
ト図。 第２図は本発明の一実施例のなかに使われているレベル
シフト手段の回路図。 第３図は従来の回路図の一例を示す図。 第４図は第２図の動作を示したタイミングチャート図。 １……第二の電源端子（vdd2）のPAD ２……第一の電源端子（vdd1）のPAD ３……接地端子（vss）のPAD ４、５、６、７……半導体装置のコーナー部 ８……レベルシフト手段 ９……Pchトランジスタ 10……Nchトランジスタ 11……出力パッド 12……ロジック部 13、21……Ｐ型MOSトランジスタ 14、22……Ｎ型MOSトランジスタ 15……第一のPchトランジスタ 16……第二のPchトランジスタ（16） 17……第三のNchトランジスタ（17） 18……第四のPchトランジスタ（18） 19……第五のPchトランジスタ（19） 20……第六のNchトランジスタ（20） 23……I/Oセル部 25……チップＡ 26……チップＢ 27……チップＣ 28……第三の電源端子手段（vdd3） 29……第三の電源端子手段（vdd3）系のレベルシフト手
段を持つI/Oセル
ト図。 第２図は本発明の一実施例のなかに使われているレベル
シフト手段の回路図。 第３図は従来の回路図の一例を示す図。 第４図は第２図の動作を示したタイミングチャート図。 １……第二の電源端子（vdd2）のPAD ２……第一の電源端子（vdd1）のPAD ３……接地端子（vss）のPAD ４、５、６、７……半導体装置のコーナー部 ８……レベルシフト手段 ９……Pchトランジスタ 10……Nchトランジスタ 11……出力パッド 12……ロジック部 13、21……Ｐ型MOSトランジスタ 14、22……Ｎ型MOSトランジスタ 15……第一のPchトランジスタ 16……第二のPchトランジスタ（16） 17……第三のNchトランジスタ（17） 18……第四のPchトランジスタ（18） 19……第五のPchトランジスタ（19） 20……第六のNchトランジスタ（20） 23……I/Oセル部 25……チップＡ 26……チップＢ 27……チップＣ 28……第三の電源端子手段（vdd3） 29……第三の電源端子手段（vdd3）系のレベルシフト手
段を持つI/Oセル
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−89345（ＪＰ，Ａ) 特開 平１−255317（ＪＰ，Ａ) 特開 平１−93145（ＪＰ，Ａ) 特開 平１−196917（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0175 - 19/0185 H01L 27/04 - 27/118
Claims (2)
- 【請求項１】内部ロジックと、 前記内部ロジックの外周部をとり囲むようにして設けら
れた接地配線、第１の電源系配線及び第２の電源系配線
並びにそれらの外側に設けられた出力パッド（11）を有
する入出力セル部と、を備えた半導体装置であって、 前記入出力セル部は、 前記接地配線及び前記第１の電源系配線で囲まれた領域
に設けられ、第１の信号線を介して伝達された前記第１
の電源系の信号を入力とし、前記第２の電源系の信号に
レベルシフトして第２の信号線に出力するレベルシフト
回路と、 前記第１の電源系配線及び前記第２の電源系配線で囲ま
れた領域に設けられ、前記第２の信号線を介して伝達さ
れた前記レベルシフトされた信号を入力とし、前記入力
信号を論理反転した信号を第３の信号線を介して前記出
力パッドへ出力するインバータ回路（9,10）と、を有
し、 前記第１の電源系配線に沿った方向につき、前記第２の
信号線と前記インバータ回路の入力との接続点が、前記
レベルシフト回路の出力側に設けられ、 前記第２の電源系配線に沿った方向につき、前記第３の
信号線と出力パッドとの接続点が、前記インバータ回路
の出力側に設けられたことを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、 前記第２の電源系の電圧は前記第１の電源系の電圧より
も高いことを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16172190A JP3233627B2 (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
| JP2000029201A JP3436229B2 (ja) | 1990-06-20 | 2000-02-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16172190A JP3233627B2 (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000029201A Division JP3436229B2 (ja) | 1990-06-20 | 2000-02-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0451714A JPH0451714A (ja) | 1992-02-20 |
| JP3233627B2 true JP3233627B2 (ja) | 2001-11-26 |
Family
ID=15740620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16172190A Expired - Fee Related JP3233627B2 (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233627B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2822781B2 (ja) * | 1992-06-11 | 1998-11-11 | 三菱電機株式会社 | マスタスライス方式半導体集積回路装置 |
| JP4963144B2 (ja) * | 2000-06-22 | 2012-06-27 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP3433731B2 (ja) | 2000-11-10 | 2003-08-04 | セイコーエプソン株式会社 | Ｉ／ｏセル配置方法及び半導体装置 |
| JP4671739B2 (ja) | 2005-04-05 | 2011-04-20 | パナソニック株式会社 | 半導体集積回路装置及びこれに備えるｉ／ｏセル |
-
1990
- 1990-06-20 JP JP16172190A patent/JP3233627B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0451714A (ja) | 1992-02-20 |
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