JPH0453265A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0453265A JPH0453265A JP16172090A JP16172090A JPH0453265A JP H0453265 A JPH0453265 A JP H0453265A JP 16172090 A JP16172090 A JP 16172090A JP 16172090 A JP16172090 A JP 16172090A JP H0453265 A JPH0453265 A JP H0453265A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- power supply
- transistor
- supply terminal
- whose
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 abstract 2
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は２つの電源系を内蔵し、かつ配線層のみで論理
の切り替えを行うレベルシフト回路内蔵型マスタスライ
ス型半導体装置に関する。
の切り替えを行うレベルシフト回路内蔵型マスタスライ
ス型半導体装置に関する。
（従来の技術１
従来の２つの電源系を使い、かつ配線層のみで論理の切
り替えを行うマスタスライス型半導体装置のＩ／Ｏセル
に４３いては、第３図のように第一の電源端子（ｖｄｄ
ｌ）がデツプＡ （２５）につながり、第一の電源端子
（〜７ ｃｌ ｄ １． ）と第二〇電源端子（ｖｄｄ
２）がレベルシフト回路のあるデツプＢ（２６，）に接
続されている。第一の電源端子（ｖｄｄｌ）のあるチッ
プＡ（２５）の出力を第二の電源端子（ｖｄｄ２）の電
圧にするために第一の電源端子（ｖｄｄｌ、）の電圧を
持つ信号Ｘを第一の電源端子（ｖｄｄｌ）と第二の電源
端子（ｖｄｄ２）の第二の電源端子（ｖｄｄ２）が第一
段目の入力回路に接続され、第一の電源端子（ｖｄ、ｄ
ｌ）が第二段目の入力回路に接続されている。このとき
第二の電源端子（ｖｄｄ２）の電圧は第一の電源端子（
ｖｄｄｌ）の電圧よりも高いものとする。デツプＡから
信号Ａを第二の電源端子（ｖｄｄ２）の電圧で外部に出
力する場合にはレベルシフト専用のＩＣであるチップＩ
３を図のように接続し、信号Ｘを第一の電源端子（ｖｄ
ｄｌ）の電圧から第二の電源端子（ｖｄｄ２）の電圧に
変換していた。
り替えを行うマスタスライス型半導体装置のＩ／Ｏセル
に４３いては、第３図のように第一の電源端子（ｖｄｄ
ｌ）がデツプＡ （２５）につながり、第一の電源端子
（〜７ ｃｌ ｄ １． ）と第二〇電源端子（ｖｄｄ
２）がレベルシフト回路のあるデツプＢ（２６，）に接
続されている。第一の電源端子（ｖｄｄｌ）のあるチッ
プＡ（２５）の出力を第二の電源端子（ｖｄｄ２）の電
圧にするために第一の電源端子（ｖｄｄｌ、）の電圧を
持つ信号Ｘを第一の電源端子（ｖｄｄｌ）と第二の電源
端子（ｖｄｄ２）の第二の電源端子（ｖｄｄ２）が第一
段目の入力回路に接続され、第一の電源端子（ｖｄ、ｄ
ｌ）が第二段目の入力回路に接続されている。このとき
第二の電源端子（ｖｄｄ２）の電圧は第一の電源端子（
ｖｄｄｌ）の電圧よりも高いものとする。デツプＡから
信号Ａを第二の電源端子（ｖｄｄ２）の電圧で外部に出
力する場合にはレベルシフト専用のＩＣであるチップＩ
３を図のように接続し、信号Ｘを第一の電源端子（ｖｄ
ｄｌ）の電圧から第二の電源端子（ｖｄｄ２）の電圧に
変換していた。
［発明が解決しようとする課題１
しかし従来の回路構成の問題点としては、（ｌ）第一の
電源端子（ｖｄｄｌ）の電圧がら第二の電源端子（ｖ
ｄ、 ｄ、 ２ ）の電圧に変換するためのＩＣ（チッ
プＢレベルシフト回路）が別に必要になりコストが高く
なる。（２）Ｉ／Ｏ数が多いと必然的に前記の電圧を変
換するためのＩＣ（チップＢレベルシフト回路）の数が
増加しプリン１一基板も大きくせざるを得す、これが更
に多くのコス［・増加を招く。（３）前記電圧を変換す
るためのＩＣ（チップＢレベルシフト回路）を信号が通
るために速度が極めて遅くなる。（約８０００ｓ）等、
性能、価格の面での問題が大であった。
電源端子（ｖｄｄｌ）の電圧がら第二の電源端子（ｖ
ｄ、 ｄ、 ２ ）の電圧に変換するためのＩＣ（チッ
プＢレベルシフト回路）が別に必要になりコストが高く
なる。（２）Ｉ／Ｏ数が多いと必然的に前記の電圧を変
換するためのＩＣ（チップＢレベルシフト回路）の数が
増加しプリン１一基板も大きくせざるを得す、これが更
に多くのコス［・増加を招く。（３）前記電圧を変換す
るためのＩＣ（チップＢレベルシフト回路）を信号が通
るために速度が極めて遅くなる。（約８０００ｓ）等、
性能、価格の面での問題が大であった。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、電圧を変換するためのレベルシ
フト回路を内蔵したコスｌ−が安く、かつスピードの早
い高性能の半導体演算装置を提供することにある。
の目的とするところは、電圧を変換するためのレベルシ
フト回路を内蔵したコスｌ−が安く、かつスピードの早
い高性能の半導体演算装置を提供することにある。
２つの電源系を内蔵し、かつ配線層のみで論理の切り替
えを行うマスタスライス型半導体装置に於Ｃ （ａ）第一の電源端子手段、 （ｂ）第二の電源端子手段、 （Ｃ）第一の電源端子手段を電源とする第一のインバー
タ手段、 （ｄ、 ）前記第一のインバータ手段とつながっている
第一の入力端子、 （ｅ）第二の電源端子をソース端子としている第一のＰ
ｃ ｈ トランジスタ、 （ｆ）前記第一のＰ ｃ ｈ トランジスタのドレイン
端子をソース端子とし、ゲート端子が前記第一の入力端
子に接続されている第二のＰ ｃ ｈ トランジスタ、 （ｇ）第一の入力端子がゲート端子に接続され、ソース
端子が接地され、またドレイン端子が前記第二のＰ ｃ
ｈ ｌ□ランジスタのドレイン端子に接続されている
第三のＮ ｃ ｈ トランジスタ、（ｌ］）第二の電源
端子をソース端子とし、第二のＰ ｃ ｈ トランジス
タのドレイン端子がゲート端子に接続されている第四の
Ｐ ｃ ｈ ）−ランジスタ、（ｌ）前記第四のＰ ｃ
ｈ ）ランシスタのドレイン端子をソース端子とし、
ゲート端子が第一のインバータ手段の出力に接続されて
いる第五のＰ ｃ ｈ１〜ランシスタ、 （、Ｊ）前記第五のｉ）ｃ ｈ Ｉ−ランシスタのドレ
イン端子がドレイン端子につながり、前記第一のインハ
ーク手段の出力がゲート端子につながり、ソース端子が
接地されてい冷第六のＮｃｌ〕トランジスタ、 （ｋ、 ）前記第二のＰ ｃ ｈ トランジスタのドレ
イン端子がゲート端子につながっている前記第四のＰｃ
ｈ （−ランシスタ、 （ｌ）前記第五のＰ ｃ ｈ ｌ〜ランジスタのドレイ
ン端子を入力とし、第二の電源端子を電源とする第のイ
ンバータ手段、 （ｎ］）前記（ｃ）から（ｌ）までの回路構成を持つ第
一の１ノベルシフト手段、 （ｒｌ）前記第一のレベルシフト手段が前記半導体装置
にＪ３いて周辺部の■／○セル部に少なくともつあるこ
とを特徴とする。
えを行うマスタスライス型半導体装置に於Ｃ （ａ）第一の電源端子手段、 （ｂ）第二の電源端子手段、 （Ｃ）第一の電源端子手段を電源とする第一のインバー
タ手段、 （ｄ、 ）前記第一のインバータ手段とつながっている
第一の入力端子、 （ｅ）第二の電源端子をソース端子としている第一のＰ
ｃ ｈ トランジスタ、 （ｆ）前記第一のＰ ｃ ｈ トランジスタのドレイン
端子をソース端子とし、ゲート端子が前記第一の入力端
子に接続されている第二のＰ ｃ ｈ トランジスタ、 （ｇ）第一の入力端子がゲート端子に接続され、ソース
端子が接地され、またドレイン端子が前記第二のＰ ｃ
ｈ ｌ□ランジスタのドレイン端子に接続されている
第三のＮ ｃ ｈ トランジスタ、（ｌ］）第二の電源
端子をソース端子とし、第二のＰ ｃ ｈ トランジス
タのドレイン端子がゲート端子に接続されている第四の
Ｐ ｃ ｈ ）−ランジスタ、（ｌ）前記第四のＰ ｃ
ｈ ）ランシスタのドレイン端子をソース端子とし、
ゲート端子が第一のインバータ手段の出力に接続されて
いる第五のＰ ｃ ｈ１〜ランシスタ、 （、Ｊ）前記第五のｉ）ｃ ｈ Ｉ−ランシスタのドレ
イン端子がドレイン端子につながり、前記第一のインハ
ーク手段の出力がゲート端子につながり、ソース端子が
接地されてい冷第六のＮｃｌ〕トランジスタ、 （ｋ、 ）前記第二のＰ ｃ ｈ トランジスタのドレ
イン端子がゲート端子につながっている前記第四のＰｃ
ｈ （−ランシスタ、 （ｌ）前記第五のＰ ｃ ｈ ｌ〜ランジスタのドレイ
ン端子を入力とし、第二の電源端子を電源とする第のイ
ンバータ手段、 （ｎ］）前記（ｃ）から（ｌ）までの回路構成を持つ第
一の１ノベルシフト手段、 （ｒｌ）前記第一のレベルシフト手段が前記半導体装置
にＪ３いて周辺部の■／○セル部に少なくともつあるこ
とを特徴とする。
［作 用１
本発明の上記の構成による特徴を以下に第１図と第２図
において説明する。第１図において、第の電源端子（ｖ
ｒｌｄｌ）（２）と第二の電源端子（ｖｄｄ２）（ｌ，
）をチップに接続し、また接地端子（３）を接続する。
において説明する。第１図において、第の電源端子（ｖ
ｒｌｄｌ）（２）と第二の電源端子（ｖｄｄ２）（ｌ，
）をチップに接続し、また接地端子（３）を接続する。
第２図に示されるレベルシフト手段を第１図の中のチッ
プ周辺部の工／Ｏセル（２３）列の中に図のように配置
し、レベルシフト手段の出力を第二の電源端子（ｖｄｄ
２）を電源とする次段のインバータ（第一のＰｃ１〕ト
ランジスタ９、第一のＮｃｈｌ−ランジスタ、／Ｏ）の
入力にいれる。インバータ手段の出力はそのままパッド
に出される。
プ周辺部の工／Ｏセル（２３）列の中に図のように配置
し、レベルシフト手段の出力を第二の電源端子（ｖｄｄ
２）を電源とする次段のインバータ（第一のＰｃ１〕ト
ランジスタ９、第一のＮｃｈｌ−ランジスタ、／Ｏ）の
入力にいれる。インバータ手段の出力はそのままパッド
に出される。
これにより第一の電源端子（ｖｄｄｌ）の電圧から第二
の電源端子（ｖｄｄ２）の電圧に変換するだめのＩＣ，
を外につむつる必要がなくなり、また前記電圧を変換す
るだめのＩＣ（チップＢレベルシフト回路）を信号が通
らずに前記半導体装置の中たけて信号の変換が可能とな
るため、従来に比べ約８００ｎｓにだいし約２０ｎｓの
デイレイですむため極めて高速化が可能となる特徴を有
す〔実 施 例１ 第１図は本発明の実施例の半導体装置のレイアウト図で
ある。また第２図は第１図のレベルシフト手段の回路図
を示したものである。
の電源端子（ｖｄｄ２）の電圧に変換するだめのＩＣ，
を外につむつる必要がなくなり、また前記電圧を変換す
るだめのＩＣ（チップＢレベルシフト回路）を信号が通
らずに前記半導体装置の中たけて信号の変換が可能とな
るため、従来に比べ約８００ｎｓにだいし約２０ｎｓの
デイレイですむため極めて高速化が可能となる特徴を有
す〔実 施 例１ 第１図は本発明の実施例の半導体装置のレイアウト図で
ある。また第２図は第１図のレベルシフト手段の回路図
を示したものである。
また第４図は第２図のレベルシフト手段の動作を分かり
やすく説明するだめのタイミングチャト図である。
やすく説明するだめのタイミングチャト図である。
第１図、第２図および第４図に従って詳しく説明を進め
ることにする。
ることにする。
第１図において、第二の電源端子（ｖｄｄ２）はデツプ
の最外周を回っており、第一の電源端子（ｖｄｄｌ、）
はその内側を回っている。そして接地端子（ＶＳＳ）は
更にその内側を回っている。
の最外周を回っており、第一の電源端子（ｖｄｄｌ、）
はその内側を回っている。そして接地端子（ＶＳＳ）は
更にその内側を回っている。
第一の電源端子（ｖｄｄｌ、）はＰＡＤ （２）より供
給され、チップ内部のロジックに接続されて４５す、第
二の電源端子（ｖｄｄ２）もＰＡＤ（ｌ）より供給され
ている。接地端子（ＶＳＳ）はＰＡＤ （３）につなが
り、チップの内部のロジックに接続されている。チップ
の周辺部にはＩ／Ｏセル（２３）が並んでいる。またチ
ップのコーナ一部（４，５，６，７）はＩ／Ｏセル（２
２）はおくことが出来ないので、通常は電源線である第
一の電源端子（ｖ ｄ ｄ、 １． ） 、第二の電源
端子（ｖｄｄ２）と接地端子（ｖｓｓ）を回しているだ
Ｇづである。
給され、チップ内部のロジックに接続されて４５す、第
二の電源端子（ｖｄｄ２）もＰＡＤ（ｌ）より供給され
ている。接地端子（ＶＳＳ）はＰＡＤ （３）につなが
り、チップの内部のロジックに接続されている。チップ
の周辺部にはＩ／Ｏセル（２３）が並んでいる。またチ
ップのコーナ一部（４，５，６，７）はＩ／Ｏセル（２
２）はおくことが出来ないので、通常は電源線である第
一の電源端子（ｖ ｄ ｄ、 １． ） 、第二の電源
端子（ｖｄｄ２）と接地端子（ｖｓｓ）を回しているだ
Ｇづである。
次に本発明の内容を分かりやすく説明するためにまず第
２図のレベルシフ１〜手段の回路図を第４図のタイミン
グヂャート図に従って説明をすることにする。第２図の
レベルシフト手段の回路図において、第一の電源端子手
段（ｖｄｄｌ）と第二の電源端子手段があり、第一の電
源端子手段（ｖｄｄｌ）を電源とし、第一の入力端子（
ＩＡ）が入力である第一のインバータ手段（Ｐｃｈトラ
ンジスタ１３、Ｎ ｃ ｈ トランジスタ］４）、第二
の電源端子（ｖｄｄ２）をソース端子としている第のＰ
ｃｈｈランジスタ（ｌ，５）、前記第一のＰｃ ｈ ト
ランジスタ（ｌ５）のドレイン端子をソース端子とし、
ゲート端子が前記第一の入力端子（■△）に接続されて
いる第二のＰ ｃ １１ ）ランジスタ（ｌ６）、第一
の入力端子がゲート端子に接続され、ソース端子が接地
され、またドレイン端子が前記第二のＰ ｃ ｂ ｌ〜
ランジスタ（ｌ６）のドレイン端子に接続されている第
三のＮ ｃ ｈ トランジスタ（］、７）、第二の電源
端子をソース端子とし、第二のＰ ｃ ｈ トランジス
タ（ｌ６）のドレイン端子がゲート端子に接続されてい
る第四のＰｃ１〕トランジスタ（］、８）、前記第四の
Ｐ ｃ ｈ トランジスタ（ｌ８）のドレイン端子をソ
ース端子どし、ゲート端子が第一のインバータ手段の出
力に接続されている第五のＰ ｃ ｈ トランジスタ（
］、、 ９ ） 、前記第五のＰ ｃ ｈ ）ランジス
タ（ｌ９）のドレイン端子がドレイン端子につながり、
前記第一のインバータ手段の出力がゲート端子につなが
り、ソース端子が接地されている第六のＮ ｃ ｈ ト
ランジスタ（２０）、前記第二のＰｃｌ〕トランジスタ
（ｌ６）のドレイン端子がゲート端子につながっている
前記第四のＰ ｃ ｈ トランジスタ（ｌ，８）、前記
第五のＰ ｃ ｈ トランジスタ（ｌ９）のドレイン端
子を入力とし、第二の電源端子（ｖ ｄ、 ｄ ２ ）
を電源とする第二のインバータ手段（Ｐｃｈトランジス
タ２］、Ｎ ｃ ｈ ）−ランシスタ２２）の構成を有
している。第１図の中にあるレベルシフ［・手段の構成
の一例として第２図のレベルシフ［−手段の回路図を一
トげたが、レベルシフト手段の構成の仕方はこの実施例
だけに限定されるのではなく、この例は一例である。
２図のレベルシフ１〜手段の回路図を第４図のタイミン
グヂャート図に従って説明をすることにする。第２図の
レベルシフト手段の回路図において、第一の電源端子手
段（ｖｄｄｌ）と第二の電源端子手段があり、第一の電
源端子手段（ｖｄｄｌ）を電源とし、第一の入力端子（
ＩＡ）が入力である第一のインバータ手段（Ｐｃｈトラ
ンジスタ１３、Ｎ ｃ ｈ トランジスタ］４）、第二
の電源端子（ｖｄｄ２）をソース端子としている第のＰ
ｃｈｈランジスタ（ｌ，５）、前記第一のＰｃ ｈ ト
ランジスタ（ｌ５）のドレイン端子をソース端子とし、
ゲート端子が前記第一の入力端子（■△）に接続されて
いる第二のＰ ｃ １１ ）ランジスタ（ｌ６）、第一
の入力端子がゲート端子に接続され、ソース端子が接地
され、またドレイン端子が前記第二のＰ ｃ ｂ ｌ〜
ランジスタ（ｌ６）のドレイン端子に接続されている第
三のＮ ｃ ｈ トランジスタ（］、７）、第二の電源
端子をソース端子とし、第二のＰ ｃ ｈ トランジス
タ（ｌ６）のドレイン端子がゲート端子に接続されてい
る第四のＰｃ１〕トランジスタ（］、８）、前記第四の
Ｐ ｃ ｈ トランジスタ（ｌ８）のドレイン端子をソ
ース端子どし、ゲート端子が第一のインバータ手段の出
力に接続されている第五のＰ ｃ ｈ トランジスタ（
］、、 ９ ） 、前記第五のＰ ｃ ｈ ）ランジス
タ（ｌ９）のドレイン端子がドレイン端子につながり、
前記第一のインバータ手段の出力がゲート端子につなが
り、ソース端子が接地されている第六のＮ ｃ ｈ ト
ランジスタ（２０）、前記第二のＰｃｌ〕トランジスタ
（ｌ６）のドレイン端子がゲート端子につながっている
前記第四のＰ ｃ ｈ トランジスタ（ｌ，８）、前記
第五のＰ ｃ ｈ トランジスタ（ｌ９）のドレイン端
子を入力とし、第二の電源端子（ｖ ｄ、 ｄ ２ ）
を電源とする第二のインバータ手段（Ｐｃｈトランジス
タ２］、Ｎ ｃ ｈ ）−ランシスタ２２）の構成を有
している。第１図の中にあるレベルシフ［・手段の構成
の一例として第２図のレベルシフ［−手段の回路図を一
トげたが、レベルシフト手段の構成の仕方はこの実施例
だけに限定されるのではなく、この例は一例である。
次に第４図のタイミングチｖ−１−図に従って説明を続
けることにする。第４図においてＩＡは第一の電源端子
（ｖ ｄ、 ｄ １． ）の電源系の信号である。この
信号をレベルシフ１−手段を用いて第二の電源端子（ｖ
ｃ３． ｄ ２ ）の電源系の信号に変換する場合に
おいて、ＩＡがＬからＨに変化した時を考えるとする。
けることにする。第４図においてＩＡは第一の電源端子
（ｖ ｄ、 ｄ １． ）の電源系の信号である。この
信号をレベルシフ１−手段を用いて第二の電源端子（ｖ
ｃ３． ｄ ２ ）の電源系の信号に変換する場合に
おいて、ＩＡがＬからＨに変化した時を考えるとする。
ＩＡがＬから第一の電源端子（ｖｄｄ ］、 ）の電源
系であるＨに変化すると第六のＮｃ１］１ヘランジスタ
（２０）がＯＮするために信号ｅが第二の電源端子手段
の電源系のＨからＬにさがり、これによって出力Ｘが第
二の電源端子手段の電圧系のＨになる。それにともなっ
て第一のＰｃｌ〕トランジスタ（ｌ５）もＯＮになり、
また第一］ １ のＰ ｃ ｈ ）・ランジスク（ｌ６）はＯＮ、第三の
Ｎ０ｈ１−ランジスタ（ｌ７）はＯＦＦになるので信号
ｆは第二の電源端子手段の電圧系の１１になって第四の
Ｐ ｃ ｈ トランジスタ（ｌ８）をＯＦＦにする。こ
の様にして第一の電源端子手段（ｖｄｄｌ）の電圧系の
信号が第二の電源端子手段の電圧系の信号に変換される
のである。この変換にかかる時間は約２０１”Ｉｓであ
るが、もしもこの変換を別のそとず（づのＩＣて行うと
すると、出力の部分とチップの夕ｉの負荷容量を駆動す
る時間とレベルシフ１〜手段のＩＣの入力部の時間及び
変換に要する時間及び出力に要する時間を合せて約８０
００Ｓの時間を要することになり、レベルシフト手段を
前記半導体の中に入れることは性能の面で大変な効果が
ある。また上記レベルシフト手段はＩ／Ｏセル部分にお
いて使うために、これを半導体装置の周辺部にあるＩ／
Ｏセルにいれることで変換は高速にできる。
系であるＨに変化すると第六のＮｃ１］１ヘランジスタ
（２０）がＯＮするために信号ｅが第二の電源端子手段
の電源系のＨからＬにさがり、これによって出力Ｘが第
二の電源端子手段の電圧系のＨになる。それにともなっ
て第一のＰｃｌ〕トランジスタ（ｌ５）もＯＮになり、
また第一］ １ のＰ ｃ ｈ ）・ランジスク（ｌ６）はＯＮ、第三の
Ｎ０ｈ１−ランジスタ（ｌ７）はＯＦＦになるので信号
ｆは第二の電源端子手段の電圧系の１１になって第四の
Ｐ ｃ ｈ トランジスタ（ｌ８）をＯＦＦにする。こ
の様にして第一の電源端子手段（ｖｄｄｌ）の電圧系の
信号が第二の電源端子手段の電圧系の信号に変換される
のである。この変換にかかる時間は約２０１”Ｉｓであ
るが、もしもこの変換を別のそとず（づのＩＣて行うと
すると、出力の部分とチップの夕ｉの負荷容量を駆動す
る時間とレベルシフ１〜手段のＩＣの入力部の時間及び
変換に要する時間及び出力に要する時間を合せて約８０
００Ｓの時間を要することになり、レベルシフト手段を
前記半導体の中に入れることは性能の面で大変な効果が
ある。また上記レベルシフト手段はＩ／Ｏセル部分にお
いて使うために、これを半導体装置の周辺部にあるＩ／
Ｏセルにいれることで変換は高速にできる。
［発明の効果１
以上述べたように、本発明の」二記の構成によれば第一
の電源端子（ｖｄｄｌ）（２）と第二の電源端子（ｖｄ
ｄ２）（ｌ）をチップに接続し、また接地端子（３）を
接続する。第２図に示されるレベルシフト手段を第１図
の中のチップ周辺部のＩ／Ｏセル（２３）列の中に図の
Ｊ：うに配置し、レベルシフト手段の出力を第二の電源
端子（ｖｄｄ２）を電源とする次段のインバータ（第一
のＰｃｈトランジスタ９、第一のＮ ｃ ｈ トランジ
スタ、／Ｏ）の入力にいれる。インバータ手段の出力は
そのままパッドに出すことにより、第一の電源端子（ｖ
ｄｄｌ）の電圧から第二の電源端子（ｖｄｄ２）の電圧
に変換するだめのＩＣを外につける必要がなくなり、ま
た前記電圧を変換するためのそとずけのＩＣを信号が通
らずに前記半導体装置の中だけで信号の変換が可能とな
るため、従来に比べ約８００ｎｓにだいし約２０ｎｓの
デイレイですむため極めて高速化が可能となり、またそ
とずけのデツプが不要になることのコストの低減化が可
能等の特徴をもちその効果は絶大なものがある。
の電源端子（ｖｄｄｌ）（２）と第二の電源端子（ｖｄ
ｄ２）（ｌ）をチップに接続し、また接地端子（３）を
接続する。第２図に示されるレベルシフト手段を第１図
の中のチップ周辺部のＩ／Ｏセル（２３）列の中に図の
Ｊ：うに配置し、レベルシフト手段の出力を第二の電源
端子（ｖｄｄ２）を電源とする次段のインバータ（第一
のＰｃｈトランジスタ９、第一のＮ ｃ ｈ トランジ
スタ、／Ｏ）の入力にいれる。インバータ手段の出力は
そのままパッドに出すことにより、第一の電源端子（ｖ
ｄｄｌ）の電圧から第二の電源端子（ｖｄｄ２）の電圧
に変換するだめのＩＣを外につける必要がなくなり、ま
た前記電圧を変換するためのそとずけのＩＣを信号が通
らずに前記半導体装置の中だけで信号の変換が可能とな
るため、従来に比べ約８００ｎｓにだいし約２０ｎｓの
デイレイですむため極めて高速化が可能となり、またそ
とずけのデツプが不要になることのコストの低減化が可
能等の特徴をもちその効果は絶大なものがある。
第１図は本発明の一実施例を示す半導体装置のレイアラ
！・図７ 第２図は本発明の一実施例のなかに使われているし・ベ
ルシフ１へ手段の回路図。 第：３区は従来の回路図の一例を示す図。 第４図は第２区の動作を示したタイミングＪ−ヤー）−
図。 １・・・第二の市源端子（ｖ ｄ、 ｄ ２ ）のＡＤ 第一のＮ部端子（ｖ ｄ、 ｄ １． ）のＡＤ 接地端子（ｖｓｓ）のＦ Ａ Ｉ） ４．５．６．７ 半導体装置のコーナ一部 レベルシフ］−手段 Ｐ ｃ ｈ トランジスタ Ｎ ｃ ｌ〕（−ランシスク ９ ・ ３ ・ １１・・・出力バッド ］２・・・ロジックアレイ部 １３、２１ Ｐ型Ｍｏ５ｔ−ランジスク １４ 、２２ ・・・Ｎ型ＭＯＳトランジスタ １５・・・第一のＰ ｃ ｈ ｌ＝ランシスタ１６・・
・第二のＰｃｈｌ〜ランシスク１７・・・第三のＮ ｃ
ｈ トランジスタ１８・・・第四のＰ ｃ ｈ トラ
ンジスタＪ９・・・第五のＰ ｃ ｈ ｌ〜ランシスタ
２０・・・第六のＮ ｃ ｈ ｈランラスタ２３・・・
Ｉ／Ｏセル部 ２４・・・チップΔ ２５・・・チップＢ （ｌつ） 以 」ニ 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）工
！・図７ 第２図は本発明の一実施例のなかに使われているし・ベ
ルシフ１へ手段の回路図。 第：３区は従来の回路図の一例を示す図。 第４図は第２区の動作を示したタイミングＪ−ヤー）−
図。 １・・・第二の市源端子（ｖ ｄ、 ｄ ２ ）のＡＤ 第一のＮ部端子（ｖ ｄ、 ｄ １． ）のＡＤ 接地端子（ｖｓｓ）のＦ Ａ Ｉ） ４．５．６．７ 半導体装置のコーナ一部 レベルシフ］−手段 Ｐ ｃ ｈ トランジスタ Ｎ ｃ ｌ〕（−ランシスク ９ ・ ３ ・ １１・・・出力バッド ］２・・・ロジックアレイ部 １３、２１ Ｐ型Ｍｏ５ｔ−ランジスク １４ 、２２ ・・・Ｎ型ＭＯＳトランジスタ １５・・・第一のＰ ｃ ｈ ｌ＝ランシスタ１６・・
・第二のＰｃｈｌ〜ランシスク１７・・・第三のＮ ｃ
ｈ トランジスタ１８・・・第四のＰ ｃ ｈ トラ
ンジスタＪ９・・・第五のＰ ｃ ｈ ｌ〜ランシスタ
２０・・・第六のＮ ｃ ｈ ｈランラスタ２３・・・
Ｉ／Ｏセル部 ２４・・・チップΔ ２５・・・チップＢ （ｌつ） 以 」ニ 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）工
Claims (1)
- 【特許請求の範囲】 ２つの電源系を内蔵し、かつ配線層のみで論理の切り
替えを行うマスタスライス型半導体装置に於て、 （ａ）第一の電源端子手段、 （ｂ）第二の電源端子手段、 （ｃ）第一の電源端子手段を電源とする第一のインバー
タ手段、 （ｄ）前記第一のインバータ手段とつながっている第一
の入力端子、 （ｅ）第二の電源端子をソース端子としている第一のＰ
ｃｈトランジスタ、 （ｆ）前記第一のＰｃｈトランジスタのドレイン端子を
ソース端子とし、ゲート端子が前記第一の入力端子に接
続されている第二のＰｃｈトランジスタ、 （ｇ）第一の入力端子がゲート端子に接続され、ソース
端子が接地され、またドレイン端子が前記第二のＰｃｈ
トランジスタのドレイン端子に接続されている第三のＮ
ｃｈトランジスタ、 （ｈ）第二の電源端子をソース端子とし、第二のＰｃｈ
トランジスタのドレイン端子がゲート端子に接続されて
いる第四のＰｃｈトランジスタ、（ｉ）前記第四のＰｃ
ｈトランジスタのドレイン端子をソース端子とし、ゲー
ト端子が第一のインバータ手段の出力に接続されている
第五のＰｃｈトランジスタ、 （ｊ）前記第五のＰｃｈトランジスタのドレイン端子が
ドレイン端子につながり、前記第一のインバータ手段の
出力がゲート端子につながり、ソース端子が接地されて
いる第六のＮｃｈトランジスタ、 （ｋ）前記第二のＰｃｈトランジスタのドレイン端子が
ゲート端子につながっている前記第四のＰｃｈトランジ
スタ、 （ｌ）前記第五のＰｃｈトランジスタのドレイン端子を
入力とし、第二の電源端子を電源とする第二のインバー
タ手段、 （ｍ）前記（ｃ）から（ｌ）までの回路構成を持つ第一
のレベルシフト手段、 （ｎ）前記第一のレベルシフト手段が前記半導体装置に
おいて周辺部のＩ／Ｏセル部に少なくとも一つあること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16172090A JPH0453265A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16172090A JPH0453265A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0453265A true JPH0453265A (ja) | 1992-02-20 |
Family
ID=15740601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16172090A Pending JPH0453265A (ja) | 1990-06-20 | 1990-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0453265A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319721B1 (en) | 1998-12-25 | 2001-11-20 | Kyoto Daiichi Kagaku Co., Ltd. | Method for measuring trace amount of protein |
| JP2007109939A (ja) * | 2005-10-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | システムｌｓｉ |
| US8605708B2 (en) | 2010-09-16 | 2013-12-10 | Ricoh Company, Ltd. | System, device and method for TDMA-based networking using space division multiplexed transmissions |
-
1990
- 1990-06-20 JP JP16172090A patent/JPH0453265A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6319721B1 (en) | 1998-12-25 | 2001-11-20 | Kyoto Daiichi Kagaku Co., Ltd. | Method for measuring trace amount of protein |
| US6797520B2 (en) | 1998-12-25 | 2004-09-28 | Kyoto Daiichi Kagaku Co., Ltd. | Composition for measuring trace amount of protein |
| JP2007109939A (ja) * | 2005-10-14 | 2007-04-26 | Matsushita Electric Ind Co Ltd | システムｌｓｉ |
| US8605708B2 (en) | 2010-09-16 | 2013-12-10 | Ricoh Company, Ltd. | System, device and method for TDMA-based networking using space division multiplexed transmissions |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR970004454B1 (ko) | 반도체 집적 회로 장치 | |
| KR930008646B1 (ko) | 집적회로의 배치배선방식 | |
| US6888395B2 (en) | Semiconductor integrated circuit device | |
| EP0180776B1 (en) | Chip-on-chip semiconductor device | |
| JPH07183774A (ja) | 出力バッファ回路、入力バッファ回路、および入出力バッファ回路 | |
| US4683384A (en) | Integrated circuit having input and output drivers cascaded between I/O pads and internal circuitry | |
| JPH0564360B2 (ja) | ||
| US5083181A (en) | Semiconductor integrated circuit device and wiring method thereof | |
| JPH0453265A (ja) | 半導体装置 | |
| US5561388A (en) | Semiconductor device having CMOS circuit and bipolar circuit mixed | |
| JPH0451714A (ja) | 半導体装置 | |
| US5343083A (en) | Analog/digital hybrid masterslice IC | |
| JPH0453264A (ja) | 半導体装置 | |
| JP3436229B2 (ja) | 半導体装置 | |
| US5986492A (en) | Delay element for integrated circuits | |
| JPH0453266A (ja) | 半導体装置 | |
| KR100226084B1 (ko) | 반도체장치 | |
| JPH05182454A (ja) | デュアルポートメモリ装置 | |
| JPH06311022A (ja) | 半導体論理回路装置 | |
| JPH04372220A (ja) | 半導体装置 | |
| JPH02153562A (ja) | Ｃｍｏｓ集積回路 | |
| JPH0774252A (ja) | 半導体集積回路 | |
| JPH0217658A (ja) | 半導体集積回路装置 | |
| JPH0427159A (ja) | 半導体装置 | |
| JPH05342846A (ja) | 半導体集積回路装置 |