JPH02153562A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JPH02153562A JPH02153562A JP63308202A JP30820288A JPH02153562A JP H02153562 A JPH02153562 A JP H02153562A JP 63308202 A JP63308202 A JP 63308202A JP 30820288 A JP30820288 A JP 30820288A JP H02153562 A JPH02153562 A JP H02153562A
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- Japan
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- wiring
- diffusion layer
- ground
- power supply
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- 238000009792 diffusion process Methods 0.000 claims abstract description 27
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 19
- 239000002184 metal Substances 0.000 description 12
- 239000000872 buffer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳ集積回路に関する。
ＣＭＯＳ集積回路は、大規模化、高速化、多ビン化が著
しく、それにつれ出力バッファ等の貫通電流などにより
電源配線や接地配線に発生するノイズで入力バッファ等
の入力レベルの悪化が著しくなってきている。
しく、それにつれ出力バッファ等の貫通電流などにより
電源配線や接地配線に発生するノイズで入力バッファ等
の入力レベルの悪化が著しくなってきている。
このような入力レベルの悪化をおさえる従来の技術とし
ては、第６図に示すように、周辺の出力バッファに接続
される電源や接地用の金属配線（６，８）と、入力バッ
ファを含んだ内部領域の電源や接地用の金属配線＜７．
９）を半導体チップ取り出し部（４，５＞から分けて設
け、電源電位や接地電位の均一化をはかるものが一般で
ある。
ては、第６図に示すように、周辺の出力バッファに接続
される電源や接地用の金属配線（６，８）と、入力バッ
ファを含んだ内部領域の電源や接地用の金属配線＜７．
９）を半導体チップ取り出し部（４，５＞から分けて設
け、電源電位や接地電位の均一化をはかるものが一般で
ある。
上述した従来のＣＭＯＳ集積回路では、電源配線や接地
配線を半導体チップ上に張りめぐらすことによってノイ
ズを低減しようとするものであるが、大規模化、高速化
７多ピン化の動きに十分対応できないという欠点がある
。
配線を半導体チップ上に張りめぐらすことによってノイ
ズを低減しようとするものであるが、大規模化、高速化
７多ピン化の動きに十分対応できないという欠点がある
。
本発明の目的はＣＭＯ３集積回路における電源配線や接
地配線に発生するノイズの影響を低減することにある。
地配線に発生するノイズの影響を低減することにある。
本発明のＣＭＯ３集積回路は、半導体チップに素子領域
と配線領域を交互に配置してなるＣＭＯ８集積回路にお
いて、接地配線若しくは電源配線に接続されたＮ（又は
Ｐ）型拡散層であってＰ（又はＮ）型半導体基板に選択
的に設けられたもの又は電源配線若しくは接地配線に接
続されたＰ（又はＮ）型拡散層であってＰ（又はＮ）型
半導体基板に設けられたＮ（又はＰ）ウェルに選択的に
設けられたものを前記配線領域に備えているというもの
である。
と配線領域を交互に配置してなるＣＭＯ８集積回路にお
いて、接地配線若しくは電源配線に接続されたＮ（又は
Ｐ）型拡散層であってＰ（又はＮ）型半導体基板に選択
的に設けられたもの又は電源配線若しくは接地配線に接
続されたＰ（又はＮ）型拡散層であってＰ（又はＮ）型
半導体基板に設けられたＮ（又はＰ）ウェルに選択的に
設けられたものを前記配線領域に備えているというもの
である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は本発明の第１の実施例のレイアウト図、
第１図（ｂ）は第１図（ａ）の接地配線で挟まれた配線
領域の拡散層のレイアウト図、第１図（ｂ）は第１図（
ａ）の電源配線で挟まれた配線領域の拡散層のレイアウ
ト図である。
第１図（ｂ）は第１図（ａ）の接地配線で挟まれた配線
領域の拡散層のレイアウト図、第１図（ｂ）は第１図（
ａ）の電源配線で挟まれた配線領域の拡散層のレイアウ
ト図である。
この実施例は、半導体チップに素子領域と配線領域を交
互に配置してなるＮウェル方式のＣＭＯ８集積回路にお
いて、接地配線１０９−１゜１０９−２にコンタクト穴
を介して接続されたＮ型拡散層１１３であってＰ型半導
体基板１１８に選択的に設けられたもの及び電源配線１
０７−１，１０７−２にコンタクト穴を介して接続され
たＰ型拡散層１１７であってＰ型半導体基板１１８に設
けられたＮウェル１１５に選択的に設けられたものをそ
れぞれ領域１１０−１及び１１０−２に備えているとい
うものである。
互に配置してなるＮウェル方式のＣＭＯ８集積回路にお
いて、接地配線１０９−１゜１０９−２にコンタクト穴
を介して接続されたＮ型拡散層１１３であってＰ型半導
体基板１１８に選択的に設けられたもの及び電源配線１
０７−１，１０７−２にコンタクト穴を介して接続され
たＰ型拡散層１１７であってＰ型半導体基板１１８に設
けられたＮウェル１１５に選択的に設けられたものをそ
れぞれ領域１１０−１及び１１０−２に備えているとい
うものである。
なお、配線領域１１０−１はＮチャネル領域１１１−１
ｎと１１１−２ｎにはさまれた、第１の金属配線１１２
−１及び第２の金属配線１１２−２のみで専有される配
線領域、配線領域１１〇−２はＰチャネル領域１１１−
２ｐと１１１−３２にはさまれた、第１の金属配線及び
第２の金属配線のみで専有される配線領域である。配線
領域１１０−１には、図の上下にそれぞれあるＰチャネ
ル領域に存在する接地配線１間に、Ｐ型半導体基板１１
８内にＮ型拡散層領域１１３を有している。又配線領域
１１０−２には、図の上下にそれぞれあるＰチャネル領
域に存在するＰ型半導体基板内に設けられたＮウェルを
拡張してなるＮウェル１１５内にＰ型拡散領域１１７を
有している。
ｎと１１１−２ｎにはさまれた、第１の金属配線１１２
−１及び第２の金属配線１１２−２のみで専有される配
線領域、配線領域１１〇−２はＰチャネル領域１１１−
２ｐと１１１−３２にはさまれた、第１の金属配線及び
第２の金属配線のみで専有される配線領域である。配線
領域１１０−１には、図の上下にそれぞれあるＰチャネ
ル領域に存在する接地配線１間に、Ｐ型半導体基板１１
８内にＮ型拡散層領域１１３を有している。又配線領域
１１０−２には、図の上下にそれぞれあるＰチャネル領
域に存在するＰ型半導体基板内に設けられたＮウェルを
拡張してなるＮウェル１１５内にＰ型拡散領域１１７を
有している。
第３図は第１の実施例の等価回路図である。
Ｒ１は電源配線の抵抗、Ｒ２はＮウェルの抵抗、Ｒ３は
接地配線の抵抗、Ｒ４は基板抵抗、Ｃ１はＰ型拡散層１
１７とＮウェル１１５間のＰＮ接合容量、Ｃ２はＮ型拡
散層１１３とＰ型半導体基板１１８間のＰＮ接合容量、
ａは出力バッファ等の電流源を表わしている。
接地配線の抵抗、Ｒ４は基板抵抗、Ｃ１はＰ型拡散層１
１７とＮウェル１１５間のＰＮ接合容量、Ｃ２はＮ型拡
散層１１３とＰ型半導体基板１１８間のＰＮ接合容量、
ａは出力バッファ等の電流源を表わしている。
電源配線とＰ型半導体基板との間、接地配線とＮウェル
との間にそれぞれ大きな容量が入るので、半導体チップ
内における電源電位や接地電位の急激な変動は押えられ
ノイズが低減する。
との間にそれぞれ大きな容量が入るので、半導体チップ
内における電源電位や接地電位の急激な変動は押えられ
ノイズが低減する。
Ｐウェル方式の場合は、両側にＮチャネル領域がくる配
線領域には第１図（Ｃ）でＰとＮを入れかえ、電源配線
を接地配線と読みかえた図で示されるものを設ければよ
く、両側にＰチャネル領域がくる配線領域には第１図（
ｂ）でＮとＰを入れかえ、接地配線を電源配線と読みか
えた図で示されるものを設ければよいのである。
線領域には第１図（Ｃ）でＰとＮを入れかえ、電源配線
を接地配線と読みかえた図で示されるものを設ければよ
く、両側にＰチャネル領域がくる配線領域には第１図（
ｂ）でＮとＰを入れかえ、接地配線を電源配線と読みか
えた図で示されるものを設ければよいのである。
第２図（ａ＞及び（ｂ）はそれぞれ第２の実施例を説明
するための図で、第２図（ａ）は接地配線で挟まれた配
線領域のパターン図、第２図（ｂ）は電源配線で挟まれ
た配線領域のパターン図である。第２図（ａ）では接地
配線２０９−１．２０９−２で挟まれた配線領域２１１
−１の中心に電源配線２０７を一本通過させ、Ｐ型半導
体基板内に設けたＮ型拡散層２１３に接続している。又
は第２図（ｂ）では、電源配線２０７−１．２０７−２
で挟まれた配線領域２１１−２の中心に接地配線２０９
−１０を一本通過させ、Ｐ型半導体基板内のＮウェル２
１５内に設けたＰ型拡散層２１７に接続している。なお
、２０７−１０．２０９−１０は第２の金属配線（第１
図（ａ）の１１２−２に相当する横方向の配線をとるも
の）と同じ層次の金属配線を用いる。
するための図で、第２図（ａ）は接地配線で挟まれた配
線領域のパターン図、第２図（ｂ）は電源配線で挟まれ
た配線領域のパターン図である。第２図（ａ）では接地
配線２０９−１．２０９−２で挟まれた配線領域２１１
−１の中心に電源配線２０７を一本通過させ、Ｐ型半導
体基板内に設けたＮ型拡散層２１３に接続している。又
は第２図（ｂ）では、電源配線２０７−１．２０７−２
で挟まれた配線領域２１１−２の中心に接地配線２０９
−１０を一本通過させ、Ｐ型半導体基板内のＮウェル２
１５内に設けたＰ型拡散層２１７に接続している。なお
、２０７−１０．２０９−１０は第２の金属配線（第１
図（ａ）の１１２−２に相当する横方向の配線をとるも
の）と同じ層次の金属配線を用いる。
第４図は第２の実施例の等価回路図である。
この実施例では配線領域内に電源配線又は接地配線を一
本通過させるため、配線領域の面積が増大するが、第１
の実施例が、基板、Ｎウェル抵抗と電源、グランド配線
抵抗を利用した等電位間での容量接合であるのに対し、
本実施例では電源接地間での容量接合の為電源接地間の
ノイズ低減にはより大きな効果をもつものである。
本通過させるため、配線領域の面積が増大するが、第１
の実施例が、基板、Ｎウェル抵抗と電源、グランド配線
抵抗を利用した等電位間での容量接合であるのに対し、
本実施例では電源接地間での容量接合の為電源接地間の
ノイズ低減にはより大きな効果をもつものである。
Ｐウェル方式の場合には、両側にＮチャネル領域がくる
配線領域には第２図（ｂ）でＰとＮを入れかえ、電源配
線と接地配線を入れかえた図で示されるものを設ければ
よく、両側にＰチャネル領域がくる配線領域には第２図
（ａ）でＮとＰを入れかえ、電源配線と接地配線を入れ
かえた図で示されるものを設ければよいのである。
配線領域には第２図（ｂ）でＰとＮを入れかえ、電源配
線と接地配線を入れかえた図で示されるものを設ければ
よく、両側にＰチャネル領域がくる配線領域には第２図
（ａ）でＮとＰを入れかえ、電源配線と接地配線を入れ
かえた図で示されるものを設ければよいのである。
以上説明したように本発明は半導体チップ内の金属配線
で専有される配線領域内に電源配線又は接地配線に接続
された拡散層を設け、その拡散層と半導体基板又はウェ
ルとの間で形成されるＰＮ接合容量を半導体チップ内部
の電源配線や接地配線に負荷として接続することにより
、大規模、高速、多ビン化等による電源配線や接地配線
に発生するノイズの影響を低減できる効果がある。なお
、このような容量を設けてもチップサイズの増大は伴な
わない。
で専有される配線領域内に電源配線又は接地配線に接続
された拡散層を設け、その拡散層と半導体基板又はウェ
ルとの間で形成されるＰＮ接合容量を半導体チップ内部
の電源配線や接地配線に負荷として接続することにより
、大規模、高速、多ビン化等による電源配線や接地配線
に発生するノイズの影響を低減できる効果がある。なお
、このような容量を設けてもチップサイズの増大は伴な
わない。
第１図（ａ）は本発明の第１の実施例を示すレイアウト
図、第１図（ｂ）は第１の実施例におけるＮチャネル領
域で挟まれた配線領域の拡散層のレイアウト図、第１図
（Ｃ）は同じくＰチャネル領域で挟まれた配線領域の拡
散層のレイアウト図、第２図（ａ）は第２の実施例にお
けるＮチャネル領域で挟まれた配線領域の拡散層のレイ
アウト図、第２図（ｂ）は第２の実施例におけるＰチャ
ネル領域で挟まれた配線領域の拡散層のレイアウト図、
第３図及び第４図はそれぞれ第１の実施例及び第２の実
施例の等価回路図、第５図及び第６図はそれぞれ従来例
のチップ外部領域と内部領域を示すレイアウト図及び電
源配線と接地配線のレイアウト図である。 １・・・半導体チップ、２・・・外部領域、３・・・内
部領域、４・・・電源ピン、５・・・接地ピン、６・・
・外部電源配線、７・・・内部電源配線、１０７−１
１０７−２，２０７−１，２０７−２，２０７−１０・
・・（内部）電源配線、８・・・外部接地配線、９・・
・内部接地配線、１０９−１，１０９−２，２０９−１
．２０９−２，２０９−１０・・・（内部）接地配線、
１１０−１，１１０−２，２１０−１゜２１０−２・・
・配線領域、１１１−１，１１１−２゜１１１〜３・・
・素子領域、１１１−１ｎ、１１１−２ ｎ−Ｎチャネ
ル領域、１１１−１ｐ、１１１−２２．１１１−３ｐ・
・・Ｐチャネル領域、１１２−１・・・第１の金属配線
、１１２−２・・・第２の金属配線、１１３，２１３・
・・Ｎ型拡散層、１１４，２１４・・・コンタクト穴、
１１ら、２１５・・・Ｎウェル、１１６．２１６・・・
Ｎ型拡散層、１１７，２１７・・・Ｐ型拡散層、１１８
・・・Ｐ型半導体基板。
図、第１図（ｂ）は第１の実施例におけるＮチャネル領
域で挟まれた配線領域の拡散層のレイアウト図、第１図
（Ｃ）は同じくＰチャネル領域で挟まれた配線領域の拡
散層のレイアウト図、第２図（ａ）は第２の実施例にお
けるＮチャネル領域で挟まれた配線領域の拡散層のレイ
アウト図、第２図（ｂ）は第２の実施例におけるＰチャ
ネル領域で挟まれた配線領域の拡散層のレイアウト図、
第３図及び第４図はそれぞれ第１の実施例及び第２の実
施例の等価回路図、第５図及び第６図はそれぞれ従来例
のチップ外部領域と内部領域を示すレイアウト図及び電
源配線と接地配線のレイアウト図である。 １・・・半導体チップ、２・・・外部領域、３・・・内
部領域、４・・・電源ピン、５・・・接地ピン、６・・
・外部電源配線、７・・・内部電源配線、１０７−１
１０７−２，２０７−１，２０７−２，２０７−１０・
・・（内部）電源配線、８・・・外部接地配線、９・・
・内部接地配線、１０９−１，１０９−２，２０９−１
．２０９−２，２０９−１０・・・（内部）接地配線、
１１０−１，１１０−２，２１０−１゜２１０−２・・
・配線領域、１１１−１，１１１−２゜１１１〜３・・
・素子領域、１１１−１ｎ、１１１−２ ｎ−Ｎチャネ
ル領域、１１１−１ｐ、１１１−２２．１１１−３ｐ・
・・Ｐチャネル領域、１１２−１・・・第１の金属配線
、１１２−２・・・第２の金属配線、１１３，２１３・
・・Ｎ型拡散層、１１４，２１４・・・コンタクト穴、
１１ら、２１５・・・Ｎウェル、１１６．２１６・・・
Ｎ型拡散層、１１７，２１７・・・Ｐ型拡散層、１１８
・・・Ｐ型半導体基板。
Claims (1)
- 半導体チップに素子領域と配線領域を交互に配置してな
るＣＭＯＳ集積回路において、接地配線若しくは電源配
線に接続されたＮ（又はＰ）型拡散層であってＰ（又は
Ｎ）型半導体基板に選択的に設けられたもの又は電源配
線若しくは接地配線に接続されたＰ（又はＮ）型拡散層
であってＰ（又はＮ）型半導体基板に設けられたＮ（又
はＰ）ウェルに選択的に設けられたものを前記配線領域
に備えていることを特徴とするＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308202A JP2841398B2 (ja) | 1988-12-05 | 1988-12-05 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308202A JP2841398B2 (ja) | 1988-12-05 | 1988-12-05 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02153562A true JPH02153562A (ja) | 1990-06-13 |
| JP2841398B2 JP2841398B2 (ja) | 1998-12-24 |
Family
ID=17978148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308202A Expired - Lifetime JP2841398B2 (ja) | 1988-12-05 | 1988-12-05 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841398B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231756A (ja) * | 1989-03-03 | 1990-09-13 | Nec Corp | 半導体装置 |
| JPH0548020A (ja) * | 1991-08-12 | 1993-02-26 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5910674A (en) * | 1994-08-29 | 1999-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device and method of fabricating the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225557A (ja) * | 1983-06-06 | 1984-12-18 | Toshiba Corp | 相補型ｍｏｓ集積回路装置 |
-
1988
- 1988-12-05 JP JP63308202A patent/JP2841398B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59225557A (ja) * | 1983-06-06 | 1984-12-18 | Toshiba Corp | 相補型ｍｏｓ集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231756A (ja) * | 1989-03-03 | 1990-09-13 | Nec Corp | 半導体装置 |
| JPH0548020A (ja) * | 1991-08-12 | 1993-02-26 | Mitsubishi Electric Corp | 半導体集積回路 |
| US5910674A (en) * | 1994-08-29 | 1999-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2841398B2 (ja) | 1998-12-24 |
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