JPH1032259A - 半導体装置 - Google Patents
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- JPH1032259A JPH1032259A JP8185877A JP18587796A JPH1032259A JP H1032259 A JPH1032259 A JP H1032259A JP 8185877 A JP8185877 A JP 8185877A JP 18587796 A JP18587796 A JP 18587796A JP H1032259 A JPH1032259 A JP H1032259A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】
【課題】 アクセスの高速化、及び、複数電源における
どのような投入シーケンスに対しても、電源投入時等の
ラッチアップの発生を防ぐ。 【解決手段】 先にチップ内部用電圧ＶDDが印加された
場合は、Ｎウェルバイアス回路９及びＰウェルバイアス
回路１０が動作し、Ｎウェル１２及びＰウェル１３はバ
イアスされる。よって、その後インターフェース用電圧
ＶDDQ が印加されてもラッチアップは生じない。一方、
インターフェース用電圧ＶDDQ が端子８に先に印加され
た場合でも、バイパス回路１５により、Ｎウェルバイア
ス回路９及びＰウェルバイアス回路１０が動作し、Ｎウ
ェル１２及びＰウェル１３はバイアスされる。よって、
その後チップ内部用電圧ＶDDが印加されてもラッチアッ
プは生じない。
どのような投入シーケンスに対しても、電源投入時等の
ラッチアップの発生を防ぐ。 【解決手段】 先にチップ内部用電圧ＶDDが印加された
場合は、Ｎウェルバイアス回路９及びＰウェルバイアス
回路１０が動作し、Ｎウェル１２及びＰウェル１３はバ
イアスされる。よって、その後インターフェース用電圧
ＶDDQ が印加されてもラッチアップは生じない。一方、
インターフェース用電圧ＶDDQ が端子８に先に印加され
た場合でも、バイパス回路１５により、Ｎウェルバイア
ス回路９及びＰウェルバイアス回路１０が動作し、Ｎウ
ェル１２及びＰウェル１３はバイアスされる。よって、
その後チップ内部用電圧ＶDDが印加されてもラッチアッ
プは生じない。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に、バイアス回路を備え複数の電源を供給する半
導体装置において、どのような投入シーケンスに対して
もラッチアップの発生を防ぐようにした半導体装置に関
する。
り、特に、バイアス回路を備え複数の電源を供給する半
導体装置において、どのような投入シーケンスに対して
もラッチアップの発生を防ぐようにした半導体装置に関
する。
【０００２】
【従来の技術】最近では、ＣＰＵが低電圧電源で動作す
ること等により、一つの半導体装置が複数の電源端子を
備え、別々の電源を供給する場合がある。例えば、チッ
プ内部用電源の他に、これと異なる電圧のインターフェ
イス用電源又は出力バッファ用電源等が設けられ、一つ
の半導体装置がこれら複数電圧を動作電源とするもので
ある。
ること等により、一つの半導体装置が複数の電源端子を
備え、別々の電源を供給する場合がある。例えば、チッ
プ内部用電源の他に、これと異なる電圧のインターフェ
イス用電源又は出力バッファ用電源等が設けられ、一つ
の半導体装置がこれら複数電圧を動作電源とするもので
ある。
【０００３】図６に、複数電圧により動作するＣＭＯＳ
スタティックＲＡＭの部分的な断面構造図を示す（特開
平６−２４３６８７号公報参照）。このようなＲＡＭ
は、メモリアレイとＸ及びＹアドレスレジスタから構成
される。この構造は、絶縁層をはさんでＰ形及びＮ形半
導体基板を張り合わせたＳＯＩ（Silicon On Insulatio
n ）半導体基板上に構成される。ＳＯＩを採用すること
により、配線の寄生容量を小さくできるため高速化しや
すく、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを
縞状に形成することによりラッチアップの発生を防ぐこ
とができる。ラッチアップとは、ＣＭＯＳトランジスタ
構造において、寄生トランジスタの存在により、電源端
子から接地端子まで電流が流れっぱなしになる現象をい
う。
スタティックＲＡＭの部分的な断面構造図を示す（特開
平６−２４３６８７号公報参照）。このようなＲＡＭ
は、メモリアレイとＸ及びＹアドレスレジスタから構成
される。この構造は、絶縁層をはさんでＰ形及びＮ形半
導体基板を張り合わせたＳＯＩ（Silicon On Insulatio
n ）半導体基板上に構成される。ＳＯＩを採用すること
により、配線の寄生容量を小さくできるため高速化しや
すく、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを
縞状に形成することによりラッチアップの発生を防ぐこ
とができる。ラッチアップとは、ＣＭＯＳトランジスタ
構造において、寄生トランジスタの存在により、電源端
子から接地端子まで電流が流れっぱなしになる現象をい
う。
【０００４】図６において、メモリアレイＭＡ及びＸア
ドレスレジスタＸＤが形成される。メモリアレイＭＡに
は、絶縁層６３、６４により分離されたＮ−ウェル６７
を半導体基板領域とし、ＰＭＯＳトランジスタ６９が形
成される。また、絶縁層６２、６３により分離されＰ−
ウェル６６を基板領域としてＮＭＯＳトランジスタ６８
が形成される。さらに、Ｎ−ウェル６７には、Ｎ＋領域
が形成され、回路のアース電位ＶSSが基板バイアス電圧
として供給される。また、Ｐ−ウェル６６には、Ｐ＋領
域が形成され、電源電圧ＶDD2 が基板バイアス電圧とし
て供給される。また、ＸアドレスレコーダＸＤには、絶
縁層６１、６２により分離されたＰ−ウェル７０を半導
体基板領域とし、ＮＭＯＳトランジスタ７１が形成され
る。さらに、Ｐ−ウェル７０には、Ｐ＋領域が形成さ
れ、電源電圧ＶDD2 と異なる電源電圧ＶDD1 が基板バイ
アス電圧として供給される。
ドレスレジスタＸＤが形成される。メモリアレイＭＡに
は、絶縁層６３、６４により分離されたＮ−ウェル６７
を半導体基板領域とし、ＰＭＯＳトランジスタ６９が形
成される。また、絶縁層６２、６３により分離されＰ−
ウェル６６を基板領域としてＮＭＯＳトランジスタ６８
が形成される。さらに、Ｎ−ウェル６７には、Ｎ＋領域
が形成され、回路のアース電位ＶSSが基板バイアス電圧
として供給される。また、Ｐ−ウェル６６には、Ｐ＋領
域が形成され、電源電圧ＶDD2 が基板バイアス電圧とし
て供給される。また、ＸアドレスレコーダＸＤには、絶
縁層６１、６２により分離されたＰ−ウェル７０を半導
体基板領域とし、ＮＭＯＳトランジスタ７１が形成され
る。さらに、Ｐ−ウェル７０には、Ｐ＋領域が形成さ
れ、電源電圧ＶDD2 と異なる電源電圧ＶDD1 が基板バイ
アス電圧として供給される。
【０００５】このように、異なる電源電圧を動作電源と
する複数のブロックを備える半導体装置において、電源
電圧又はアース電位を基板バイアス電圧として供給する
ことにより、ＭＯＳトランジスタの閾値電圧が必要以上
に大きくなるのを防止し、ＲＡＭ等の半導体装置の動作
を高速化することができる。
する複数のブロックを備える半導体装置において、電源
電圧又はアース電位を基板バイアス電圧として供給する
ことにより、ＭＯＳトランジスタの閾値電圧が必要以上
に大きくなるのを防止し、ＲＡＭ等の半導体装置の動作
を高速化することができる。
【０００６】
【発明が解決しようとする課題】以上のような、ＳＯＩ
ではラッチアップの発生は防ぐことができるが、絶縁層
のない半導体装置ではラッチアップが発生する場合があ
る。そこで、本発明では、一つの半導体装置に複数電圧
で動作電源とする場合、Ｎウェル及び／又はＰウェルに
対してウェル毎に最適な基板バイアス電圧を供給するこ
とにより、アクセスの高速化及びラッチアップ抑制・防
止を目的とする。
ではラッチアップの発生は防ぐことができるが、絶縁層
のない半導体装置ではラッチアップが発生する場合があ
る。そこで、本発明では、一つの半導体装置に複数電圧
で動作電源とする場合、Ｎウェル及び／又はＰウェルに
対してウェル毎に最適な基板バイアス電圧を供給するこ
とにより、アクセスの高速化及びラッチアップ抑制・防
止を目的とする。
【０００７】さらに、以上のようにアクセスの高速化の
ために基板またはウェルをバイアスした半導体装置にお
いては、チップ内部用とインターフェイス用電源という
ように複数電源を備える場合、複数電源での投入シーケ
ンスによってはラッチアップを発生してしまう。本発明
では、バイアス回路の基準となるチップ内部用電源とイ
ンターフェイス用電源とを、半導体装置上に設けたバイ
パス回路を介して接続することで、複数電源におけるど
のような投入シーケンスに対しても、電源投入時等のラ
ッチアップの発生を防ぐことを目的とする。
ために基板またはウェルをバイアスした半導体装置にお
いては、チップ内部用とインターフェイス用電源という
ように複数電源を備える場合、複数電源での投入シーケ
ンスによってはラッチアップを発生してしまう。本発明
では、バイアス回路の基準となるチップ内部用電源とイ
ンターフェイス用電源とを、半導体装置上に設けたバイ
パス回路を介して接続することで、複数電源におけるど
のような投入シーケンスに対しても、電源投入時等のラ
ッチアップの発生を防ぐことを目的とする。
【０００８】
【課題を解決するための手段】本発明によると、第１の
回路が形成されたＮ形基板領域と、前記Ｎ形基板領域と
隣接して配置され、第２の回路が形成されたＰ形基板領
域と、前記第１の回路及び／又は前記第２の回路の所定
部に電源を供給するとともに、前記Ｎ形基板領域及び／
又は前記Ｐ形基板領域をバイアスするためのバイアス基
準電圧を供給する第１の電源と、前記第１の電源を供給
した前記所定部とは異なる前記第１の回路及び／又は前
記第２の回路の他の所定部に、前記第１の電源電圧とは
異なる電圧を供給する第２の電源と、前記第１の電源に
より供給された前記バイアス基準電圧により所定のバイ
アス電圧を出力し、前記Ｎ形基板領域及び／又は前記Ｐ
形基板領域をバイアスする基板バイアス回路と、前記第
１の電源と前記第２の電源との間に接続され、前記第２
の電源のみが供給されているときオン状態となり、前記
第１の電源が供給されているとき第２の電源の供給状態
に拘わらずオフ状態となるバイパス回路とを備えた半導
体装置を提供する。
回路が形成されたＮ形基板領域と、前記Ｎ形基板領域と
隣接して配置され、第２の回路が形成されたＰ形基板領
域と、前記第１の回路及び／又は前記第２の回路の所定
部に電源を供給するとともに、前記Ｎ形基板領域及び／
又は前記Ｐ形基板領域をバイアスするためのバイアス基
準電圧を供給する第１の電源と、前記第１の電源を供給
した前記所定部とは異なる前記第１の回路及び／又は前
記第２の回路の他の所定部に、前記第１の電源電圧とは
異なる電圧を供給する第２の電源と、前記第１の電源に
より供給された前記バイアス基準電圧により所定のバイ
アス電圧を出力し、前記Ｎ形基板領域及び／又は前記Ｐ
形基板領域をバイアスする基板バイアス回路と、前記第
１の電源と前記第２の電源との間に接続され、前記第２
の電源のみが供給されているときオン状態となり、前記
第１の電源が供給されているとき第２の電源の供給状態
に拘わらずオフ状態となるバイパス回路とを備えた半導
体装置を提供する。
【０００９】さらに、前記バイパス回路は、先に前記第
１の電源が先に投入された場合にオフ状態となり、その
後第２の電源が投入されたときもオフ状態を維持し、一
方、先に前記第２の電源が供給された場合にオン状態と
なり、その後前記第１の電源が供給されたときオフ状態
となることを特徴とする。
１の電源が先に投入された場合にオフ状態となり、その
後第２の電源が投入されたときもオフ状態を維持し、一
方、先に前記第２の電源が供給された場合にオン状態と
なり、その後前記第１の電源が供給されたときオフ状態
となることを特徴とする。
【００１０】
【発明の実施の形態】図１に、複数のバイアス回路を備
え、複数電圧を動作電源とする本発明に関連する半導体
装置の構造図を示す。図１における半導体装置では、チ
ップ内部用電圧ＶDD及びインターフェース用電圧ＶDDQ
という複数電圧を動作電源とする。例えば、チップ内部
用電源はメモリチップ等に用いられ、インターフェース
用電源は入出力インターフェース、入出力回路、デコー
ダ等に用いられる。この場合は、チップ内部用電圧ＶDD
及びインターフェース用電圧ＶDDQ は、一方が、例え
ば、２．５Ｖ等の比較的絶対値の小さな電圧に設定さ
れ、低消費電力化を図ることができるもので、他方が、
３．３Ｖ、４．０Ｖ等の比較的絶対値の大きな電圧に設
定されるものである。また、各電圧は、それぞれの絶対
値の負の値でもよく、また、必要に応じて適宜の電圧値
が適宜供給される。
え、複数電圧を動作電源とする本発明に関連する半導体
装置の構造図を示す。図１における半導体装置では、チ
ップ内部用電圧ＶDD及びインターフェース用電圧ＶDDQ
という複数電圧を動作電源とする。例えば、チップ内部
用電源はメモリチップ等に用いられ、インターフェース
用電源は入出力インターフェース、入出力回路、デコー
ダ等に用いられる。この場合は、チップ内部用電圧ＶDD
及びインターフェース用電圧ＶDDQ は、一方が、例え
ば、２．５Ｖ等の比較的絶対値の小さな電圧に設定さ
れ、低消費電力化を図ることができるもので、他方が、
３．３Ｖ、４．０Ｖ等の比較的絶対値の大きな電圧に設
定されるものである。また、各電圧は、それぞれの絶対
値の負の値でもよく、また、必要に応じて適宜の電圧値
が適宜供給される。
【００１１】図１において、Ｎ形基板１１の上にＮウェ
ル１２及びＰウェル１３が形成されている。Ｎウェル１
２及びＰウェル１３上には、ゲート酸化膜を介してゲー
ト電極が形成される。Ｎウェル１２のゲート電極・ゲー
ト酸化膜の両側にはＰ＋形のソースとドレインが形成さ
れ、ＰＭＯＳトランジスタ１、２を構成する。また、Ｎ
ウェル１２には、バイアス電圧を印加するために、Ｎ＋
領域４がある。一方、Ｐウェル１３のゲート酸化膜の両
側にはＮ＋のソースとドレインが形成され、ＮＭＯＳト
ランジスタ３を構成する。また、Ｐウェル１３には、バ
イアス電圧を印加するために、Ｎ＋領域５及びＰ＋領域
６がある。また、ＰウェルのＮ＋領域５は、プルアップ
用であり、プリチャージする機能がある。この機能は、
必要に応じて適宜具備される。このように構成された半
導体装置においては、図１に示すように、寄生バイポー
ラトランジスタＢ１〜Ｂ３が発生するとともに、寄生容
量（接合容量）Ｃ１〜Ｃ４が発生する。
ル１２及びＰウェル１３が形成されている。Ｎウェル１
２及びＰウェル１３上には、ゲート酸化膜を介してゲー
ト電極が形成される。Ｎウェル１２のゲート電極・ゲー
ト酸化膜の両側にはＰ＋形のソースとドレインが形成さ
れ、ＰＭＯＳトランジスタ１、２を構成する。また、Ｎ
ウェル１２には、バイアス電圧を印加するために、Ｎ＋
領域４がある。一方、Ｐウェル１３のゲート酸化膜の両
側にはＮ＋のソースとドレインが形成され、ＮＭＯＳト
ランジスタ３を構成する。また、Ｐウェル１３には、バ
イアス電圧を印加するために、Ｎ＋領域５及びＰ＋領域
６がある。また、ＰウェルのＮ＋領域５は、プルアップ
用であり、プリチャージする機能がある。この機能は、
必要に応じて適宜具備される。このように構成された半
導体装置においては、図１に示すように、寄生バイポー
ラトランジスタＢ１〜Ｂ３が発生するとともに、寄生容
量（接合容量）Ｃ１〜Ｃ４が発生する。
【００１２】半導体装置の電源であるチップ内部用電圧
ＶDDは、第１電源端子７に印加され、ＰＭＯＳトランジ
スタ２等に供給される。さらに、チップ内部用電圧ＶDD
はＮウェルバイアス回路９及びＰウェルバイアス回路１
０のバイアス基準電圧として供給される。Ｎウェルバイ
アス回路９によりＮウェルバイアス電圧がＮ＋領域４に
印加され、また、Ｐウェルバイアス回路１０によりＰウ
ェルバイアス電圧がＰ＋領域６に印加される。ここで、
Ｎウェルバイアス回路９によるバイアス電圧は、例え
ば、チップ内部用電圧ＶDD以上の値に設定される。ま
た、Ｐウェルバイアス回路１０によるバイアス電圧は、
例えば、アース電位以下に設定される。これらの電圧
は、必要に応じて適宜設定することができる。このよう
に、Ｎウェル及び／又はＰウェルにバイアス電圧を与え
ることにより、寄生容量等に蓄積された少数キャリアを
汲み出す作用があるので、半導体装置が高速性を維持す
ることができる。
ＶDDは、第１電源端子７に印加され、ＰＭＯＳトランジ
スタ２等に供給される。さらに、チップ内部用電圧ＶDD
はＮウェルバイアス回路９及びＰウェルバイアス回路１
０のバイアス基準電圧として供給される。Ｎウェルバイ
アス回路９によりＮウェルバイアス電圧がＮ＋領域４に
印加され、また、Ｐウェルバイアス回路１０によりＰウ
ェルバイアス電圧がＰ＋領域６に印加される。ここで、
Ｎウェルバイアス回路９によるバイアス電圧は、例え
ば、チップ内部用電圧ＶDD以上の値に設定される。ま
た、Ｐウェルバイアス回路１０によるバイアス電圧は、
例えば、アース電位以下に設定される。これらの電圧
は、必要に応じて適宜設定することができる。このよう
に、Ｎウェル及び／又はＰウェルにバイアス電圧を与え
ることにより、寄生容量等に蓄積された少数キャリアを
汲み出す作用があるので、半導体装置が高速性を維持す
ることができる。
【００１３】また、電源としては、チップ用電圧ＶDD以
外に、入出力又は出力バッファ等のインターフェース用
電圧ＶDDQ が、第２電源端子８に印加され、この電圧が
ＰＭＯＳトランジスタ１等に供給される。
外に、入出力又は出力バッファ等のインターフェース用
電圧ＶDDQ が、第２電源端子８に印加され、この電圧が
ＰＭＯＳトランジスタ１等に供給される。
【００１４】なお、通常は、Ｎウェルバイアス回路９及
びＰウェルバイアス回路１０に係る回路は、同一の半導
体基板上に形成される。また、ＮＭＯＳトランジスタ及
びＰＭＯＳトランジスタの個数は必要に応じて適宜形成
できる。また、チップ用電圧ＶDD及びインターフェース
用電圧ＶDDQ は、所定の素子に適宜供給することができ
る。
びＰウェルバイアス回路１０に係る回路は、同一の半導
体基板上に形成される。また、ＮＭＯＳトランジスタ及
びＰＭＯＳトランジスタの個数は必要に応じて適宜形成
できる。また、チップ用電圧ＶDD及びインターフェース
用電圧ＶDDQ は、所定の素子に適宜供給することができ
る。
【００１５】つぎに、図１のように構成されたＮウェル
及びＰウェルの両方にバイアス回路を備えた半導体装置
の電源投入動作について説明する。複数電源を具備する
場合、電源投入の順番により以下（１）又は（２）のよ
うな動作を行う。 （１）まず始めに、チップ内部用電圧ＶDDが印加された
状態で、インターフェース用電圧ＶDDQ が印加された場
合を想定する。 ａ）チップ内部用電源投入（ＶDD） チップ内部用電圧ＶDDのみが投入されている状態では、
Ｎウェルバイアス回路９及びＰウェルバイアス回路１０
が動作している。例えば、Ｎウェル１２はチップ内部用
電圧ＶDDより高い電圧に固定されており、また、Ｐウェ
ル１３はアース電圧ＶSSより低いバイアスに固定されて
いる。 ｂ）インターフェース用電源投入（ＶDDQ ） ・ここで、インターフェース用電圧ＶDDQ が印加された
としても、Ｎウェル１２は、チップ用電圧ＶDDより高い
電圧に固定される。このため、寄生バイポーラトランジ
スタＢ１及びＢ２は、ベース電圧が固定されるので、オ
フの状態を維持する。 ・また、Ｐウェル１３は、アース電圧ＶSSより低いバイ
アスに固定されているから、寄生バイポーラトランジス
タＢ３は、ベース電圧が固定されるので、やはりオフの
状態のままである。 このように、チップ用電圧ＶDD及びインターフェース用
電圧ＶDDQ の電源端子７及び８からアースＶSSまで電流
が流れ続ける現象、即ちラッチアップは、発生しない。
及びＰウェルの両方にバイアス回路を備えた半導体装置
の電源投入動作について説明する。複数電源を具備する
場合、電源投入の順番により以下（１）又は（２）のよ
うな動作を行う。 （１）まず始めに、チップ内部用電圧ＶDDが印加された
状態で、インターフェース用電圧ＶDDQ が印加された場
合を想定する。 ａ）チップ内部用電源投入（ＶDD） チップ内部用電圧ＶDDのみが投入されている状態では、
Ｎウェルバイアス回路９及びＰウェルバイアス回路１０
が動作している。例えば、Ｎウェル１２はチップ内部用
電圧ＶDDより高い電圧に固定されており、また、Ｐウェ
ル１３はアース電圧ＶSSより低いバイアスに固定されて
いる。 ｂ）インターフェース用電源投入（ＶDDQ ） ・ここで、インターフェース用電圧ＶDDQ が印加された
としても、Ｎウェル１２は、チップ用電圧ＶDDより高い
電圧に固定される。このため、寄生バイポーラトランジ
スタＢ１及びＢ２は、ベース電圧が固定されるので、オ
フの状態を維持する。 ・また、Ｐウェル１３は、アース電圧ＶSSより低いバイ
アスに固定されているから、寄生バイポーラトランジス
タＢ３は、ベース電圧が固定されるので、やはりオフの
状態のままである。 このように、チップ用電圧ＶDD及びインターフェース用
電圧ＶDDQ の電源端子７及び８からアースＶSSまで電流
が流れ続ける現象、即ちラッチアップは、発生しない。
【００１６】（２）つぎに、インターフェース用電圧Ｖ
DDQ が印加された状態で、チップ内部用電圧ＶDDが印加
された場合を想定する。 ａ）インターフェース用電源投入（ＶDDQ ） インターフェース用電源のみが投入されている状態で
は、Ｎウェルバイアス回路９及びＰウェルバイアス回路
１０は、その基準電位となるチップ内部用電源が投入さ
れていないため動作しない。よって、ＶF をフローディ
ング状態の電圧とすると、Ｎウェル１２の電位は（ＶDD
Q −ＶF ）、及び、Ｐウェル１３の電位はＶF となって
いる。 ｂ）チップ内部用電源投入（ＶDD） ・この状態で、チップ内部用電源が投入されると、Ｎウ
ェルバイアス回路９及びＰウェルバイアス回路１０が動
作する。チップ内部用電圧ＶDDが印加されると、Ｎ＋領
域５とＰウェル１３との間の接合容量Ｃ４を介するカッ
プリングにより、Ｐウェル１３の電位がＶF より上昇す
る。 ・これによって、寄生バイポーラトランジスタＢ３がＯ
Ｎし、（ＶDDQ −ＶF ）にバイアスされているＮウェル
１２からＮＭＯＳトランジスタ３のＮ＋を介してＶSSへ
電流が流れる。 ・これによって、Ｎウェル１２の電位が低下し、寄生バ
イポーラトランジスタＢ1 のベース電位が低下するの
で、今度は寄生バイポーラトランジスタＢ１がＯＮす
る。 ・これによって、インターフェース用電圧ＶDDQ （第２
電源端子８）〜Ｎウェル１２のＰＭＯＳトランジスタ１
のＰ＋領域〜寄生バイポーラトランジスタＢ１、Ｂ３〜
Ｐウェル１３のＮＭＯＳトランジスタ３のＮ＋〜アース
ＶSSという経路が形成され、電流が流れることになる
（ラッチアップ）。 ・これにより、Ｐウェル１３の電位は、さらに上昇する
ことになる。 ・そのため、Ｎウェル１２の電位がさらに低下するの
で、寄生バイポーラトランジスタＢ２のベース電位が閾
値より低下し、今度は寄生バイポーラトランジスタＢ２
がオンする。 ・これによって、チップ内部用電圧ＶDD（第１電源端子
７）〜Ｎウェル１２のＰＭＯＳトランジスタ２のＰ＋領
域〜寄生バイポーラトランジスタＢ２、Ｂ３〜Ｐウェル
１３のＮＭＯＳトランジスタ３のＮ＋〜アースＶSSとい
う経路が形成され、電流が流れることになる（ラッチア
ップ）。このように、チップ用電圧ＶDD及びインターフ
ェース用電圧ＶDDQ の電源端子７及び８からアースＶSS
まで電流が流れ続ける現象、即ちラッチアップが発生す
る。
DDQ が印加された状態で、チップ内部用電圧ＶDDが印加
された場合を想定する。 ａ）インターフェース用電源投入（ＶDDQ ） インターフェース用電源のみが投入されている状態で
は、Ｎウェルバイアス回路９及びＰウェルバイアス回路
１０は、その基準電位となるチップ内部用電源が投入さ
れていないため動作しない。よって、ＶF をフローディ
ング状態の電圧とすると、Ｎウェル１２の電位は（ＶDD
Q −ＶF ）、及び、Ｐウェル１３の電位はＶF となって
いる。 ｂ）チップ内部用電源投入（ＶDD） ・この状態で、チップ内部用電源が投入されると、Ｎウ
ェルバイアス回路９及びＰウェルバイアス回路１０が動
作する。チップ内部用電圧ＶDDが印加されると、Ｎ＋領
域５とＰウェル１３との間の接合容量Ｃ４を介するカッ
プリングにより、Ｐウェル１３の電位がＶF より上昇す
る。 ・これによって、寄生バイポーラトランジスタＢ３がＯ
Ｎし、（ＶDDQ −ＶF ）にバイアスされているＮウェル
１２からＮＭＯＳトランジスタ３のＮ＋を介してＶSSへ
電流が流れる。 ・これによって、Ｎウェル１２の電位が低下し、寄生バ
イポーラトランジスタＢ1 のベース電位が低下するの
で、今度は寄生バイポーラトランジスタＢ１がＯＮす
る。 ・これによって、インターフェース用電圧ＶDDQ （第２
電源端子８）〜Ｎウェル１２のＰＭＯＳトランジスタ１
のＰ＋領域〜寄生バイポーラトランジスタＢ１、Ｂ３〜
Ｐウェル１３のＮＭＯＳトランジスタ３のＮ＋〜アース
ＶSSという経路が形成され、電流が流れることになる
（ラッチアップ）。 ・これにより、Ｐウェル１３の電位は、さらに上昇する
ことになる。 ・そのため、Ｎウェル１２の電位がさらに低下するの
で、寄生バイポーラトランジスタＢ２のベース電位が閾
値より低下し、今度は寄生バイポーラトランジスタＢ２
がオンする。 ・これによって、チップ内部用電圧ＶDD（第１電源端子
７）〜Ｎウェル１２のＰＭＯＳトランジスタ２のＰ＋領
域〜寄生バイポーラトランジスタＢ２、Ｂ３〜Ｐウェル
１３のＮＭＯＳトランジスタ３のＮ＋〜アースＶSSとい
う経路が形成され、電流が流れることになる（ラッチア
ップ）。このように、チップ用電圧ＶDD及びインターフ
ェース用電圧ＶDDQ の電源端子７及び８からアースＶSS
まで電流が流れ続ける現象、即ちラッチアップが発生す
る。
【００１７】このように、図１に示した本発明に関連す
る半導体装置では、バイアス電圧を適宜設定することが
可能であり、動作の高速化を達成できる。また、バイア
ス回路の基準電圧に使用される電源（例、チップ内部用
電源）を先に投入し、その他の電源（例、インターフェ
ース用電源）を後に投入することにより、ラッチアップ
を防止することができる。
る半導体装置では、バイアス電圧を適宜設定することが
可能であり、動作の高速化を達成できる。また、バイア
ス回路の基準電圧に使用される電源（例、チップ内部用
電源）を先に投入し、その他の電源（例、インターフェ
ース用電源）を後に投入することにより、ラッチアップ
を防止することができる。
【００１８】つぎに、図２に、複数のバイアス回路を備
え、複数電圧を動作電源とする、本発明の第１の実施の
形態の半導体装置の構造図を示す。上述したように、ア
クセスの高速化等のため基板またはウェルをバイアスし
ている半導体装置において、チップ内部用電源をそのバ
イアス回路の基準となる電源とし、それより先に、イン
ターフェイス用電源を投入させた場合、ラッチアップが
発生する。このような現象は特に高温にて、寄生バイポ
ーラトランジスタのＶF が低いときに発生しやすくな
る。
え、複数電圧を動作電源とする、本発明の第１の実施の
形態の半導体装置の構造図を示す。上述したように、ア
クセスの高速化等のため基板またはウェルをバイアスし
ている半導体装置において、チップ内部用電源をそのバ
イアス回路の基準となる電源とし、それより先に、イン
ターフェイス用電源を投入させた場合、ラッチアップが
発生する。このような現象は特に高温にて、寄生バイポ
ーラトランジスタのＶF が低いときに発生しやすくな
る。
【００１９】そこで、本発明の第１の実施の形態におい
ては、図１に示した構成に加えて、チップ内部用電源と
インターフェイス用電源との間に、バイパス回路１５を
設ける。このバイパス回路１５は、回路の両端の電圧値
に応じてオン又はオフするような方向性のある回路であ
る。例えば、このバイパス回路１５により、インターフ
ェース用電源（ＶDDQ ）のみが投入されている場合は導
通し、両方の電源が投入されたときは相互の電源が影響
しないようにすることができる。
ては、図１に示した構成に加えて、チップ内部用電源と
インターフェイス用電源との間に、バイパス回路１５を
設ける。このバイパス回路１５は、回路の両端の電圧値
に応じてオン又はオフするような方向性のある回路であ
る。例えば、このバイパス回路１５により、インターフ
ェース用電源（ＶDDQ ）のみが投入されている場合は導
通し、両方の電源が投入されたときは相互の電源が影響
しないようにすることができる。
【００２０】例えば、チップ内部電圧ＶDDが、インター
フェース用電源ＶDDQ より大きいものとする。この場合
のバイパス回路１５の一例を、図３に示す。図３（１）
は、トランジスタを接続することによりこの機能を達成
するものである。このバイパス回路１５は、トランジス
タ以外にも、同様の機能を果たす回路で有ればよく、例
えば、図３（２）に示すようにダイオード、又は図３
（３）に示すように抵抗等を採用することができる。ト
ランジスタの代りに高抵抗で接続した場合、バイアス回
路での消費電流と高抵抗の電位降下が生じるので、バイ
アス回路が動作するよう適宜設定する必要がある。
フェース用電源ＶDDQ より大きいものとする。この場合
のバイパス回路１５の一例を、図３に示す。図３（１）
は、トランジスタを接続することによりこの機能を達成
するものである。このバイパス回路１５は、トランジス
タ以外にも、同様の機能を果たす回路で有ればよく、例
えば、図３（２）に示すようにダイオード、又は図３
（３）に示すように抵抗等を採用することができる。ト
ランジスタの代りに高抵抗で接続した場合、バイアス回
路での消費電流と高抵抗の電位降下が生じるので、バイ
アス回路が動作するよう適宜設定する必要がある。
【００２１】また、チップ内部用電圧ＶDDが、インター
フェース用電圧ＶDDQ より小さい場合においても、素子
の閾値を所定値まで上げておけば、同様の機能が達成で
きる。
フェース用電圧ＶDDQ より小さい場合においても、素子
の閾値を所定値まで上げておけば、同様の機能が達成で
きる。
【００２２】また、Ｎウェルバイアス回路９及びＰウェ
ルバイアス回路１０は、チップ内部用電圧ＶDD及びイン
ターフェース用電圧ＶDDQ のいずれが基準電圧として供
給された場合でも、所定範囲のバイアス電圧を出力する
ように構成することができる。
ルバイアス回路１０は、チップ内部用電圧ＶDD及びイン
ターフェース用電圧ＶDDQ のいずれが基準電圧として供
給された場合でも、所定範囲のバイアス電圧を出力する
ように構成することができる。
【００２３】つぎに、図２のように構成されたＮウェル
及びＰウェルの両方にバイアス回路を備えた半導体装置
について、電源投入動作を説明する。複数電源を具備す
る場合、電源投入の順番により以下（１）又は（２）の
ような動作を行う。 （１）まず始めに、チップ内部用電圧ＶDDが印加された
状態で、インターフェース用電圧ＶDDQ が印加された場
合を想定する。 ａ）チップ内部用電源投入（ＶDD） ・チップ内部用電圧ＶDDのみが投入されている状態で
は、Ｎウェルバイアス回路９及びＰウェルバイアス回路
１０が動作している。例えば、Ｎウェル１２はチップ内
部用電圧ＶDDより高い電圧に固定されており、また、Ｐ
ウェル１３はアース電圧ＶSSより低いバイアスに固定さ
れている。 ・このとき、バイパス回路１５は、両端の電圧の条件か
らオフとなり、影響しない。 ｂ）インターフェース用電源投入（ＶDDQ ） ・ここで、インターフェース用電圧ＶDDQ が印加されて
も、バイパス回路１５は、両端の電圧の条件は変わらな
いから、オフ状態を維持し、両電源は相互に影響しな
い。 ・Ｎウェル１２は、チップ用電圧ＶDDより高い電圧に固
定されている。このため、寄生バイポーラトランジスタ
Ｂ１及びＢ２は、ベース電圧が固定されるので、オフの
状態を維持する。 ・また、Ｐウェル１３は、アース電圧ＶSSより低いバイ
アスに固定されているから、寄生バイポーラトランジス
タＢ３は、ベース電圧が固定されるので、やはりオフの
状態のままである。 このように、チップ用電圧ＶDD及びインターフェース用
電圧ＶDDQ の電源端子７及び８からアースＶSSまで電流
が流れ続ける現象、即ちラッチアップは、発生しない。
及びＰウェルの両方にバイアス回路を備えた半導体装置
について、電源投入動作を説明する。複数電源を具備す
る場合、電源投入の順番により以下（１）又は（２）の
ような動作を行う。 （１）まず始めに、チップ内部用電圧ＶDDが印加された
状態で、インターフェース用電圧ＶDDQ が印加された場
合を想定する。 ａ）チップ内部用電源投入（ＶDD） ・チップ内部用電圧ＶDDのみが投入されている状態で
は、Ｎウェルバイアス回路９及びＰウェルバイアス回路
１０が動作している。例えば、Ｎウェル１２はチップ内
部用電圧ＶDDより高い電圧に固定されており、また、Ｐ
ウェル１３はアース電圧ＶSSより低いバイアスに固定さ
れている。 ・このとき、バイパス回路１５は、両端の電圧の条件か
らオフとなり、影響しない。 ｂ）インターフェース用電源投入（ＶDDQ ） ・ここで、インターフェース用電圧ＶDDQ が印加されて
も、バイパス回路１５は、両端の電圧の条件は変わらな
いから、オフ状態を維持し、両電源は相互に影響しな
い。 ・Ｎウェル１２は、チップ用電圧ＶDDより高い電圧に固
定されている。このため、寄生バイポーラトランジスタ
Ｂ１及びＢ２は、ベース電圧が固定されるので、オフの
状態を維持する。 ・また、Ｐウェル１３は、アース電圧ＶSSより低いバイ
アスに固定されているから、寄生バイポーラトランジス
タＢ３は、ベース電圧が固定されるので、やはりオフの
状態のままである。 このように、チップ用電圧ＶDD及びインターフェース用
電圧ＶDDQ の電源端子７及び８からアースＶSSまで電流
が流れ続ける現象、即ちラッチアップは、発生しない。
【００２４】（２）つぎに、インターフェース用電圧Ｖ
DDQ が印加された状態で、チップ内部用電圧ＶDDが印加
された場合を想定する。 ａ）インターフェース用電源投入（ＶDDQ ） ・インターフェース用電源のみが投入されている状態で
は、バイパス回路１５は両端の電圧値の条件によりオン
となる。 ・よって、インターフェース用電圧ＶDDQ がバイパス回
路１５を介して、Ｎウェルバイアス回路９及びＰウェル
バイアス回路１０に供給される。Ｎウェルバイアス回路
９及びＰウェルバイアス回路１０が動作しているため、
Ｎウェル１２はチップ内部用電圧ＶDDより高い電圧に固
定されており、また、Ｐウェル１３はアース電圧ＶSSよ
り低いバイアスに固定されている。 ｂ）チップ内部用電源投入（ＶDD） ・ここで、インターフェース用電圧ＶDDが印加される
と、バイパス回路１５は、両端の電圧値の条件が変わる
ためオフとなる。 ・既にＮウェルバイアス回路９は作動しているので、Ｎ
ウェル１２は、チップ用電圧ＶDDより高い電圧に固定さ
れている。このため、寄生バイポーラトランジスタＢ１
及びＢ２は、ベース電圧が固定されるので、オフの状態
を維持する。 ・また、既にＰウェルバイアス回路１０が作動してお
り、Ｐウェル１３は、アース電圧ＶSSより低いバイアス
に固定されているから、寄生バイポーラトランジスタＢ
３は、ベース電圧が固定されるので、やはりオフの状態
のままである。
DDQ が印加された状態で、チップ内部用電圧ＶDDが印加
された場合を想定する。 ａ）インターフェース用電源投入（ＶDDQ ） ・インターフェース用電源のみが投入されている状態で
は、バイパス回路１５は両端の電圧値の条件によりオン
となる。 ・よって、インターフェース用電圧ＶDDQ がバイパス回
路１５を介して、Ｎウェルバイアス回路９及びＰウェル
バイアス回路１０に供給される。Ｎウェルバイアス回路
９及びＰウェルバイアス回路１０が動作しているため、
Ｎウェル１２はチップ内部用電圧ＶDDより高い電圧に固
定されており、また、Ｐウェル１３はアース電圧ＶSSよ
り低いバイアスに固定されている。 ｂ）チップ内部用電源投入（ＶDD） ・ここで、インターフェース用電圧ＶDDが印加される
と、バイパス回路１５は、両端の電圧値の条件が変わる
ためオフとなる。 ・既にＮウェルバイアス回路９は作動しているので、Ｎ
ウェル１２は、チップ用電圧ＶDDより高い電圧に固定さ
れている。このため、寄生バイポーラトランジスタＢ１
及びＢ２は、ベース電圧が固定されるので、オフの状態
を維持する。 ・また、既にＰウェルバイアス回路１０が作動してお
り、Ｐウェル１３は、アース電圧ＶSSより低いバイアス
に固定されているから、寄生バイポーラトランジスタＢ
３は、ベース電圧が固定されるので、やはりオフの状態
のままである。
【００２５】このように、チップ用電圧ＶDD及びインタ
ーフェース用電圧ＶDDQ の電源端子７及び８からアース
ＶSSまで電流が流れ続ける現象、即ちラッチアップは、
発生しない。
ーフェース用電圧ＶDDQ の電源端子７及び８からアース
ＶSSまで電流が流れ続ける現象、即ちラッチアップは、
発生しない。
【００２６】つぎに、図４に、一方のＰウェルバイアス
回路１０のみを備え、複数電圧を動作電源とする、本発
明の第２の実施の形態の半導体装置の構造図を示す。第
２の実施の形態は、図２に示した第１の実施の形態の構
成から、Ｎウェルバイアス回路９を除いた構成である。
さらに、Ｎウェル１２に、バイアス用のＮ＋領域１６を
形成することにより、固定的にバイアス用電圧を印加す
ることができる。
回路１０のみを備え、複数電圧を動作電源とする、本発
明の第２の実施の形態の半導体装置の構造図を示す。第
２の実施の形態は、図２に示した第１の実施の形態の構
成から、Ｎウェルバイアス回路９を除いた構成である。
さらに、Ｎウェル１２に、バイアス用のＮ＋領域１６を
形成することにより、固定的にバイアス用電圧を印加す
ることができる。
【００２７】では、図４のように構成されたＰウェルの
みにバイアス回路を備えた半導体装置について、電源投
入動作を説明する。複数電源を具備する場合、電源投入
の順番により以下（１）又は（２）のような動作を行
う。 （１）まず始めに、チップ内部用電圧ＶDDが印加された
状態で、インターフェース用電圧ＶDDQ が印加された場
合を想定する。 ａ）チップ内部用電源投入（ＶDD） ・チップ内部用電圧ＶDDのみが投入されている状態で
は、Ｐウェルバイアス回路１０が動作している。例え
ば、Ｐウェル１３はアース電圧ＶSSより低いバイアスに
固定されている。 ・このとき、バイパス回路１５は、両端の電圧の条件か
らオフとなり、影響しない。 ｂ）インターフェース用電源投入（ＶDDQ ） ・ここで、インターフェース用電圧ＶDDQ が印加されて
も、バイパス回路１５は、両端の電圧の条件は変わらな
いから、オフ状態を維持し、両電源は相互に影響しな
い。 ・Ｐウェル１３は、アース電圧ＶSSより低いバイアスに
固定されているから、寄生バイポーラトランジスタＢ３
は、ベース電圧が固定されるので、やはりオフの状態の
ままである。 ・さらに、Ｎウェル１２が、バイアス用電圧がＮ＋領域
１６に印加されていると、チップ用電圧ＶDDより高い電
圧に固定されている。このため、寄生バイポーラトラン
ジスタＢ１及びＢ２は、ベース電圧が固定されるので、
オフの状態を維持する。 このように、チップ用電圧ＶDD及びインターフェース用
電圧ＶDDQ の電源端子７及び８からアースＶSSまで電流
が流れ続ける現象、即ちラッチアップは、発生しない。
みにバイアス回路を備えた半導体装置について、電源投
入動作を説明する。複数電源を具備する場合、電源投入
の順番により以下（１）又は（２）のような動作を行
う。 （１）まず始めに、チップ内部用電圧ＶDDが印加された
状態で、インターフェース用電圧ＶDDQ が印加された場
合を想定する。 ａ）チップ内部用電源投入（ＶDD） ・チップ内部用電圧ＶDDのみが投入されている状態で
は、Ｐウェルバイアス回路１０が動作している。例え
ば、Ｐウェル１３はアース電圧ＶSSより低いバイアスに
固定されている。 ・このとき、バイパス回路１５は、両端の電圧の条件か
らオフとなり、影響しない。 ｂ）インターフェース用電源投入（ＶDDQ ） ・ここで、インターフェース用電圧ＶDDQ が印加されて
も、バイパス回路１５は、両端の電圧の条件は変わらな
いから、オフ状態を維持し、両電源は相互に影響しな
い。 ・Ｐウェル１３は、アース電圧ＶSSより低いバイアスに
固定されているから、寄生バイポーラトランジスタＢ３
は、ベース電圧が固定されるので、やはりオフの状態の
ままである。 ・さらに、Ｎウェル１２が、バイアス用電圧がＮ＋領域
１６に印加されていると、チップ用電圧ＶDDより高い電
圧に固定されている。このため、寄生バイポーラトラン
ジスタＢ１及びＢ２は、ベース電圧が固定されるので、
オフの状態を維持する。 このように、チップ用電圧ＶDD及びインターフェース用
電圧ＶDDQ の電源端子７及び８からアースＶSSまで電流
が流れ続ける現象、即ちラッチアップは、発生しない。
【００２８】（２）つぎに、インターフェース用電圧Ｖ
DDQ が印加された状態で、チップ内部用電圧ＶDDが印加
された場合を想定する。 ａ）インターフェース用電源投入（ＶDDQ ） ・インターフェース用電源のみが投入されている状態で
は、バイパス回路１５は両端の電圧値の条件によりオン
となる。 ・よって、インターフェース用電圧ＶDDQ がバイパス回
路１５を介して、Ｐウェルバイアス回路１０に供給され
る。Ｐウェルバイアス回路１０が動作しているため、Ｐ
ウェル１３はアース電圧ＶSSより低いバイアスに固定さ
れている。 ｂ）チップ内部用電源投入（ＶDD） ・ここで、インターフェース用電圧ＶDDが印加される
と、バイパス回路１５は、両端の電圧値の条件が変わる
ためオフとなる。 ・既にＰウェルバイアス回路１０が作動しており、Ｐウ
ェル１３は、アース電圧ＶSSより低いバイアスに固定さ
れているから、寄生バイポーラトランジスタＢ３は、ベ
ース電圧が固定されるので、やはりオフの状態のままで
ある。 ・さらに、Ｎウェル１２は、バイアス電圧がＮ＋領域１
６に印加されていると、Ｎウェル１２は、チップ用電圧
ＶDDより高い電圧に固定される。このため、寄生バイポ
ーラトランジスタＢ１及びＢ２は、ベース電圧が固定さ
れるので、オフの状態を維持する。 このように、チップ用電圧ＶDD及びインターフェース用
電圧ＶDDQ の電源端子７及び８からアースＶSSまで電流
が流れ続ける現象、即ちラッチアップは、発生しない。
DDQ が印加された状態で、チップ内部用電圧ＶDDが印加
された場合を想定する。 ａ）インターフェース用電源投入（ＶDDQ ） ・インターフェース用電源のみが投入されている状態で
は、バイパス回路１５は両端の電圧値の条件によりオン
となる。 ・よって、インターフェース用電圧ＶDDQ がバイパス回
路１５を介して、Ｐウェルバイアス回路１０に供給され
る。Ｐウェルバイアス回路１０が動作しているため、Ｐ
ウェル１３はアース電圧ＶSSより低いバイアスに固定さ
れている。 ｂ）チップ内部用電源投入（ＶDD） ・ここで、インターフェース用電圧ＶDDが印加される
と、バイパス回路１５は、両端の電圧値の条件が変わる
ためオフとなる。 ・既にＰウェルバイアス回路１０が作動しており、Ｐウ
ェル１３は、アース電圧ＶSSより低いバイアスに固定さ
れているから、寄生バイポーラトランジスタＢ３は、ベ
ース電圧が固定されるので、やはりオフの状態のままで
ある。 ・さらに、Ｎウェル１２は、バイアス電圧がＮ＋領域１
６に印加されていると、Ｎウェル１２は、チップ用電圧
ＶDDより高い電圧に固定される。このため、寄生バイポ
ーラトランジスタＢ１及びＢ２は、ベース電圧が固定さ
れるので、オフの状態を維持する。 このように、チップ用電圧ＶDD及びインターフェース用
電圧ＶDDQ の電源端子７及び８からアースＶSSまで電流
が流れ続ける現象、即ちラッチアップは、発生しない。
【００２９】つぎに、図５に、一方のＮウェルバイアス
回路９のみを備え、複数電圧を動作電源とする、本発明
の第３の実施の形態の半導体装置の構造図を示す。第３
の実施の形態は、図２に示した第１の実施の形態の構成
から、Ｐウェルバイアス回路１０を除いた構成である。
さらに、Ｐウェル１３は、バイアス用にＰ＋領域１７を
形成することにより、固定的にアース電位とすることが
できる。
回路９のみを備え、複数電圧を動作電源とする、本発明
の第３の実施の形態の半導体装置の構造図を示す。第３
の実施の形態は、図２に示した第１の実施の形態の構成
から、Ｐウェルバイアス回路１０を除いた構成である。
さらに、Ｐウェル１３は、バイアス用にＰ＋領域１７を
形成することにより、固定的にアース電位とすることが
できる。
【００３０】では、図５のように構成されたＰウェルの
みにバイアス回路を備えた半導体装置について、電源投
入動作を説明する。複数電源を具備する場合、電源投入
の順番により以下（１）又は（２）のような動作を行
う。 （１）まず始めに、チップ内部用電圧ＶDDが印加された
状態で、インターフェース用電圧ＶDDQ が印加された場
合を想定する。 ａ）チップ内部用電源投入（ＶDD） ・チップ内部用電圧ＶDDのみが投入されている状態で
は、Ｎウェルバイアス回路９が動作している。例えば、
Ｎウェル１２はチップ内部用電圧ＶDDより高いバイアス
に固定されている。 ・このとき、バイパス回路１５は、両端の電圧の条件か
らオフとなり、影響しない。 ｂ）インターフェース用電源投入（ＶDDQ ） ・ここで、インターフェース用電圧ＶDDQ が印加されて
も、バイパス回路１５は、両端の電圧の条件は変わらな
いから、オフのままである。 ・Ｎウェル１２は、チップ内部用電圧ＶDDより高いバイ
アスに固定されている。このため、寄生バイポーラトラ
ンジスタＢ１及びＢ２は、ベース電圧が固定されるの
で、オフの状態を維持する。 ・さらに、Ｐウェル１３が、Ｐ＋領域１７によりアース
電圧に固定されていると、寄生バイポーラトランジスタ
Ｂ３は、ベース電圧が固定されるので、やはりオフの状
態のままである。 このように、チップ用電圧ＶDD及びインターフェース用
電圧ＶDDQ の電源端子７及び８からアースＶSSまで電流
が流れ続ける現象、即ちラッチアップは、発生しない。
みにバイアス回路を備えた半導体装置について、電源投
入動作を説明する。複数電源を具備する場合、電源投入
の順番により以下（１）又は（２）のような動作を行
う。 （１）まず始めに、チップ内部用電圧ＶDDが印加された
状態で、インターフェース用電圧ＶDDQ が印加された場
合を想定する。 ａ）チップ内部用電源投入（ＶDD） ・チップ内部用電圧ＶDDのみが投入されている状態で
は、Ｎウェルバイアス回路９が動作している。例えば、
Ｎウェル１２はチップ内部用電圧ＶDDより高いバイアス
に固定されている。 ・このとき、バイパス回路１５は、両端の電圧の条件か
らオフとなり、影響しない。 ｂ）インターフェース用電源投入（ＶDDQ ） ・ここで、インターフェース用電圧ＶDDQ が印加されて
も、バイパス回路１５は、両端の電圧の条件は変わらな
いから、オフのままである。 ・Ｎウェル１２は、チップ内部用電圧ＶDDより高いバイ
アスに固定されている。このため、寄生バイポーラトラ
ンジスタＢ１及びＢ２は、ベース電圧が固定されるの
で、オフの状態を維持する。 ・さらに、Ｐウェル１３が、Ｐ＋領域１７によりアース
電圧に固定されていると、寄生バイポーラトランジスタ
Ｂ３は、ベース電圧が固定されるので、やはりオフの状
態のままである。 このように、チップ用電圧ＶDD及びインターフェース用
電圧ＶDDQ の電源端子７及び８からアースＶSSまで電流
が流れ続ける現象、即ちラッチアップは、発生しない。
【００３１】（２）つぎに、インターフェース用電圧Ｖ
DDQ が印加された状態で、チップ内部用電圧ＶDDが印加
された場合を想定する。 ａ）インターフェース用電源投入（ＶDDQ ） ・インターフェース用電源のみが投入されている状態で
は、バイパス回路１５は両端の電圧値の条件によりオン
となる。 ・よって、インターフェース用電圧ＶDDQ がバイパス回
路１５を介して、Ｎウェルバイアス回路９に供給され
る。Ｎウェルバイアス回路９が動作しているため、Ｎウ
ェル１２はチップ内部用電圧ＶDDより高いバイアスに固
定されている。 ｂ）チップ内部用電源投入（ＶDD） ・ここで、インターフェース用電圧ＶDDが印加される
と、バイパス回路１５は、両端の電圧値の条件が変わる
ためオフとなる。 ・既にＮウェルはＮウェルバイアス回路９が作動されて
おり、Ｎウェル１２は、チップ用電圧ＶDDより高い電圧
に固定されている。このため、寄生バイポーラトランジ
スタＢ１及びＢ２は、ベース電圧が固定されるので、オ
フの状態を維持する。 ・さらに、Ｐウェル１３が、Ｐ＋領域１７によりアース
電位にバイアスされていると、寄生バイポーラトランジ
スタＢ３は、ベース電圧が固定されるので、やはりオフ
の状態のままである。 このように、チップ用電圧ＶDD及びインターフェース用
電圧ＶDDQ の電源端子７及び８からアースＶSSまで電流
が流れ続ける現象、即ちラッチアップは、発生しない。
DDQ が印加された状態で、チップ内部用電圧ＶDDが印加
された場合を想定する。 ａ）インターフェース用電源投入（ＶDDQ ） ・インターフェース用電源のみが投入されている状態で
は、バイパス回路１５は両端の電圧値の条件によりオン
となる。 ・よって、インターフェース用電圧ＶDDQ がバイパス回
路１５を介して、Ｎウェルバイアス回路９に供給され
る。Ｎウェルバイアス回路９が動作しているため、Ｎウ
ェル１２はチップ内部用電圧ＶDDより高いバイアスに固
定されている。 ｂ）チップ内部用電源投入（ＶDD） ・ここで、インターフェース用電圧ＶDDが印加される
と、バイパス回路１５は、両端の電圧値の条件が変わる
ためオフとなる。 ・既にＮウェルはＮウェルバイアス回路９が作動されて
おり、Ｎウェル１２は、チップ用電圧ＶDDより高い電圧
に固定されている。このため、寄生バイポーラトランジ
スタＢ１及びＢ２は、ベース電圧が固定されるので、オ
フの状態を維持する。 ・さらに、Ｐウェル１３が、Ｐ＋領域１７によりアース
電位にバイアスされていると、寄生バイポーラトランジ
スタＢ３は、ベース電圧が固定されるので、やはりオフ
の状態のままである。 このように、チップ用電圧ＶDD及びインターフェース用
電圧ＶDDQ の電源端子７及び８からアースＶSSまで電流
が流れ続ける現象、即ちラッチアップは、発生しない。
【００２２】なお、本発明は、ＳＯＩ及びＳＯＳ(Silic
on on Sapphire) にも適用することができる。
on on Sapphire) にも適用することができる。
【００３３】
【発明の効果】以上のように、本発明によれば、一つの
半導体装置に複数電圧で動作電源とする場合、Ｎウェル
及び／又はＰウェルに対してウェル毎に最適なバイアス
電圧を供給することにより、アクセスの高速化及びラッ
チアップ抑制・防止を達成することができる。
半導体装置に複数電圧で動作電源とする場合、Ｎウェル
及び／又はＰウェルに対してウェル毎に最適なバイアス
電圧を供給することにより、アクセスの高速化及びラッ
チアップ抑制・防止を達成することができる。
【００３４】さらに、本発明では、バイアス回路の基準
となるチップ内部用電源とインターフェイス用電源と
を、半導体装置上に設けたバイパス回路を介して接続す
ることで、複数電源におけるどのような投入シーケンス
に対しても、電源投入時等のラッチアップの発生を防ぐ
ことができる。
となるチップ内部用電源とインターフェイス用電源と
を、半導体装置上に設けたバイパス回路を介して接続す
ることで、複数電源におけるどのような投入シーケンス
に対しても、電源投入時等のラッチアップの発生を防ぐ
ことができる。
【図１】Ｐウェル及びＮウェルのバイアス回路を備え、
複数電圧を動作電源とする、本発明に関連する半導体装
置の構造図。
複数電圧を動作電源とする、本発明に関連する半導体装
置の構造図。
【図２】Ｐウェル及びＮウェルのバイアス回路を備え、
複数電圧を動作電源とする、本発明の第１の実施の形態
の半導体装置の構造図。
複数電圧を動作電源とする、本発明の第１の実施の形態
の半導体装置の構造図。
【図３】バイパス回路の構成図。
【図４】Ｐウェルバイアス回路を備え、複数電圧を動作
電源とする、本発明の第２の実施の形態の半導体装置の
構造図。
電源とする、本発明の第２の実施の形態の半導体装置の
構造図。
【図５】Ｎウェルバイアス回路を備え、複数電圧を動作
電源とする、本発明の第３の実施の形態の半導体装置の
構造図。
電源とする、本発明の第３の実施の形態の半導体装置の
構造図。
【図６】複数電圧により動作するＣＭＯＳスタティック
ＲＡＭの部分的な断面構造図。
ＲＡＭの部分的な断面構造図。
９ Ｎウェルバイアス回路 １０ Ｐウェルバイアス回路 １２ Ｎウェル １３ Ｐウェル １５ バイパス回路 ＶDD チップ内部用電圧 ＶDDQ インターフェース用電圧 Ｂ１，Ｂ２，Ｂ３ 寄生バイポーラトランジスタ Ｃ１，Ｃ２，Ｃ３ 寄生容量（接合容量）
Claims (7)
- 【請求項１】第１の回路が形成されたＮ形基板領域と、 前記Ｎ形基板領域と隣接して配置され、第２の回路が形
成されたＰ形基板領域と、 前記第１の回路及び／又は前記第２の回路の所定部に電
源を供給するとともに、前記Ｎ形基板領域及び／又は前
記Ｐ形基板領域をバイアスするためのバイアス基準電圧
を供給する第１の電源と、 前記第１の電源を供給した前記所定部とは異なる前記第
１の回路及び／又は前記第２の回路の他の所定部に、前
記第１の電源電圧とは異なる電圧を供給する第２の電源
と、 前記第１の電源により供給された前記バイアス基準電圧
により所定のバイアス電圧を出力し、前記Ｎ形基板領域
及び／又は前記Ｐ形基板領域をバイアスする基板バイア
ス回路と、 前記第１の電源と前記第２の電源との間に接続され、前
記第２の電源のみが供給されているときオン状態とな
り、前記第１の電源が供給されているとき第２の電源の
供給状態に拘わらずオフ状態となるバイパス回路とを備
えた半導体装置。 - 【請求項２】前記バイパス回路は、 先に前記第１の電源が先に投入された場合にオフ状態と
なり、その後第２の電源が投入されたときもオフ状態を
維持し、 一方、先に前記第２の電源が供給された場合にオン状態
となり、その後前記第１の電源が供給されたときオフ状
態となることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】前記基板バイアス回路は、 前記第１の電源電圧以上の電圧に前記Ｎ形基板領域をバ
イアスするＮウェルバイアス回路、及び／又は、アース
電位以下に前記Ｐ形基板領域をバイアスするＰウェルバ
イアス回路を含むことを特徴とする請求項１又は２に記
載の半導体装置。 - 【請求項４】前記バイパス回路及び前記基板バイアス回
路は、前記第１の回路又は前記第２の回路が形成された
半導体基板上に形成されることを特徴とする請求項１乃
至３のいずれかに記載の半導体装置。 - 【請求項５】前記バイパス回路は、 ダイオード接続されたＭＯＳトランジスタで構成される
ことを特徴とする請求項１乃至４のいずれかに記載の半
導体装置。 - 【請求項６】前記第１の電源及び前記第２の電源は、一
方がチップ内部用電源であり、他方がインターフェース
用電源であることを特徴とする請求項１乃至５のいずれ
かに記載の半導体装置。 - 【請求項７】前記第１の電源の方が前記第２の電源より
電圧が高いことを特徴とする請求項１乃至６のいずれか
に記載の半導体装置。
Priority Applications (3)
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|---|---|---|---|
| JP18587796A JP3264622B2 (ja) | 1996-07-16 | 1996-07-16 | 半導体装置 |
| US08/891,558 US5942784A (en) | 1996-07-16 | 1997-07-11 | Semiconductor device |
| KR1019970033012A KR100243496B1 (ko) | 1996-07-16 | 1997-07-16 | 반도체 장치 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18587796A JP3264622B2 (ja) | 1996-07-16 | 1996-07-16 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH1032259A true JPH1032259A (ja) | 1998-02-03 |
| JP3264622B2 JP3264622B2 (ja) | 2002-03-11 |
Family
ID=16178447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18587796A Expired - Fee Related JP3264622B2 (ja) | 1996-07-16 | 1996-07-16 | 半導体装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP3264622B2 (ja) |
| KR (1) | KR100243496B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7030681B2 (en) | 2001-05-18 | 2006-04-18 | Renesas Technology Corp. | Semiconductor device with multiple power sources |
| US7184555B2 (en) | 2001-04-11 | 2007-02-27 | Magiq Technologies, Inc. | Quantum computation |
| US7723799B2 (en) | 2007-02-28 | 2010-05-25 | Seiko Epson Corporation | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355950B1 (en) | 1998-09-23 | 2002-03-12 | Intel Corporation | Substrate interconnect for power distribution on integrated circuits |
| JP2002064150A (ja) * | 2000-06-05 | 2002-02-28 | Mitsubishi Electric Corp | 半導体装置 |
| JP4354109B2 (ja) * | 2000-11-15 | 2009-10-28 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置及びその製造方法 |
| JP2004031411A (ja) * | 2002-06-21 | 2004-01-29 | Renesas Technology Corp | 半導体装置 |
| KR100452322B1 (ko) * | 2002-06-26 | 2004-10-12 | 삼성전자주식회사 | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 |
| US7348827B2 (en) * | 2004-05-19 | 2008-03-25 | Altera Corporation | Apparatus and methods for adjusting performance of programmable logic devices |
| US7129745B2 (en) * | 2004-05-19 | 2006-10-31 | Altera Corporation | Apparatus and methods for adjusting performance of integrated circuits |
| US20060119382A1 (en) * | 2004-12-07 | 2006-06-08 | Shumarayev Sergey Y | Apparatus and methods for adjusting performance characteristics of programmable logic devices |
| US7274247B2 (en) * | 2005-04-04 | 2007-09-25 | Freescale Semiconductor, Inc. | System, method and program product for well-bias set point adjustment |
| US7486098B2 (en) * | 2005-06-16 | 2009-02-03 | International Business Machines Corporation | Integrated circuit testing method using well bias modification |
| US7330049B2 (en) * | 2006-03-06 | 2008-02-12 | Altera Corporation | Adjustable transistor body bias generation circuitry with latch-up prevention |
| US7495471B2 (en) * | 2006-03-06 | 2009-02-24 | Altera Corporation | Adjustable transistor body bias circuitry |
| US7355437B2 (en) * | 2006-03-06 | 2008-04-08 | Altera Corporation | Latch-up prevention circuitry for integrated circuits with transistor body biasing |
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| US9698786B2 (en) * | 2015-05-29 | 2017-07-04 | Nexperia B.V. | Interface apparatus with leakage mitigation |
| US10410934B2 (en) * | 2017-12-07 | 2019-09-10 | Micron Technology, Inc. | Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure |
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|---|---|---|---|---|
| US4088905A (en) * | 1977-02-15 | 1978-05-09 | Precision Monolithics, Inc. | Self-adjusting compatibility circuit for digital to analog converter |
| KR100194743B1 (ko) * | 1989-09-14 | 1999-06-15 | 가나이 쓰도무 | 비교 기능을 갖는 반도체 메모리 장치 |
-
1996
- 1996-07-16 JP JP18587796A patent/JP3264622B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-11 US US08/891,558 patent/US5942784A/en not_active Expired - Fee Related
- 1997-07-16 KR KR1019970033012A patent/KR100243496B1/ko not_active IP Right Cessation
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| US7184555B2 (en) | 2001-04-11 | 2007-02-27 | Magiq Technologies, Inc. | Quantum computation |
| US7030681B2 (en) | 2001-05-18 | 2006-04-18 | Renesas Technology Corp. | Semiconductor device with multiple power sources |
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| Publication number | Publication date |
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| KR100243496B1 (ko) | 2000-02-01 |
| KR980012291A (ko) | 1998-04-30 |
| US5942784A (en) | 1999-08-24 |
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