JP2899858B2 - 出力駆動装置及び同装置におけるラッチアップ減少方法 - Google Patents
出力駆動装置及び同装置におけるラッチアップ減少方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H—ELECTRICITY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Description
【０００１】
【産業上の利用分野】本発明は固体回路、集積回路に関
し、特に相補型金属酸化膜半導体（ＣＭＯＳ）回路にお
いてラッチアップを克服した出力駆動装置に関する。本
発明によりラッチアップを回避若しくは最小限にとどめ
た出力駆動回路が提供される。
し、特に相補型金属酸化膜半導体（ＣＭＯＳ）回路にお
いてラッチアップを克服した出力駆動装置に関する。本
発明によりラッチアップを回避若しくは最小限にとどめ
た出力駆動回路が提供される。
【０００２】
【従来の技術】ラッチアップの問題は、ＣＭＯＳ技術を
用いた集積回路素子の動作における１つの関心事となっ
ている。ＣＭＯＳ回路におけるラッチアップについては
米国特許第４、５７１、５０５号に開示がある。一般的
に、ラッチアップは無意識に形成され、そして電源電
圧、光、放射線、入力及び出力の過剰電圧における急激
な変化並びにチップ上の容量性障害のような場合に応答
してＰＮＰ及びＮＰＮトランジスタのような（通常寄生
性の）素子によって引き起こされるものである。
用いた集積回路素子の動作における１つの関心事となっ
ている。ＣＭＯＳ回路におけるラッチアップについては
米国特許第４、５７１、５０５号に開示がある。一般的
に、ラッチアップは無意識に形成され、そして電源電
圧、光、放射線、入力及び出力の過剰電圧における急激
な変化並びにチップ上の容量性障害のような場合に応答
してＰＮＰ及びＮＰＮトランジスタのような（通常寄生
性の）素子によって引き起こされるものである。
【０００３】
【発明が解決しようとする課題】集積回路の１本の出力
ノード、即ちピンを最大電力供給レベル（一般に「ＶＣ
Ｃ」と呼ばれる）で駆動する際、従来はゲート電極をＶ
ＣＣからゼロボルトに駆動するＰ−チャンネルトランジ
スタ、あるいはゲート電極をゼロボルトからＶＣＣより
幾らか高い電圧に駆動するＮ−チャンネルトランジスタ
を用いていた。ブートストラップ駆動装置を用いればこ
のような電圧上昇を達成することができる。しかしなが
ら、Ｐ−チャンネルトランジスタを用いた場合、出力を
ＶＣＣ以上に強制するとラッチアップが起こることがあ
る。また、Ｎ−チャンネルトランジスタを用いた場合、
ゲート電極をＶＣＣ以上の電圧で駆動するために、速度
の低下あるいは信頼性の低下といった問題が生じる可能
性がある。また、Ｎ−チャンネルトランジスタのゲート
電極をゼロボルトにしても、その出力を負電圧（例え
ば、−１．０ボルト）に強制すると、トランジスタはオ
ン状態となり、基板電流が生じ信頼性の問題に発展する
可能性もある。
ノード、即ちピンを最大電力供給レベル（一般に「ＶＣ
Ｃ」と呼ばれる）で駆動する際、従来はゲート電極をＶ
ＣＣからゼロボルトに駆動するＰ−チャンネルトランジ
スタ、あるいはゲート電極をゼロボルトからＶＣＣより
幾らか高い電圧に駆動するＮ−チャンネルトランジスタ
を用いていた。ブートストラップ駆動装置を用いればこ
のような電圧上昇を達成することができる。しかしなが
ら、Ｐ−チャンネルトランジスタを用いた場合、出力を
ＶＣＣ以上に強制するとラッチアップが起こることがあ
る。また、Ｎ−チャンネルトランジスタを用いた場合、
ゲート電極をＶＣＣ以上の電圧で駆動するために、速度
の低下あるいは信頼性の低下といった問題が生じる可能
性がある。また、Ｎ−チャンネルトランジスタのゲート
電極をゼロボルトにしても、その出力を負電圧（例え
ば、−１．０ボルト）に強制すると、トランジスタはオ
ン状態となり、基板電流が生じ信頼性の問題に発展する
可能性もある。
【０００４】前記米国特許では、電源電圧の遷移を感知
しこの遷移感知に応答して基板をグラウンドにクランプ
し、その後このクランプを解除する方法がが提案されて
いる。
しこの遷移感知に応答して基板をグラウンドにクランプ
し、その後このクランプを解除する方法がが提案されて
いる。
【０００５】本発明は、ラッチアップを実質的に回避す
ることができ、かつ速度低下、信頼性の低下を招来しな
い構成の出力駆動装置を提供することを目的とするもの
である。
ることができ、かつ速度低下、信頼性の低下を招来しな
い構成の出力駆動装置を提供することを目的とするもの
である。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、Ｎ−チャンネルトランジスタ（１６）と
Ｐ−チャンネルトランジスタ（１４）とから成り、それ
ぞれのトランジスタはゲート電極（４２、３６）とソー
ス−ドレイン経路とを有し、前記Ｎ−チャンネルトラン
ジスタ（１６）とＰ−チャンネルトランジスタ（１４）
トランジスタそれぞれのソース−ドレイン経路は直列に
結合されてその間にノード（Ａ）を有しており、前記２
つのトランジスタのソース−ドレイン経路は該部から供
給される第１の供給電圧の印加端子と第２の電圧の印加
端子間の回路（１０）内にあり、データ出力経路が前記
第１の供給電圧の印加端子と前記第２の電圧の印加端子
間の前記回路（１０）に結合されており、前記Ｐ−チャ
ンネルトランジスタ（１４）のゲート電極（３６）には
データ信号が印加され、前記Ｎ−チャンネルトランジス
タ（１６）のゲート電極（４２）には高電圧が印加さ
れ、前記高電圧は前記第１の供給電圧より高く、前記高
電圧が前記Ｐ−チャンネルトランジスタ（１４）が構成
されている基板領域（３２）に印加され、前記Ｎ−チャ
ンネルトランジスタのソース−ドレイン経路が前記デー
タ出力経路と前記Ｐ−チャンネルトランジスタの間に結
合されるように構成した集積回路における出力駆動回路
を提供する。
に、本発明は、Ｎ−チャンネルトランジスタ（１６）と
Ｐ−チャンネルトランジスタ（１４）とから成り、それ
ぞれのトランジスタはゲート電極（４２、３６）とソー
ス−ドレイン経路とを有し、前記Ｎ−チャンネルトラン
ジスタ（１６）とＰ−チャンネルトランジスタ（１４）
トランジスタそれぞれのソース−ドレイン経路は直列に
結合されてその間にノード（Ａ）を有しており、前記２
つのトランジスタのソース−ドレイン経路は該部から供
給される第１の供給電圧の印加端子と第２の電圧の印加
端子間の回路（１０）内にあり、データ出力経路が前記
第１の供給電圧の印加端子と前記第２の電圧の印加端子
間の前記回路（１０）に結合されており、前記Ｐ−チャ
ンネルトランジスタ（１４）のゲート電極（３６）には
データ信号が印加され、前記Ｎ−チャンネルトランジス
タ（１６）のゲート電極（４２）には高電圧が印加さ
れ、前記高電圧は前記第１の供給電圧より高く、前記高
電圧が前記Ｐ−チャンネルトランジスタ（１４）が構成
されている基板領域（３２）に印加され、前記Ｎ−チャ
ンネルトランジスタのソース−ドレイン経路が前記デー
タ出力経路と前記Ｐ−チャンネルトランジスタの間に結
合されるように構成した集積回路における出力駆動回路
を提供する。
【０００７】前記Ｎ−チャンネルトランジスタ（１６）
は第１のＮ−チャンネルトランジスタ（１６）を有し、
該出力駆動回路が更にゲート電極（２６）とソース−ド
レイン経路を有する第２のＮ−チャンネルトランジスタ
（１２）を備えており、前記Ｐ−チャンネルトランジス
タ（１４）の前記ソース−ドレイン経路は前記第１及び
第２のＮ−チャンネルトランジスタ（１２、１６）それ
ぞれの前記ソース−ドレイン経路の間に直列に結合され
ており、前記３本の直列結合されたソース−ドレイン経
路は、前記第１の供給電圧と前記第２の電圧との間の回
路内にあり、前記第２のＮ−チャンネルトランジスタ
（１２）のゲート電極（２６）には前記高電圧が印可さ
れる。
は第１のＮ−チャンネルトランジスタ（１６）を有し、
該出力駆動回路が更にゲート電極（２６）とソース−ド
レイン経路を有する第２のＮ−チャンネルトランジスタ
（１２）を備えており、前記Ｐ−チャンネルトランジス
タ（１４）の前記ソース−ドレイン経路は前記第１及び
第２のＮ−チャンネルトランジスタ（１２、１６）それ
ぞれの前記ソース−ドレイン経路の間に直列に結合され
ており、前記３本の直列結合されたソース−ドレイン経
路は、前記第１の供給電圧と前記第２の電圧との間の回
路内にあり、前記第２のＮ−チャンネルトランジスタ
（１２）のゲート電極（２６）には前記高電圧が印可さ
れる。
【０００８】前記第１の供給電圧は前記第２のＮ−チャ
ンネルトランジスタ（１２）のドレイン電極（２４）に
印加され、前記データ出力経路は選択的に前記第２の電
圧の印加端子に結合される。また、前記データ出力経路
を前記第２の供給電圧に選択的に結合するトランジスタ
回路（１８）を更に備えているのが好ましい。また、前
記トランジスタ回路は前記データ出力経路と前記第２の
供給電圧の印加端子間に結合されたソース−ドレイン経
路を有するＮ−チャンネルトランジスタ（１８）を備え
ており、前記トランジスタ回路のＮ−チャンネルトラン
ジスタ（１８）のゲート電極に第１の電圧レベルの信号
が印加された時に前記データ出力経路と前記第２の供給
電圧の印加端子が接続され、第２の電圧レベルの信号が
印加された時に前記データ出力経路と前記第２の供給電
圧の印加端子が遮断されるようにするのが好ましい。
ンネルトランジスタ（１２）のドレイン電極（２４）に
印加され、前記データ出力経路は選択的に前記第２の電
圧の印加端子に結合される。また、前記データ出力経路
を前記第２の供給電圧に選択的に結合するトランジスタ
回路（１８）を更に備えているのが好ましい。また、前
記トランジスタ回路は前記データ出力経路と前記第２の
供給電圧の印加端子間に結合されたソース−ドレイン経
路を有するＮ−チャンネルトランジスタ（１８）を備え
ており、前記トランジスタ回路のＮ−チャンネルトラン
ジスタ（１８）のゲート電極に第１の電圧レベルの信号
が印加された時に前記データ出力経路と前記第２の供給
電圧の印加端子が接続され、第２の電圧レベルの信号が
印加された時に前記データ出力経路と前記第２の供給電
圧の印加端子が遮断されるようにするのが好ましい。
【０００９】前記第１のＮ−チャンネルトランジスタ
（１６）には前記高電圧が常に印加されるように結合さ
れており、前記第１のＮ−チャンネルトランジスタ（１
６）は、データ出力経路を駆動する基準となるデータ信
号に基づいて、前記高電圧を選択的に受け取るように結
合されている。
（１６）には前記高電圧が常に印加されるように結合さ
れており、前記第１のＮ−チャンネルトランジスタ（１
６）は、データ出力経路を駆動する基準となるデータ信
号に基づいて、前記高電圧を選択的に受け取るように結
合されている。
【００１０】更に、本発明によれば、Ｐ−チャンネルト
ランジスタ（１４）のソース−ドレイン経路をＮ−チャ
ンネルトランジスタ（１６）のソース−ドレイン経路と
直列に結合し、前記直列接続したソース−ドレイン経路
を第１の電力供給電圧と第２の電力供給電圧との間の回
路に結合した出力駆動回路におけるラッチアップ減少方
法において、前記第１の電力供給電圧より高い高電圧を
発生し、前記高電圧を前記Ｎ−チャンネルトランジスタ
（１６）と、基板上で前記Ｐ−チャンネルトランジスタ
（１４）が形成されている領域とに印加し、出力信号の
基準を形成するデータ入力信号を前記Ｐ−チャンネルト
ランジスタ（１４）のゲート電極（３６）に印加し、前
記第１の電力供給電圧と前記第２の電力供給電圧との間
の回路経路から出力信号を得る工程から成るＣＭＯＳ回
路用出力駆動装置におけるラッチアップ減少方法が提供
される。
ランジスタ（１４）のソース−ドレイン経路をＮ−チャ
ンネルトランジスタ（１６）のソース−ドレイン経路と
直列に結合し、前記直列接続したソース−ドレイン経路
を第１の電力供給電圧と第２の電力供給電圧との間の回
路に結合した出力駆動回路におけるラッチアップ減少方
法において、前記第１の電力供給電圧より高い高電圧を
発生し、前記高電圧を前記Ｎ−チャンネルトランジスタ
（１６）と、基板上で前記Ｐ−チャンネルトランジスタ
（１４）が形成されている領域とに印加し、出力信号の
基準を形成するデータ入力信号を前記Ｐ−チャンネルト
ランジスタ（１４）のゲート電極（３６）に印加し、前
記第１の電力供給電圧と前記第２の電力供給電圧との間
の回路経路から出力信号を得る工程から成るＣＭＯＳ回
路用出力駆動装置におけるラッチアップ減少方法が提供
される。
【００１１】前記高電圧は、前記データ入力信号に応じ
てＮ−チャンネルトランジスタ（１６）のゲート電極
（４２）に選択的に印加され、これによって出力信号を
２つの内の選択した１つに駆動すべき時に、Ｎ−チャン
ネルトランジスタが選択的にオンできるように構成され
ている。前記Ｎ−チャンネルトランジスタ（１６）のゲ
ート電極（４２）に印加される電極は、データ入力信号
と逆に応答するようにしてもよい。更に、第２のＮ−チ
ャンネルトランジスタ（１２）を結合して、そのソース
−ドレイン経路が、前記第１と命名したＮ−チャンネル
トランジスタ（１６）及び前記Ｐ−チャンネルトランジ
スタ（１４）と直列となるようにし、前記データ入力信
号の論理状態変化にかかわらず、前記高電圧を前記第２
のＮ−チャンネルトランジスタ（１２）に常に印加する
工程を含むようにすることも可能である。
てＮ−チャンネルトランジスタ（１６）のゲート電極
（４２）に選択的に印加され、これによって出力信号を
２つの内の選択した１つに駆動すべき時に、Ｎ−チャン
ネルトランジスタが選択的にオンできるように構成され
ている。前記Ｎ−チャンネルトランジスタ（１６）のゲ
ート電極（４２）に印加される電極は、データ入力信号
と逆に応答するようにしてもよい。更に、第２のＮ−チ
ャンネルトランジスタ（１２）を結合して、そのソース
−ドレイン経路が、前記第１と命名したＮ−チャンネル
トランジスタ（１６）及び前記Ｐ−チャンネルトランジ
スタ（１４）と直列となるようにし、前記データ入力信
号の論理状態変化にかかわらず、前記高電圧を前記第２
のＮ−チャンネルトランジスタ（１２）に常に印加する
工程を含むようにすることも可能である。
【００１２】前記高電圧を前記Ｎ−チャンネルトランジ
スタ（１６）に印加する工程は、前記データ入力信号の
論理状態にはかかわらず、前記高電圧を常に結合する工
程を含む。更に、第２のＮ−チャンネルトランジスタ
（１２）を結合して、そのソースードレイン経路が前記
第１と命名したＮ−チャンネルトランジスタ（１６）及
び前記Ｐ−チャンネルトランジスタ（１４）と直列とな
るようにし、前記データ入力信号の論理状態にはかかわ
らず、前記高電圧を前記第２のＮ−チャンネルトランジ
スタ（１２）に常に印加する工程とを含むようにしても
よい。
スタ（１６）に印加する工程は、前記データ入力信号の
論理状態にはかかわらず、前記高電圧を常に結合する工
程を含む。更に、第２のＮ−チャンネルトランジスタ
（１２）を結合して、そのソースードレイン経路が前記
第１と命名したＮ−チャンネルトランジスタ（１６）及
び前記Ｐ−チャンネルトランジスタ（１４）と直列とな
るようにし、前記データ入力信号の論理状態にはかかわ
らず、前記高電圧を前記第２のＮ−チャンネルトランジ
スタ（１２）に常に印加する工程とを含むようにしても
よい。
【００１３】
【作用】出力駆動装置のプルアップ部分に単一のＮ−チ
ャンネル若しくはＰ−チャンネルトランジスタを用いる
代りに、２つのＮ−チャンネルトランジスタと、これら
２つのＮ−チャンネルトランジスタの間に直列に接続さ
れた１つのＰ−チャンネルトランジスタを用いる。ＶＣ
ＣＰをＶＣＣより高い内部電圧源、ＶＴＮをＮ−チャン
ネルトランジスタのスレシホルド電圧とすると、Ｐ−チ
ャンネルトランジスタのＰ＋ソース及びドレイン領域は
ＶＣＣＰ−ＶＴＮ以上にはならないので、ラッチアップ
に対する防御となる。Ｐ−チャンネルトランジスタ本体
またはウエルはＶＣＣＰにつながれているので、Ｐ＋ま
たはＮ−ソース及びドレイン接合は順方向にはバイアス
されない。したがって、ラッチアップが生じることはな
い。
ャンネル若しくはＰ−チャンネルトランジスタを用いる
代りに、２つのＮ−チャンネルトランジスタと、これら
２つのＮ−チャンネルトランジスタの間に直列に接続さ
れた１つのＰ−チャンネルトランジスタを用いる。ＶＣ
ＣＰをＶＣＣより高い内部電圧源、ＶＴＮをＮ−チャン
ネルトランジスタのスレシホルド電圧とすると、Ｐ−チ
ャンネルトランジスタのＰ＋ソース及びドレイン領域は
ＶＣＣＰ−ＶＴＮ以上にはならないので、ラッチアップ
に対する防御となる。Ｐ−チャンネルトランジスタ本体
またはウエルはＶＣＣＰにつながれているので、Ｐ＋ま
たはＮ−ソース及びドレイン接合は順方向にはバイアス
されない。したがって、ラッチアップが生じることはな
い。
【００１４】Ｐ−チャンネルトランジスタのゲートをＶ
ＣＣに駆動した時、このトランジスタはオフとなり、そ
の出力を負電圧に強制しても（アンダーシュート）、基
板電圧は発生しない。
ＣＣに駆動した時、このトランジスタはオフとなり、そ
の出力を負電圧に強制しても（アンダーシュート）、基
板電圧は発生しない。
【００１５】ＶＣＣＰは、好ましくは、ポンプ回路を用
いてチップ上で発生するようにし、最大ＶＣＣレベルに
駆動すべき出力に対して、ＶＣＣ＋ＶＴＮより高くする
必要がある。
いてチップ上で発生するようにし、最大ＶＣＣレベルに
駆動すべき出力に対して、ＶＣＣ＋ＶＴＮより高くする
必要がある。
【００１６】上記３つのトランジスタを「上部トランジ
スタ」、「中間トランジスタ」及び「下部トランジス
タ」と呼ぶことにすると、上部トランジスタは、そのド
レイン電極がＶＣＣ（外部で発生した電力供給電圧）
に、ゲート電極がＶＣＣＰに、そしてソース電極が前記
中間トランジスタのソース−ドレイン経路に結合された
Ｎ−チャンネル電界効果トランジスタ（ＦＥＴ）であ
る。中間トランジスタは、Ｐ−チャンネルトランジスタ
であり、上部のＮ−チャンネルトランジスタのソース電
極はＰ−チャンネルトランジスタのソース電極に結合さ
れている。Ｐ−チャンネルトランジスタのゲート電極
は、ゼロボルトとＶＣＣとの間で駆動される。そのドレ
イン電極は、下部（Ｎ−チャンネル）トランジスタのド
レイン電極に結合されている。下部（Ｎ−チャンネル）
トランジスタは、そのゲート電極がＶＣＣＰに結合さ
れ、そしてそのソース電極が出力に結合されている。
スタ」、「中間トランジスタ」及び「下部トランジス
タ」と呼ぶことにすると、上部トランジスタは、そのド
レイン電極がＶＣＣ（外部で発生した電力供給電圧）
に、ゲート電極がＶＣＣＰに、そしてソース電極が前記
中間トランジスタのソース−ドレイン経路に結合された
Ｎ−チャンネル電界効果トランジスタ（ＦＥＴ）であ
る。中間トランジスタは、Ｐ−チャンネルトランジスタ
であり、上部のＮ−チャンネルトランジスタのソース電
極はＰ−チャンネルトランジスタのソース電極に結合さ
れている。Ｐ−チャンネルトランジスタのゲート電極
は、ゼロボルトとＶＣＣとの間で駆動される。そのドレ
イン電極は、下部（Ｎ−チャンネル）トランジスタのド
レイン電極に結合されている。下部（Ｎ−チャンネル）
トランジスタは、そのゲート電極がＶＣＣＰに結合さ
れ、そしてそのソース電極が出力に結合されている。
【００１７】上部のＮ−チャンネルトランジスタはでき
るだけ大きく、そしてその他のトランジスタは出力負荷
を駆動するような大きさに形成されているのが好まし
い。Ｐ−チャンネルトランジスタの本体またはＮウエル
は、ＶＣＣＰに結合されている。
るだけ大きく、そしてその他のトランジスタは出力負荷
を駆動するような大きさに形成されているのが好まし
い。Ｐ−チャンネルトランジスタの本体またはＮウエル
は、ＶＣＣＰに結合されている。
【００１８】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図中、同一部分には同一の参照番号を付して
ある。
説明する。図中、同一部分には同一の参照番号を付して
ある。
【００１９】図１の（ａ）において、出力駆動回路１０
は複数の電界効果トランジスタ（ＦＥＴ）により構成さ
れている。それぞれのトランジスタはソース電極、ゲー
ト電極及びドレイン電極を有している。ソース−ドレイ
ン経路の導電率は、ゲート電極の電圧によって変調また
は制御される。図１の（ａ）に示すように、出力駆動回
路１０は、参照番号１２、１４、１６及び１８で示され
る４つのトランジスタを備えている。これら４つのトラ
ンジスタのうち、トランジスタ１４はＰ−チャンネル素
子であり、その他はＮ−チャンネル素子である。これら
４つのトランジスタのソース−ドレイン経路は、ＶＣＣ
ＥＸＴと呼ばれる外部から供給される電源電圧とＶＳ
Ｓと呼ばれるグラウンド間に直列に結合されており、ト
ランジスタ１２のドレイン電極がＶＣＣ ＥＸＴに、ト
ランジスタ１８のソース電極がグラウンドに結合されて
いる。
は複数の電界効果トランジスタ（ＦＥＴ）により構成さ
れている。それぞれのトランジスタはソース電極、ゲー
ト電極及びドレイン電極を有している。ソース−ドレイ
ン経路の導電率は、ゲート電極の電圧によって変調また
は制御される。図１の（ａ）に示すように、出力駆動回
路１０は、参照番号１２、１４、１６及び１８で示され
る４つのトランジスタを備えている。これら４つのトラ
ンジスタのうち、トランジスタ１４はＰ−チャンネル素
子であり、その他はＮ−チャンネル素子である。これら
４つのトランジスタのソース−ドレイン経路は、ＶＣＣ
ＥＸＴと呼ばれる外部から供給される電源電圧とＶＳ
Ｓと呼ばれるグラウンド間に直列に結合されており、ト
ランジスタ１２のドレイン電極がＶＣＣ ＥＸＴに、ト
ランジスタ１８のソース電極がグラウンドに結合されて
いる。
【００２０】データ出力はＤＯと記されているが、トラ
ンジスタ１８のドレイン電極とトランジスタ１６のソー
ス電極との間のノード、即ち接続点から取り出されてい
る。トランジスタ１８がオン状態の時には、データ出力
ＤＯの電圧は低レベル（グラウンドに向かって）に引か
れている。また、トランジスタ１２、１４及び１６がオ
ンで、好ましくはトランジスタ１８がオフの時には、出
力ＤＯはＶＣＣ ＥＸＴに引かれている。勿論、トラン
ジスタ１２、１４、１６及び１８全てがオンであれば、
データ出力ＤＯは、ＶＣＣ ＥＸＴとＶＳＳとの中間の
ある電圧レベルにあることになる。
ンジスタ１８のドレイン電極とトランジスタ１６のソー
ス電極との間のノード、即ち接続点から取り出されてい
る。トランジスタ１８がオン状態の時には、データ出力
ＤＯの電圧は低レベル（グラウンドに向かって）に引か
れている。また、トランジスタ１２、１４及び１６がオ
ンで、好ましくはトランジスタ１８がオフの時には、出
力ＤＯはＶＣＣ ＥＸＴに引かれている。勿論、トラン
ジスタ１２、１４、１６及び１８全てがオンであれば、
データ出力ＤＯは、ＶＣＣ ＥＸＴとＶＳＳとの中間の
ある電圧レベルにあることになる。
【００２１】Ｎ−チャンネルＦＥＴがオンとなるのは、
そのゲート電極がソース電圧に対して少なくとも１Ｎ−
チャンネルスレシホルド電圧Ｖｔnだけ高くなった時で
ある。また、Ｐ−チャンネルＦＥＴがオンとなるのは、
そのゲート電極電圧がソース電圧より少なくとも１Ｐ−
チャンネルシレシュホルド電圧Ｖｔpだけ低くなった時
である。
そのゲート電極がソース電圧に対して少なくとも１Ｎ−
チャンネルスレシホルド電圧Ｖｔnだけ高くなった時で
ある。また、Ｐ−チャンネルＦＥＴがオンとなるのは、
そのゲート電極電圧がソース電圧より少なくとも１Ｐ−
チャンネルシレシュホルド電圧Ｖｔpだけ低くなった時
である。
【００２２】図１の（ａ）において、第１のノードＡ
は、トランジスタ１６のドレイン電極とＰ−チャンネル
トランジスタ１４のドレイン電極との間に位置してい
る。第２のノードＢは、トランジスタ１２のソース電極
とトランジスタ１４のソース電極との間に配置されてい
る。
は、トランジスタ１６のドレイン電極とＰ−チャンネル
トランジスタ１４のドレイン電極との間に位置してい
る。第２のノードＢは、トランジスタ１２のソース電極
とトランジスタ１４のソース電極との間に配置されてい
る。
【００２３】出力駆動回路１０の複数の部分に電圧ＶＣ
ＣＰが印加されている。この電圧は、内部で発生された
ものでＶＣＣより高い電圧である。例示として、ＶＣＣ
が３．３ボルトの場合、ＶＣＣＰは５．０ボルトとな
る。ＶＣＣＰを選択する際の一般的な基準は、ＶＣＣＰ
が少なくともＶＣＣ ＥＸＴ＋ＶＴＮと等しくなるよう
にすることであるが、高すぎて回路の信頼性に問題を生
ずるようであってはならない。図１の（ａ）からわかる
ように、ＶＣＣＰは、Ｎ−チャンネルトランジスタ１２
及び１６のゲート電極に印加されている。更に、同一電
圧ＶＣＣＰがＰ−チャンネルトランジスタ１４を構成す
る基板またはウエルにも印加されている。
ＣＰが印加されている。この電圧は、内部で発生された
ものでＶＣＣより高い電圧である。例示として、ＶＣＣ
が３．３ボルトの場合、ＶＣＣＰは５．０ボルトとな
る。ＶＣＣＰを選択する際の一般的な基準は、ＶＣＣＰ
が少なくともＶＣＣ ＥＸＴ＋ＶＴＮと等しくなるよう
にすることであるが、高すぎて回路の信頼性に問題を生
ずるようであってはならない。図１の（ａ）からわかる
ように、ＶＣＣＰは、Ｎ−チャンネルトランジスタ１２
及び１６のゲート電極に印加されている。更に、同一電
圧ＶＣＣＰがＰ−チャンネルトランジスタ１４を構成す
る基板またはウエルにも印加されている。
【００２４】Ｐ−チャンネルトランジスタ１４のゲート
電極にはゼロボルトからＶＣＣ ＥＸＴの間の電圧が印
加される。これは出力ピンに駆動されるべきデータ信号
である。その電圧はバッファまたは出力駆動装置１０と
関連するまたはその一部であるメモリ回路から入力する
ようにしてもよい。高レベルでデータ出力をする場合に
は、トランジスタ１８のゲート電極にはトランジスタ１
８をオフとするような信号が印加され、低レベルでデー
タ出力をする場合には、トランジスタ１８のゲート電極
にはトランジスタ１８をオンとするような信号が印加さ
れる。トランジスタ１８のゲート電極に印加される電圧
は、トランジスタ１４のゲート電極に印加される信号と
同一であるか、あるいはトランジスタ１４のゲート電極
に印加される信号に追随して変化するものであってもよ
い。トランジスタ１４はゲート電極に印加される電圧が
ゼロボルトの時オンとなる。なぜなら、ゲート電極の電
圧がＶＣＣ ＥＸＴにほぼ等しい電圧レベルにあるノー
ドＢ、即ちトランジスタ１４のソース電圧より１Ｖｔ以
上低いからである。これは、出力ノードＤＯをＶＣＣ
ＥＸＴに向かって駆動するのに役立つ状態であるので、
この「プルアップ」作用がＦＥＴ１８による「プルダウ
ン」によってオフセットされないことが好ましい。した
がって、トランジスタ１８をオフにするためには、トラ
ンジスタ１８がＮ−チャンネル素子の場合、そのゲート
電極をゼロボルトとしなければならず、そしてそれはト
ランジスタ１４のゲート電極に印加される電圧に対応す
る。
電極にはゼロボルトからＶＣＣ ＥＸＴの間の電圧が印
加される。これは出力ピンに駆動されるべきデータ信号
である。その電圧はバッファまたは出力駆動装置１０と
関連するまたはその一部であるメモリ回路から入力する
ようにしてもよい。高レベルでデータ出力をする場合に
は、トランジスタ１８のゲート電極にはトランジスタ１
８をオフとするような信号が印加され、低レベルでデー
タ出力をする場合には、トランジスタ１８のゲート電極
にはトランジスタ１８をオンとするような信号が印加さ
れる。トランジスタ１８のゲート電極に印加される電圧
は、トランジスタ１４のゲート電極に印加される信号と
同一であるか、あるいはトランジスタ１４のゲート電極
に印加される信号に追随して変化するものであってもよ
い。トランジスタ１４はゲート電極に印加される電圧が
ゼロボルトの時オンとなる。なぜなら、ゲート電極の電
圧がＶＣＣ ＥＸＴにほぼ等しい電圧レベルにあるノー
ドＢ、即ちトランジスタ１４のソース電圧より１Ｖｔ以
上低いからである。これは、出力ノードＤＯをＶＣＣ
ＥＸＴに向かって駆動するのに役立つ状態であるので、
この「プルアップ」作用がＦＥＴ１８による「プルダウ
ン」によってオフセットされないことが好ましい。した
がって、トランジスタ１８をオフにするためには、トラ
ンジスタ１８がＮ−チャンネル素子の場合、そのゲート
電極をゼロボルトとしなければならず、そしてそれはト
ランジスタ１４のゲート電極に印加される電圧に対応す
る。
【００２５】逆に、データ出力を低電圧に駆動する場
合、トランジスタ１４のようなプルアップトランジスタ
の少なくとも１つをオフとし、そしてトランジスタ１８
をオンにしなければならない。これは２つのトランジス
タの各々のゲート電極の電圧を上昇させることにより達
成することができる。そこで、トランジスタ１４をプル
アップトランジスタと呼び、トランジスタ１８をプルダ
ウントランジスタと呼ぶことができる。
合、トランジスタ１４のようなプルアップトランジスタ
の少なくとも１つをオフとし、そしてトランジスタ１８
をオンにしなければならない。これは２つのトランジス
タの各々のゲート電極の電圧を上昇させることにより達
成することができる。そこで、トランジスタ１４をプル
アップトランジスタと呼び、トランジスタ１８をプルダ
ウントランジスタと呼ぶことができる。
【００２６】図１の（ｂ）は、同図の（ａ）に示した出
力駆動回路１０と同じ構成の実施例を示したものである
が、Ｐ−チャンネルトランジスタ１４のゲート電極に印
加される信号の極性が図１の（ａ）に示した実施例の場
合とは逆になっている。即ち、Ｐ−チャンネルトランジ
スタ１４のゲート電極には０ボルトからＶＣＣ ＥＸＴ
への低レベルから高レベルへ変化する信号に代わってＶ
ＣＣ ＥＸＴからゼロボルトへ変化する信号が印加され
る。また、出力信号ＤＯが高レベルに駆動される時、Ｎ
−チャンネルトランジスタ１６は０ボルトからＶＣＣＰ
へ変化する。トランジスタ１２、１４及び１６のゲート
電極にそれぞれＶＣＣＰ、ＶＣＣ ＥＸＴ及び０レベル
の電圧が印加するようにすれば、トランジスタ１２はオ
ン、トランジスタ１４はオフ、そしてトランジスタ１６
はオフとなる。したがって、トランジスタ１８がオン
で、ＤＯ出力ノードをプルダウンしても、トランジスタ
１２のドレイン（ＶＣＣ ＥＸＴ）からデータ出力ノー
ドへの経路には電流は流れない。しかし、図２に概略的
に示したように、上記２つの変化が起こってトランジス
タ１２、１４及び１６がＶＣＣＰ、０及びＶＣＣＰのゲ
ート電極電圧を受けるようになると、トランジスタ１２
はオン（停止）のままであり、トランジスタ１４はオン
となり、トランジスタ１６もオンとなる。データ出力ノ
ードＤＯのトランジスタ８のソース−ドレイン経路を介
してグラウンドに向かうプルダウンを終了させるために
は、トランジスタ１８を遮断しなければならない。
力駆動回路１０と同じ構成の実施例を示したものである
が、Ｐ−チャンネルトランジスタ１４のゲート電極に印
加される信号の極性が図１の（ａ）に示した実施例の場
合とは逆になっている。即ち、Ｐ−チャンネルトランジ
スタ１４のゲート電極には０ボルトからＶＣＣ ＥＸＴ
への低レベルから高レベルへ変化する信号に代わってＶ
ＣＣ ＥＸＴからゼロボルトへ変化する信号が印加され
る。また、出力信号ＤＯが高レベルに駆動される時、Ｎ
−チャンネルトランジスタ１６は０ボルトからＶＣＣＰ
へ変化する。トランジスタ１２、１４及び１６のゲート
電極にそれぞれＶＣＣＰ、ＶＣＣ ＥＸＴ及び０レベル
の電圧が印加するようにすれば、トランジスタ１２はオ
ン、トランジスタ１４はオフ、そしてトランジスタ１６
はオフとなる。したがって、トランジスタ１８がオン
で、ＤＯ出力ノードをプルダウンしても、トランジスタ
１２のドレイン（ＶＣＣ ＥＸＴ）からデータ出力ノー
ドへの経路には電流は流れない。しかし、図２に概略的
に示したように、上記２つの変化が起こってトランジス
タ１２、１４及び１６がＶＣＣＰ、０及びＶＣＣＰのゲ
ート電極電圧を受けるようになると、トランジスタ１２
はオン（停止）のままであり、トランジスタ１４はオン
となり、トランジスタ１６もオンとなる。データ出力ノ
ードＤＯのトランジスタ８のソース−ドレイン経路を介
してグラウンドに向かうプルダウンを終了させるために
は、トランジスタ１８を遮断しなければならない。
【００２７】図１の（ｂ）の構成は、図１の（ａ）の実
施例のようにＮ−チャンネルトランジスタ１６が常にオ
ンのままであり出力ノード上に過剰容量が生じるのを改
善するための妥協案である。しかし、０ボルトをゲート
電極から印加することによってトランジスタ１６をオフ
に切り変えると、出力ノードＤＯ上の過剰容量は除去或
いは低減される。この方法は後述する図６に示した実施
例と同じ問題を有する可能性があるが、Ｐ−チャンネル
トランジスタ１４もオフされているので、基板電流の問
題が起こることがない。
施例のようにＮ−チャンネルトランジスタ１６が常にオ
ンのままであり出力ノード上に過剰容量が生じるのを改
善するための妥協案である。しかし、０ボルトをゲート
電極から印加することによってトランジスタ１６をオフ
に切り変えると、出力ノードＤＯ上の過剰容量は除去或
いは低減される。この方法は後述する図６に示した実施
例と同じ問題を有する可能性があるが、Ｐ−チャンネル
トランジスタ１４もオフされているので、基板電流の問
題が起こることがない。
【００２８】図２は、本発明の他の実施例によるトラン
ジスタ１２、１４及び１６の断面図を示したものであ
る。図２において、領域２０はドープされたＰ−として
示されている。領域２０は基板、エピタキシャル層、ウ
エル、モートまたは集積回路素子の他のいずれかの領域
から成るものである。また、領域２０をＰ型不純物、通
常は硼素を比較的低い濃度でドープしてもよい。
ジスタ１２、１４及び１６の断面図を示したものであ
る。図２において、領域２０はドープされたＰ−として
示されている。領域２０は基板、エピタキシャル層、ウ
エル、モートまたは集積回路素子の他のいずれかの領域
から成るものである。また、領域２０をＰ型不純物、通
常は硼素を比較的低い濃度でドープしてもよい。
【００２９】領域２０内には、更に、Ｎ−ドーピングを
有するように示された領域２２がある。領域２２は、燐
または砒素を用いて軽度にドープしたものであってもよ
い。領域２２は、「領域」、「モート」或いは「ウエ
ル」と呼ぶこともできる。Ｎ−チャンネルトランジスタ
１２及び１６が領域２０内及びその上であるが、領域２
２の外側に形成されており、Ｐ−チャンネルトランジス
タ１４は領域２２内及びその上に形成されている。
有するように示された領域２２がある。領域２２は、燐
または砒素を用いて軽度にドープしたものであってもよ
い。領域２２は、「領域」、「モート」或いは「ウエ
ル」と呼ぶこともできる。Ｎ−チャンネルトランジスタ
１２及び１６が領域２０内及びその上であるが、領域２
２の外側に形成されており、Ｐ−チャンネルトランジス
タ１４は領域２２内及びその上に形成されている。
【００３０】トランジスタ１２に関しては、ソース及び
トレイン領域２４、２８は、領域２０内のＮ＋領域とし
て示されている。ゲート電極２６が、領域２０の上側表
面上に示されている。ゲート電極２６は、ポリシリコ
ン、ポリサイド、金属導体、または集積回路製造におい
て一般的に用いられているその他の導電性材料で形成さ
れている。（ゲート電極下のパッド用酸化物、絶縁用酸
化物またはその他の絶縁機構、レベル間誘電体、及びパ
ッシベーション並びに集積回路の断面図において通常見
られるその他の領域は図３には示されていないが、図の
明確化を図るためにそれらを省略してある。また、ゲー
ト電極及びその他の全ての領域は、これらに対してある
深度を有しており、大幅に拡張することが可能であるこ
とは当業者であれば理解できよう。）その他のソース及
びドレイン領域並びにゲート電極は、トランジスタ１２
のソース、ドレイン及びゲート電極と同様の材料で形成
されている。
トレイン領域２４、２８は、領域２０内のＮ＋領域とし
て示されている。ゲート電極２６が、領域２０の上側表
面上に示されている。ゲート電極２６は、ポリシリコ
ン、ポリサイド、金属導体、または集積回路製造におい
て一般的に用いられているその他の導電性材料で形成さ
れている。（ゲート電極下のパッド用酸化物、絶縁用酸
化物またはその他の絶縁機構、レベル間誘電体、及びパ
ッシベーション並びに集積回路の断面図において通常見
られるその他の領域は図３には示されていないが、図の
明確化を図るためにそれらを省略してある。また、ゲー
ト電極及びその他の全ての領域は、これらに対してある
深度を有しており、大幅に拡張することが可能であるこ
とは当業者であれば理解できよう。）その他のソース及
びドレイン領域並びにゲート電極は、トランジスタ１２
のソース、ドレイン及びゲート電極と同様の材料で形成
されている。
【００３１】図２において、トランジスタ１２の左側に
は、Ｐ＋不純物を有する拡散領域３０が示されている。
これは領域２０内の不純物濃度より高い濃度の、硼素の
ようなＩＩＩ群不純物でドープすればよい。領域３０は
バックバイアス電圧であるＶＢＢに接続されている。し
たがって、領域２０が基板である所では、この基板がバ
ックバイアス電圧を受け取ることになる。このバックバ
イアス電圧は、Ｎチャンネルスレシホールド電圧を調整
し、素子（例えばメモリ素子）の入出力ピンがラッチア
ップを起こすことなく、負電圧に移行することができる
ようにするものである。ＶＢＢは、例えば、−２．０ボ
ルトの負電圧であり、通常はチップ上で発生される。
は、Ｐ＋不純物を有する拡散領域３０が示されている。
これは領域２０内の不純物濃度より高い濃度の、硼素の
ようなＩＩＩ群不純物でドープすればよい。領域３０は
バックバイアス電圧であるＶＢＢに接続されている。し
たがって、領域２０が基板である所では、この基板がバ
ックバイアス電圧を受け取ることになる。このバックバ
イアス電圧は、Ｎチャンネルスレシホールド電圧を調整
し、素子（例えばメモリ素子）の入出力ピンがラッチア
ップを起こすことなく、負電圧に移行することができる
ようにするものである。ＶＢＢは、例えば、−２．０ボ
ルトの負電圧であり、通常はチップ上で発生される。
【００３２】領域２４には電力供給電圧ＶＣＣ ＥＸＴ
が印加されるが、この電圧は外部から供給されている。
ゲート電極２６は、図２に代表的な導電線で示すよう
に、電圧ＶＣＣＰを受けるように結合されている。
が印加されるが、この電圧は外部から供給されている。
ゲート電極２６は、図２に代表的な導電線で示すよう
に、電圧ＶＣＣＰを受けるように結合されている。
【００３３】次に、Ｎ−領域２２に移って、トランジス
タ１４はＰ＋領域３４、領域２２の上側面上に配置され
たゲート電極３６及び領域２２内のＰ＋領域３８によっ
て、形成されている。領域３４は、トランジスタ１４の
ソース電極であり、代表的な導電線によってＮ＋領域に
接続されている。ゲート電極３６は、データまたは当該
集積回路から出力されるその他の信号を受けるように結
合されている。しかしながら、これは駆動装置への入力
であり、それ故「入力」と呼ぶこともできる。
タ１４はＰ＋領域３４、領域２２の上側面上に配置され
たゲート電極３６及び領域２２内のＰ＋領域３８によっ
て、形成されている。領域３４は、トランジスタ１４の
ソース電極であり、代表的な導電線によってＮ＋領域に
接続されている。ゲート電極３６は、データまたは当該
集積回路から出力されるその他の信号を受けるように結
合されている。しかしながら、これは駆動装置への入力
であり、それ故「入力」と呼ぶこともできる。
【００３４】領域２２内には、Ｎ＋拡散領域３２が形成
されている。この領域３２は、好ましくは砒素または燐
で高濃度にドープされた領域であり、電圧ＶＣＣＰを受
けるように電気的に結合されている。
されている。この領域３２は、好ましくは砒素または燐
で高濃度にドープされた領域であり、電圧ＶＣＣＰを受
けるように電気的に結合されている。
【００３５】図２の右側には、Ｎ＋領域４０がある。こ
れはトランジスタ１６のドレイン電極を構成し、代表的
な（導電）線によって、領域２０の上側表面を通してト
ランジスタ１４のドレイン領域３８に電気的に結合され
ている。ゲート電極４２が領域２０の上側表面上に示さ
れている。ソース電極は、領域２０内のＮ＋領域４４に
よって形成されている。領域４４は、代表的な（導電）
線によって、当該集積回路素子の出力信号を与えるよう
に、結合されている。
れはトランジスタ１６のドレイン電極を構成し、代表的
な（導電）線によって、領域２０の上側表面を通してト
ランジスタ１４のドレイン領域３８に電気的に結合され
ている。ゲート電極４２が領域２０の上側表面上に示さ
れている。ソース電極は、領域２０内のＮ＋領域４４に
よって形成されている。領域４４は、代表的な（導電）
線によって、当該集積回路素子の出力信号を与えるよう
に、結合されている。
【００３６】時として「ゲート」とも呼ばれるチャンネ
ル領域が、領域２４と２８との間に形成され、そしてゲ
ート電極２６がそのチャンネル領域上に配置されてい
る。同様に、第２のチャンネル領域が領域３４と３８と
の間に形成されており、ゲート電極３６がそのチャンネ
ル領域上に配置されている。同様に、もう１つのチャン
ネル領域が領域４０と４４との間に形成されており、ゲ
ート電極４２がその第３のチャンネル領域上に配置され
ている。
ル領域が、領域２４と２８との間に形成され、そしてゲ
ート電極２６がそのチャンネル領域上に配置されてい
る。同様に、第２のチャンネル領域が領域３４と３８と
の間に形成されており、ゲート電極３６がそのチャンネ
ル領域上に配置されている。同様に、もう１つのチャン
ネル領域が領域４０と４４との間に形成されており、ゲ
ート電極４２がその第３のチャンネル領域上に配置され
ている。
【００３７】上述の構造は、電源上昇中及び出力オーバ
シュート中にＰ−チャンネルトランジスタ１４を保護し
なくてはならない。オーバシュートが起こるのは領域４
４が過度に高い電圧に到達した場合である。この構成で
は、ノードＡもノードＢもＶＣＣＰ−ＶＴＮを越えて駆
動することはできない。ＰＭＯＳトランジスタ１４のた
めのＮ−ウエル２２は、ＶＣＣに（領域３２を介して）
結び付けられて（結合されて）おり、しかもＶＣＣＰは
ＶＣＣ（ＶＣＣ ＥＸＴより高い）より高い電圧であ
る。このＶＣＣＰ電圧のために、Ｐ＋／Ｎ−接合部が、
順方向にバイアスされることはない。このようなＰ＋／
Ｎ−接合部が起こるのは、領域２２と領域３４または３
８との間の界面においてである。
シュート中にＰ−チャンネルトランジスタ１４を保護し
なくてはならない。オーバシュートが起こるのは領域４
４が過度に高い電圧に到達した場合である。この構成で
は、ノードＡもノードＢもＶＣＣＰ−ＶＴＮを越えて駆
動することはできない。ＰＭＯＳトランジスタ１４のた
めのＮ−ウエル２２は、ＶＣＣに（領域３２を介して）
結び付けられて（結合されて）おり、しかもＶＣＣＰは
ＶＣＣ（ＶＣＣ ＥＸＴより高い）より高い電圧であ
る。このＶＣＣＰ電圧のために、Ｐ＋／Ｎ−接合部が、
順方向にバイアスされることはない。このようなＰ＋／
Ｎ−接合部が起こるのは、領域２２と領域３４または３
８との間の界面においてである。
【００３８】ノードＢがＶＣＣＰ−ＶＴＮ以上になり得
ない理由は、ノードＢが常にトランジスタ１２のゲート
電圧より１Ｎ−チャンネルスレシホルド電圧低くなけれ
ばならないからである。そうでないと、トランジスタ１
２はオンすることはない。トランジスタ１２のゲート電
極はＶＣＣＰを受け取るので、ノードＢは必然的にＶＣ
Ｃ−ＶＴＮより高くはならない。
ない理由は、ノードＢが常にトランジスタ１２のゲート
電圧より１Ｎ−チャンネルスレシホルド電圧低くなけれ
ばならないからである。そうでないと、トランジスタ１
２はオンすることはない。トランジスタ１２のゲート電
極はＶＣＣＰを受け取るので、ノードＢは必然的にＶＣ
Ｃ−ＶＴＮより高くはならない。
【００３９】ノードＡがＶＣＣＰ−ＶＴＮ以上になり得
ない理由は、ノードＡが常にトランジスタ１６のゲート
電圧より１Ｎ−チャンネルスレシホールド電圧低くなけ
ればならないからである。そうでないと、トランジスタ
１６はオンすることはない。トランジスタ１６のゲート
電極がＶＣＣＰを受け取るので、ノードＡは必然的にＶ
ＣＣＰ−ＶＴＮより高くはならない。
ない理由は、ノードＡが常にトランジスタ１６のゲート
電圧より１Ｎ−チャンネルスレシホールド電圧低くなけ
ればならないからである。そうでないと、トランジスタ
１６はオンすることはない。トランジスタ１６のゲート
電極がＶＣＣＰを受け取るので、ノードＡは必然的にＶ
ＣＣＰ−ＶＴＮより高くはならない。
【００４０】したがって、Ｎ−チャンネルトランジスタ
をＰ−チャンネルトランジスタのソース−ドレイン経路
と電力供給電圧（ＶＣＣ ＥＸＴ）との間に介在させる
ことによって、ラッチアップを制御できる。好ましく
は、更にもう１つＮ−チャンネルトランジスタをＰ−チ
ャンネルトランジスタの他方の側に配置し、そのソース
−ドレイン経路がＰ−チャンネルトランジスタのソース
ードレイン経路と出力電極との間となるようにする。
をＰ−チャンネルトランジスタのソース−ドレイン経路
と電力供給電圧（ＶＣＣ ＥＸＴ）との間に介在させる
ことによって、ラッチアップを制御できる。好ましく
は、更にもう１つＮ−チャンネルトランジスタをＰ−チ
ャンネルトランジスタの他方の側に配置し、そのソース
−ドレイン経路がＰ−チャンネルトランジスタのソース
ードレイン経路と出力電極との間となるようにする。
【００４１】図３は別の出力駆動用回路５０を表したも
ので、トランジスタ１２がないことが出力駆動用回路１
０と相違している。出力ＤＯに結合された出力ピンによ
って、ノードＡをＶＣＣＰ−ＶＴＮ以上に駆動すること
ができないので、この回路はＰＭＯＳトランジスタ１４
を出力オーバシュートから保護する。（この理由は、ソ
ース４４からドレイン４０への電圧降下は少なくともＶ
ＣＣＰ−ＶＴＮでなければならないからである。）しか
しながら、電力上昇中は、ＶＣＣ ＥＸＴはＶＣＣＰ
（内部で発生するのが好ましいが必ずしもそうでなくて
もよい）より前に上昇し、そしてラッチアップ状態が生
じることがある。
ので、トランジスタ１２がないことが出力駆動用回路１
０と相違している。出力ＤＯに結合された出力ピンによ
って、ノードＡをＶＣＣＰ−ＶＴＮ以上に駆動すること
ができないので、この回路はＰＭＯＳトランジスタ１４
を出力オーバシュートから保護する。（この理由は、ソ
ース４４からドレイン４０への電圧降下は少なくともＶ
ＣＣＰ−ＶＴＮでなければならないからである。）しか
しながら、電力上昇中は、ＶＣＣ ＥＸＴはＶＣＣＰ
（内部で発生するのが好ましいが必ずしもそうでなくて
もよい）より前に上昇し、そしてラッチアップ状態が生
じることがある。
【００４２】図４は出力駆動装置６０を得るより簡単な
方法を示したものである。これはＮ−チャンネルトラン
ジスタ６４と直列に結合したＰＭＯＳトランジスタ６２
を備えている。ＰＭＯＳトランジスタ６２のソース６６
にはＶＣＣ ＥＸＴが印加され、これと同一電極がウエ
ル、モート或いは６８で示されるＰチャンネル（ＰＭＯ
Ｓ）トランジスタが形成されている領域に結合されてい
る。ＰＭＯＳトランジスタ６２のゲート電極はデータ信
号に結合されており、このデータ信号がゼロからＶＣＣ
ＥＸＴまで遷移してそれぞれトランジスタ６２をオン
及びオフする。データ出力ＤＯは、トランジスタ６２と
６４とのドレイン電極の間のノードから取り出される。
トランジスタ６４は、図１（ａ）のトランジスタ１８と
同様であり、Ｎ−チャンネル素子である。駆動装置６０
はＤＯが接続されている出力ピンを１ＶＤだけＶＣＣ
ＥＸＴより高い電圧に強制した場合に、Ｐ＋／Ｎ−ダイ
オードを順方向にバイアスするという問題があり、ここ
でＶＤは約０．６ボルトのＰ＋／Ｎ−ダイオード降下を
表す。これが起きた場合、垂直型ＰＮＰトランジスタが
オンし、電流をＰ型基板（ＶＢＢ）に放出することにな
る。
方法を示したものである。これはＮ−チャンネルトラン
ジスタ６４と直列に結合したＰＭＯＳトランジスタ６２
を備えている。ＰＭＯＳトランジスタ６２のソース６６
にはＶＣＣ ＥＸＴが印加され、これと同一電極がウエ
ル、モート或いは６８で示されるＰチャンネル（ＰＭＯ
Ｓ）トランジスタが形成されている領域に結合されてい
る。ＰＭＯＳトランジスタ６２のゲート電極はデータ信
号に結合されており、このデータ信号がゼロからＶＣＣ
ＥＸＴまで遷移してそれぞれトランジスタ６２をオン
及びオフする。データ出力ＤＯは、トランジスタ６２と
６４とのドレイン電極の間のノードから取り出される。
トランジスタ６４は、図１（ａ）のトランジスタ１８と
同様であり、Ｎ−チャンネル素子である。駆動装置６０
はＤＯが接続されている出力ピンを１ＶＤだけＶＣＣ
ＥＸＴより高い電圧に強制した場合に、Ｐ＋／Ｎ−ダイ
オードを順方向にバイアスするという問題があり、ここ
でＶＤは約０．６ボルトのＰ＋／Ｎ−ダイオード降下を
表す。これが起きた場合、垂直型ＰＮＰトランジスタが
オンし、電流をＰ型基板（ＶＢＢ）に放出することにな
る。
【００４３】第４の出力駆動回路７０を図５に示す。同
回路７０はＮ−チャンネルトランジスタ７４と直列に結
合されたＰ−チャンネルトランジスタ７２を備えてい
る。データ出力ＤＯはこれらの間のノードから取り出さ
れる。トランジスタ７２のソース電極７６はＶＣＣ Ｅ
ＸＴに結合されており、そしてウエル、モート、或いは
Ｐ−チャンネルトランジスタ７２が形成されている領域
はＶＣＣＰと結合されている。ＶＣＣＰは上述のものと
同一電圧である。ゲート電極７８は、ゼロボルトとＶＣ
Ｃ ＥＸＴとの間で遷移するデータ信号を受信するよう
に結合されている。回路７０は回路６０の問題を解決す
るものである。しかしながら、ＶＣＣ ＥＸＴが５．５
ボルトの場合、内部電圧ＶＣＣＰは７．５ボルト以上で
なければならない。ＤＯを強制的にＶＣＣＰ以上にする
と、垂直ＰＮＰトランジスタはそれでもオンとなる。別
の問題は、電力上昇の間、ＶＣＣＰは内部で吸い上げた
電圧なので、ＶＣＣ ＥＸＴがＶＣＣＰよりも先に上昇
することである。これはラッチアップの原因となり得る
ものである。
回路７０はＮ−チャンネルトランジスタ７４と直列に結
合されたＰ−チャンネルトランジスタ７２を備えてい
る。データ出力ＤＯはこれらの間のノードから取り出さ
れる。トランジスタ７２のソース電極７６はＶＣＣ Ｅ
ＸＴに結合されており、そしてウエル、モート、或いは
Ｐ−チャンネルトランジスタ７２が形成されている領域
はＶＣＣＰと結合されている。ＶＣＣＰは上述のものと
同一電圧である。ゲート電極７８は、ゼロボルトとＶＣ
Ｃ ＥＸＴとの間で遷移するデータ信号を受信するよう
に結合されている。回路７０は回路６０の問題を解決す
るものである。しかしながら、ＶＣＣ ＥＸＴが５．５
ボルトの場合、内部電圧ＶＣＣＰは７．５ボルト以上で
なければならない。ＤＯを強制的にＶＣＣＰ以上にする
と、垂直ＰＮＰトランジスタはそれでもオンとなる。別
の問題は、電力上昇の間、ＶＣＣＰは内部で吸い上げた
電圧なので、ＶＣＣ ＥＸＴがＶＣＣＰよりも先に上昇
することである。これはラッチアップの原因となり得る
ものである。
【００４４】図６に示した第５の出力駆動装置８０は更
に別の方法を表すものである。これは、直列に結合され
た２つのＮ−チャンネルトランジスタ８２及び８４を用
いている。トランジスタ８２のドレインはＶＣＣ ＥＸ
Ｔに結合されており、そしてトランジスタ８４のソース
はグラウンド（ＶＳＳ）に結合されている。データ出力
は、これら２つのトランジスタの間のノードから取り出
される。トランジスタ８２のゲート電極はゼロボルトか
らＶＣＣ ＥＸＴより高いＶＣＣＰまで遷移し、これに
よってＤＯをＶＣＣＰ−ＶＴＮの出力電圧に駆動するこ
とができる。これによって、上述の問題を根絶すること
ができる。しかしながら、ＶＣＣＰは、ランダムな出力
遷移に追従することができるブートストラップ駆動装置
またはポンプ回路によって発生されなければならない。
この方法は、余分な電流がＶＣＣＰから引き出される結
果となり、かなり大きなＶＣＣＰポンプを結果として必
要とすることになる。
に別の方法を表すものである。これは、直列に結合され
た２つのＮ−チャンネルトランジスタ８２及び８４を用
いている。トランジスタ８２のドレインはＶＣＣ ＥＸ
Ｔに結合されており、そしてトランジスタ８４のソース
はグラウンド（ＶＳＳ）に結合されている。データ出力
は、これら２つのトランジスタの間のノードから取り出
される。トランジスタ８２のゲート電極はゼロボルトか
らＶＣＣ ＥＸＴより高いＶＣＣＰまで遷移し、これに
よってＤＯをＶＣＣＰ−ＶＴＮの出力電圧に駆動するこ
とができる。これによって、上述の問題を根絶すること
ができる。しかしながら、ＶＣＣＰは、ランダムな出力
遷移に追従することができるブートストラップ駆動装置
またはポンプ回路によって発生されなければならない。
この方法は、余分な電流がＶＣＣＰから引き出される結
果となり、かなり大きなＶＣＣＰポンプを結果として必
要とすることになる。
【００４５】図１（ａ）に示した回路１０はラッチアッ
プに対する最大の防御を与えるので、上述の全ての回路
の中からこれを用いるのが好ましい。しかしながら、用
途によっては、上述したように、複雑度の低い回路のほ
うが望ましく、そして用いられることもある。本発明は
以上説明した種々の実施例に限定されるものではなく、
種々の変更及び代用が可能である。例えば、トランジス
タ１８（並びに６４、７４及び８４）は別の形状を取っ
てもよい。主となる機能は、出力信号ＤＯを効果的にＶ
ＳＳにまで引き下げることで、データ出力信号の２つの
二進状態の１つを表す方法を提供することである。
プに対する最大の防御を与えるので、上述の全ての回路
の中からこれを用いるのが好ましい。しかしながら、用
途によっては、上述したように、複雑度の低い回路のほ
うが望ましく、そして用いられることもある。本発明は
以上説明した種々の実施例に限定されるものではなく、
種々の変更及び代用が可能である。例えば、トランジス
タ１８（並びに６４、７４及び８４）は別の形状を取っ
てもよい。主となる機能は、出力信号ＤＯを効果的にＶ
ＳＳにまで引き下げることで、データ出力信号の２つの
二進状態の１つを表す方法を提供することである。
【００４６】図１（ａ）の出力駆動回路１０の各素子の
好ましいサイズを表１に示す。表１において、長さ及び
幅の単位はマイクロメータ（ミクロン）である。 素子 長さ 幅 トランジスタ１２ ０．８ ２０００ トランジスタ１４ １．２ １２００ トランジスタ１６ ０．８ ４００ トランジスタ１８ ０．８ ４００
好ましいサイズを表１に示す。表１において、長さ及び
幅の単位はマイクロメータ（ミクロン）である。 素子 長さ 幅 トランジスタ１２ ０．８ ２０００ トランジスタ１４ １．２ １２００ トランジスタ１６ ０．８ ４００ トランジスタ１８ ０．８ ４００
【００４７】
【発明の効果】以上説明したように、本発明によれば、
ラッチアップを回避しつつ出力を全ＶＣＣレベルにおい
て駆動することができる。即ち、ラッチアップの危険性
がなく、基板電流も発生させずに出力をＶＣＣ以上また
はＶＳＳ以下に強制することが可能である。これは、３
ボルトと５ボルトの部分が互いに隣接するようなシステ
ムあるいはアンダーシュートが問題となるようなシステ
ムにおいて非常に有用となる。
ラッチアップを回避しつつ出力を全ＶＣＣレベルにおい
て駆動することができる。即ち、ラッチアップの危険性
がなく、基板電流も発生させずに出力をＶＣＣ以上また
はＶＳＳ以下に強制することが可能である。これは、３
ボルトと５ボルトの部分が互いに隣接するようなシステ
ムあるいはアンダーシュートが問題となるようなシステ
ムにおいて非常に有用となる。
【図１】（ａ）本発明の第１の実施例の回路図をしめし
たものであり、（ｂ）は（ａ）と同一の構成で極性が逆
の信号で駆動する第２の実施例の回路図。
たものであり、（ｂ）は（ａ）と同一の構成で極性が逆
の信号で駆動する第２の実施例の回路図。
【図２】図１の回路のプルアップ部分を表す概略断面
図。
図。
【図３】本発明の第３の実施例を示した回路図。
【図４】本発明の第４の実施例を示した回路図。
【図５】本発明の第５の実施例を示した回路図。
【図６】本発明の第６の実施例を示した回路図。
１０ 出力駆動回路 １２、１４、１６、１８ トランジスタ ２６、４２ ゲート電極 ３２ 領域 ３４ ソース電極 ＶＣＣ ＥＸＴ 電力供給電圧 ＶＳＳ グラウンド電圧 Ａ、Ｂ ノード ＶＣＣＰ 高電圧
フロントページの続き (72)発明者 キム シー．ハーディー アメリカ合衆国 コロラド 80920 コ ロラド スプリングス キット カーソ ン レーン 9760 (56)参考文献 特開 平４−83421（ＪＰ，Ａ) 特開 昭62−76923（ＪＰ，Ａ) 特開 平３−194965（ＪＰ，Ａ) 特開 平６−28859（ＪＰ，Ａ) 特開 平２−276309（ＪＰ，Ａ) 特開 昭61−270917（ＪＰ，Ａ) 特開 平２−273393（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/003 H01L 27/08 331 H03K 19/0175 H03K 19/0948
Claims (9)
- 【請求項１】 Ｎ−チャンネルトランジスタ（１６）と
Ｐ−チャンネルトランジスタ（１４）とから成り、それ
ぞれのトランジスタはゲート電極（４２、３６）とソー
ス−ドレイン経路とを有し、前記Ｎ−チャンネルトラン
ジスタ（１６）とＰ−チャンネルトランジスタ（１４）
それぞれのソース−ドレイン経路は直列に結合されてそ
の間にノード（Ａ）を有しており、前記２つのトランジ
スタのソース−ドレイン経路は外部から供給される第１
の供給電圧の印加端子と第２の電圧の印加端子間の回路
（１０）内にあり、データ出力経路が前記第１の供給電
圧の印加端子と前記第２の電圧の印加端子間の前記回路
（１０）に結合されており、前記Ｐ−チャンネルトラン
ジスタ（１４）のゲート電極（３６）にはデータ信号が
印加され、前記Ｎ−チャンネルトランジスタ（１６）の
ゲート電極（４２）には高電圧が印加され、前記高電圧
は前記第１の供給電圧より高く、前記高電圧が前記Ｐ−
チャンネルトランジスタ（１４）が構成されている基板
領域（３２）に印加され、前記Ｎ−チャンネルトランジ
スタのソース−ドレイン経路が前記データ出力経路と前
記Ｐ−チャンネルトランジスタの間に結合されるように
構成したことを特徴とする集積回路における出力駆動回
路。 - 【請求項２】 該出力駆動回路が更にゲート電極（２
６）とソース−ドレイン経路を有する第２のＮ−チャン
ネルトランジスタ（１２）を備えており、前記Ｐ−チャ
ンネルトランジスタ（１４）の前記ソース−ドレイン経
路は前記Ｎ−チャンネルトランジスタ及び前記第２のＮ
−チャンネルトランジスタ（１６、１２）それぞれの前
記ソース−ドレイン経路の間に直列に結合されており、
前記３本の直列結合されたソース−ドレイン経路は、前
記第１の供給電圧の印加端子と前記第２の電圧の印加端
子との間の回路内にあり、前記第２のＮ−チャンネルト
ランジスタ（１２）のゲート電極（２６）には前記高電
圧が印加されるようにしたことを特徴とする請求項１に
記載の出力駆動回路。 - 【請求項３】 前記第１の供給電圧の印加端子は前記第
２のＮ−チャンネルトランジスタ（１２）のドレイン電
極（２４）に結合され、前記データ出力経路は選択的に
前記第２の電圧の印加端子に結合されることを特徴とす
る請求項２に記載の出力駆動回路。 - 【請求項４】 前記データ出力経路と前記第２の電圧の
印加端子を選択的に結合するトランジスタ回路は前記デ
ータ出力経路と前記第２の供給電圧の印加端子間に結合
されたソース−ドレイン経路を有するＮ−チャンネルト
ランジスタ（１８）を備えており、前記トランジスタ回
路のＮ−チャンネルトランジスタ（１８）のゲート電極
に第１の電圧レベルの信号が印加された時に前記データ
出力経路と前記第２の供給電圧の印加端子が接続され、
第２の電圧レベルの信号が印加された時に前記データ出
力経路と前記第２の供給電圧の印加端子が遮断されるよ
うにしたことを特徴とする請求項３に記載の出力駆動回
路。 - 【請求項５】 Ｐ−チャンネルトランジスタ（１４）の
ソース−ドレイン経路をＮ−チャンネルトランジスタ
（１６）のソース−ドレイン経路と直列に結合し、 前記直列接続したソース−ドレイン経路を第１の電力供
給電圧と第２の電力供給電圧との間の回路に結合した出
力駆動回路におけるラッチアップ減少方法において、 前記第１の電力供給電圧より高い高電圧を発生し、 前記高電圧を前記Ｎ−チャンネルトランジスタ（１６）
と、基板上で前記Ｐ−チャンネルトランジスタ（１４）
が形成されている領域とに印加し、 出力信号の基準を形成するデータ入力信号を前記Ｐ−チ
ャンネルトランジスタ（１４）のゲート電極（３６）に
印加し、 前記第１の電力供給電圧と前記第２の電力供給電圧との
間の回路経路から出力信号を得る工程から成ることを特
徴とするＣＭＯＳ回路用出力駆動装置におけるラッチア
ップ減少方法。 - 【請求項６】 前記高電圧は、前記データ入力信号に応
答し、Ｎ−チャンネルトランジスタ（１６）のゲート電
極（４２）に選択的に印加され、これによって、Ｎ−チ
ャンネルトランジスタが選択的にオンできるようにした
ことを特徴とする請求項５に記載の方法。 - 【請求項７】 そのソース−ドレイン経路が前記Ｎ−チ
ャンネルトランジスタ（１６）及び前記Ｐ−チャンネル
トランジスタ（１４）と直列となるように接続された第
２のＮ−チャンネルトランジスタ（１２）を有し、前記
データ入力信号の論理状態変化にかかわらず、前記項電
圧を前記第２のＮ−チャンネルトランジスタ（１２）に
常に印加する工程を特徴とする請求項６に記載の方法。 - 【請求項８】 前記高電圧を前記Ｎ−チャンネルトラン
ジスタ（１６）に印加する工程は、前記データ入力信号
の論理状態にかかわらず、前記高電圧を常に印加する工
程を含むことを特徴とする請求項５に記載の方法。 - 【請求項９】 そのソース−ドレイン経路が、前記Ｎ−
チャンネルトランジスタ（１６）及び前記Ｐ−チャンネ
ルトランジスタ（１４）と直列となるように接続された
第２のＮ−チャンネルトランジスタ（１２）を有し、前
記データ入力信号の論理状態にかかわらず、前記高電圧
を前記第２のＮ−チャンネルトランジスタ（１２）に常
に印加する工程とを含むことを特徴とする請求項８に記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/927,615 US5389842A (en) | 1992-08-10 | 1992-08-10 | Latch-up immune CMOS output driver |
| US07/927615 | 1992-08-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268511A JPH06268511A (ja) | 1994-09-22 |
| JP2899858B2 true JP2899858B2 (ja) | 1999-06-02 |
Family
ID=25454994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5218078A Expired - Lifetime JP2899858B2 (ja) | 1992-08-10 | 1993-08-10 | 出力駆動装置及び同装置におけるラッチアップ減少方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5389842A (ja) |
| EP (1) | EP0582767B1 (ja) |
| JP (1) | JP2899858B2 (ja) |
| KR (1) | KR100240131B1 (ja) |
| DE (1) | DE69306686T2 (ja) |
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|---|---|---|---|---|
| JP3151329B2 (ja) * | 1993-04-07 | 2001-04-03 | 株式会社東芝 | データ出力回路 |
| KR0124046B1 (ko) * | 1993-11-18 | 1997-11-25 | 김광호 | 반도체메모리장치의 승압레벨 감지회로 |
| US6580306B2 (en) * | 2001-03-09 | 2003-06-17 | United Memories, Inc. | Switching circuit utilizing a high voltage transistor protection technique for integrated circuit devices incorporating dual supply voltage sources |
| TW495952B (en) * | 2001-07-09 | 2002-07-21 | Taiwan Semiconductor Mfg | Electrostatic discharge protection device |
| US6731156B1 (en) | 2003-02-07 | 2004-05-04 | United Memories, Inc. | High voltage transistor protection technique and switching circuit for integrated circuit devices utilizing multiple power supply voltages |
| JP4580202B2 (ja) * | 2004-09-03 | 2010-11-10 | 富士通セミコンダクター株式会社 | 半導体装置の電圧供給回路 |
| US20060152255A1 (en) * | 2005-01-13 | 2006-07-13 | Elite Semiconductor Memory Technology Inc. | Gate oxide protected I/O circuit |
| US8638135B2 (en) * | 2011-10-13 | 2014-01-28 | Freescale Semiconductor, Inc. | Integrated circuit having latch-up recovery circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4039869A (en) * | 1975-11-28 | 1977-08-02 | Rca Corporation | Protection circuit |
| US4475050A (en) * | 1981-12-21 | 1984-10-02 | Motorola, Inc. | TTL To CMOS input buffer |
| US4584491A (en) * | 1984-01-12 | 1986-04-22 | Motorola, Inc. | TTL to CMOS input buffer circuit for minimizing power consumption |
| JPS60201591A (ja) * | 1984-03-26 | 1985-10-12 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0738583B2 (ja) * | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
| US5057715A (en) * | 1988-10-11 | 1991-10-15 | Intel Corporation | CMOS output circuit using a low threshold device |
| US5220221A (en) * | 1992-03-06 | 1993-06-15 | Micron Technology, Inc. | Sense amplifier pulldown circuit for minimizing ground noise at high power supply voltages |
-
1992
- 1992-08-10 US US07/927,615 patent/US5389842A/en not_active Expired - Lifetime
-
1993
- 1993-01-13 DE DE69306686T patent/DE69306686T2/de not_active Expired - Fee Related
- 1993-01-13 EP EP93100410A patent/EP0582767B1/en not_active Expired - Lifetime
- 1993-08-10 JP JP5218078A patent/JP2899858B2/ja not_active Expired - Lifetime
- 1993-08-10 KR KR1019930015472A patent/KR100240131B1/ko not_active IP Right Cessation
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