JP2648091B2 - 入力回路 - Google Patents
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Description
【０００１】
【産業上の利用分野】本発明は入力回路に関し、特に半
導体メモリの半導体集積回路チップに構成される入力初
段回路に関する。
導体メモリの半導体集積回路チップに構成される入力初
段回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路チップに用いられ
る入力回路は、図５の様な外部入力信号端子ＩＮ２から
ＴＴＬ（トランジスタ・トランジスタ・ロジック）レベ
ル入力信号を受けて動作する回路である。図５に示すよ
うに、この入力回路は、ゲートを外部入力信号端子ＩＮ
２に接続しソースを電源Ｖｃｃ２に接続したＰチャネル
型トランジスタ（ＰｃｈＴｒ）Ｐ２のドレインと、ゲー
トを外部入力信号端子ＩＮ２に接続しソースを接地パッ
ドＧ３からのグランド配線Ｌ３に接続したＮチャネル型
トランジスタ（ＮｃｈＴｒ）Ｎ３のドレインとを互いに
接続した共通接点の出力Ａ３を有し、この接点出力Ａ３
は波形整形用インバータＩ２の入力となり、このインバ
ータＩ２の出力Ａ４を半導体集積回路チップの内部回路
に供給する。また、接地パッドＧ３よりグランド配線Ｌ
３１を延長し、同一チップ内の第１の機能ブロック群Ｋ
３に供給するように構成される。
る入力回路は、図５の様な外部入力信号端子ＩＮ２から
ＴＴＬ（トランジスタ・トランジスタ・ロジック）レベ
ル入力信号を受けて動作する回路である。図５に示すよ
うに、この入力回路は、ゲートを外部入力信号端子ＩＮ
２に接続しソースを電源Ｖｃｃ２に接続したＰチャネル
型トランジスタ（ＰｃｈＴｒ）Ｐ２のドレインと、ゲー
トを外部入力信号端子ＩＮ２に接続しソースを接地パッ
ドＧ３からのグランド配線Ｌ３に接続したＮチャネル型
トランジスタ（ＮｃｈＴｒ）Ｎ３のドレインとを互いに
接続した共通接点の出力Ａ３を有し、この接点出力Ａ３
は波形整形用インバータＩ２の入力となり、このインバ
ータＩ２の出力Ａ４を半導体集積回路チップの内部回路
に供給する。また、接地パッドＧ３よりグランド配線Ｌ
３１を延長し、同一チップ内の第１の機能ブロック群Ｋ
３に供給するように構成される。
【０００３】次に図６を用いて、この入力回路の動作に
ついて説明する。図６（Ａ）に示すように、外部入力信
号端子ＩＮ２の信号が低（Ｌｏｗ）レベルから高（Ｈｉ
ｇｈ）レベルに変化するとき、外部入力信号端子ＩＮ２
の電圧レベルが入力回路の高（Ｈｉｇｈ）レベルの検知
電圧（以下ＶＩＨと称する）レベル以上になると、出力
Ａ４の電圧はＨｉｇｈレベルとなる。外部入力信号端子
ＩＮ２の電圧レベルが電圧ＶＩＨとなったときの状態
を、ここで式を用いて示す。ＰｃｈＴｒＰ２は、飽和領
域で動作しており、このＰｃｈＴｒＰ２のソース・ドレ
イン間電流をＩＰ２とし、このＰｃｈＴｒＰ２の製造工
程における製造パラメータに起因する比例係数をＫｐと
し、ＰｃｈＴｒＰ２のしきい値電圧をＶＴＰ２とする
と、ソース・ドレイン間電流ＩＰ２は、次の（１）式に
より計算される。
ついて説明する。図６（Ａ）に示すように、外部入力信
号端子ＩＮ２の信号が低（Ｌｏｗ）レベルから高（Ｈｉ
ｇｈ）レベルに変化するとき、外部入力信号端子ＩＮ２
の電圧レベルが入力回路の高（Ｈｉｇｈ）レベルの検知
電圧（以下ＶＩＨと称する）レベル以上になると、出力
Ａ４の電圧はＨｉｇｈレベルとなる。外部入力信号端子
ＩＮ２の電圧レベルが電圧ＶＩＨとなったときの状態
を、ここで式を用いて示す。ＰｃｈＴｒＰ２は、飽和領
域で動作しており、このＰｃｈＴｒＰ２のソース・ドレ
イン間電流をＩＰ２とし、このＰｃｈＴｒＰ２の製造工
程における製造パラメータに起因する比例係数をＫｐと
し、ＰｃｈＴｒＰ２のしきい値電圧をＶＴＰ２とする
と、ソース・ドレイン間電流ＩＰ２は、次の（１）式に
より計算される。
【０００４】
【０００５】また、ＮｃｈＴｒＮ３は飽和領域動作して
おり、ＮｃｈＴｒＮ３のソース・ドレイン間電流をＩＮ
３として、ＮｃｈＴｒＮ３の製造工程における製造パラ
メータに起因する比例係数をＫｎとし、ＮｃｈＴｒＮ３
のしきい値電圧をＶＴＮ３とすると、ソース・ドレイン
間電流ＩＮ３は、次の（２）式により、計算される。
おり、ＮｃｈＴｒＮ３のソース・ドレイン間電流をＩＮ
３として、ＮｃｈＴｒＮ３の製造工程における製造パラ
メータに起因する比例係数をＫｎとし、ＮｃｈＴｒＮ３
のしきい値電圧をＶＴＮ３とすると、ソース・ドレイン
間電流ＩＮ３は、次の（２）式により、計算される。
【０００６】
【０００７】
【０００８】また、電源からＰｃｈＴｒＰ２およびＮｃ
ｈＴｒＮ３を通ってグランドへ流れる電流経路は一つで
あるので、ＩＰ２＝ＩＮ３が成り立つ。
ｈＴｒＮ３を通ってグランドへ流れる電流経路は一つで
あるので、ＩＰ２＝ＩＮ３が成り立つ。
【０００９】しかし、図６（Ｂ）に示すように、外部入
力信号端子ＩＮ２の信号がＬｏｗからＨｉｇｈに変化す
るとき、図５のグランド配線Ｌ３が接地パッドＧ３を介
してグランド配線Ｌ３１に接続されている第１の機能ブ
ロック群Ｋ３が動作するときの充放電電流によるノイズ
の影響を受けて浮いてしまう。この電圧をΔＶ２とした
とき、入力回路のＨｉｇｈ検知電圧レベルは、ΔＶＩＨ
２だけ悪化して〔ＶＩＨ＋ΔＶＩＨ２〕となる。グラン
ド配線Ｌ３がΔＶ２だけ浮いて、外部入力信号端子ＩＮ
２の電圧レベルが〔ＶＩＨ＋ΔＶＩＨ２〕となっている
状態を式を用いて表わす。ＰｃｈＴｒＰ２は飽和領域動
作しており、このＰｃｈＴｒＰ２のソース・ドレイン間
電流をＩＰ′２とすると、ＩＰ′２は、次の（３）式に
より計算される。
力信号端子ＩＮ２の信号がＬｏｗからＨｉｇｈに変化す
るとき、図５のグランド配線Ｌ３が接地パッドＧ３を介
してグランド配線Ｌ３１に接続されている第１の機能ブ
ロック群Ｋ３が動作するときの充放電電流によるノイズ
の影響を受けて浮いてしまう。この電圧をΔＶ２とした
とき、入力回路のＨｉｇｈ検知電圧レベルは、ΔＶＩＨ
２だけ悪化して〔ＶＩＨ＋ΔＶＩＨ２〕となる。グラン
ド配線Ｌ３がΔＶ２だけ浮いて、外部入力信号端子ＩＮ
２の電圧レベルが〔ＶＩＨ＋ΔＶＩＨ２〕となっている
状態を式を用いて表わす。ＰｃｈＴｒＰ２は飽和領域動
作しており、このＰｃｈＴｒＰ２のソース・ドレイン間
電流をＩＰ′２とすると、ＩＰ′２は、次の（３）式に
より計算される。
【００１０】
【００１１】また、ＮｃｈＴｒＮ３は、ΔＶ２のためソ
ース・ドレイン間電圧が減少して非飽和領域動作してお
り、ＮｃｈＴｒＮ３のソース・ドレイン間電流をＩＮ′
３とし、インバータＩ２の出力Ａ４がＨｉｇｈとなるＡ
３の電圧レベルをＶＡ３とすると、ＩＮ′３は次の
（４）式により計算される。
ース・ドレイン間電圧が減少して非飽和領域動作してお
り、ＮｃｈＴｒＮ３のソース・ドレイン間電流をＩＮ′
３とし、インバータＩ２の出力Ａ４がＨｉｇｈとなるＡ
３の電圧レベルをＶＡ３とすると、ＩＮ′３は次の
（４）式により計算される。
【００１２】
【００１３】また、電源からＰｃｈＴｒＰ２およびＮｃ
ｈＴｒＮ３を通ってグランドへ流れる電流経路は一つで
あるので、ＩＰ′２＝ＩＮ′３が成り立つ。前記式ＩＰ
２＝ＩＮ３，ＩＰ′２＝ＩＮ′３より、ＩＰ２／ＩＰ′
２＝ＩＮ３／ＩＮ′３…（５）が成り立つ。ここで上記
（５）式の各電圧を実動作に適した値即ちＶＣＣ２＝５
（Ｖ）、ＶＩＨ＝１．７（Ｖ）、ＶＴＮ３＝０．７
（Ｖ）、ＶＴＰ２＝０．８（Ｖ）、ＶＡ３＝１．５
（Ｖ）と仮定して、グランド配線Ｌ３の浮きΔＶ２＝
１．０（Ｖ）のときのΔＶＩＨ２を上記（５）式を用い
て解くと、ΔＶＩＨ２＝０．９８（Ｖ）となる。
ｈＴｒＮ３を通ってグランドへ流れる電流経路は一つで
あるので、ＩＰ′２＝ＩＮ′３が成り立つ。前記式ＩＰ
２＝ＩＮ３，ＩＰ′２＝ＩＮ′３より、ＩＰ２／ＩＰ′
２＝ＩＮ３／ＩＮ′３…（５）が成り立つ。ここで上記
（５）式の各電圧を実動作に適した値即ちＶＣＣ２＝５
（Ｖ）、ＶＩＨ＝１．７（Ｖ）、ＶＴＮ３＝０．７
（Ｖ）、ＶＴＰ２＝０．８（Ｖ）、ＶＡ３＝１．５
（Ｖ）と仮定して、グランド配線Ｌ３の浮きΔＶ２＝
１．０（Ｖ）のときのΔＶＩＨ２を上記（５）式を用い
て解くと、ΔＶＩＨ２＝０．９８（Ｖ）となる。
【００１４】図７は図５のＮｃｈＴｒＮ３のゲートを２
分割で構成したときのマスク図である。図７において、
図５と共通するところは共通の参照数字で示している。
図７において、電源ＶＣＣ２の導体配線、グランド配線
Ｌ３，グランド配線Ｌ３１，他の配線Ｌ４が左右に走行
し、ＰｃｈＴｒＰ２は、拡散層ＮＫ３，ゲート層ＰＧ
３，出力Ａ３の配線に接続されたドレイン層，電源ＶＣ
Ｃ２の配線に接続されたソース層からなり、入力端子Ｉ
Ｎ２はゲート層ＰＧ３に接続されている。図５のＮｃｈ
ＴｒＮ３は、図７の拡散層ＰＫ１，二つのゲート層ＮＧ
３，二つのソース層，出力Ａ３の配線に接続されたドレ
イン層からなり、ゲート層ＮＧ３は入力端子ＩＮ２に接
続されている。図５のインバータＩ２は、ＰｃｈＴｒＰ
４とＮｃｈＴｒＮ４とからなり、このＰｃｈＴｒＰ４
は、拡散層ＮＫ４，ゲート層ＰＧ４，ソース，出力Ａ４
に接続されたドレインからなり、ＮｃｈＴｒＮ４は、拡
散層ＰＫ４，ソース，出力Ａ４に接続されたドレインと
からなり、これらのトランジスタのソースは、いずれも
グランド配線Ｌ３に接続されている。機能ブロック群Ｋ
３は、グランド配線Ｌ３１が延長され、図示されていな
いところに配置される。ＮｃｈＴｒＮ３は、ＴＴＬレベ
ルを受けて動作するためゲート幅を大きく設計する必要
があり、マスク図面にするときにはデッドスペースを考
慮しゲートを分割して構成することは極めて賢明であ
る。
分割で構成したときのマスク図である。図７において、
図５と共通するところは共通の参照数字で示している。
図７において、電源ＶＣＣ２の導体配線、グランド配線
Ｌ３，グランド配線Ｌ３１，他の配線Ｌ４が左右に走行
し、ＰｃｈＴｒＰ２は、拡散層ＮＫ３，ゲート層ＰＧ
３，出力Ａ３の配線に接続されたドレイン層，電源ＶＣ
Ｃ２の配線に接続されたソース層からなり、入力端子Ｉ
Ｎ２はゲート層ＰＧ３に接続されている。図５のＮｃｈ
ＴｒＮ３は、図７の拡散層ＰＫ１，二つのゲート層ＮＧ
３，二つのソース層，出力Ａ３の配線に接続されたドレ
イン層からなり、ゲート層ＮＧ３は入力端子ＩＮ２に接
続されている。図５のインバータＩ２は、ＰｃｈＴｒＰ
４とＮｃｈＴｒＮ４とからなり、このＰｃｈＴｒＰ４
は、拡散層ＮＫ４，ゲート層ＰＧ４，ソース，出力Ａ４
に接続されたドレインからなり、ＮｃｈＴｒＮ４は、拡
散層ＰＫ４，ソース，出力Ａ４に接続されたドレインと
からなり、これらのトランジスタのソースは、いずれも
グランド配線Ｌ３に接続されている。機能ブロック群Ｋ
３は、グランド配線Ｌ３１が延長され、図示されていな
いところに配置される。ＮｃｈＴｒＮ３は、ＴＴＬレベ
ルを受けて動作するためゲート幅を大きく設計する必要
があり、マスク図面にするときにはデッドスペースを考
慮しゲートを分割して構成することは極めて賢明であ
る。
【００１５】現在、半導体メモリに於いては、図８に示
すように、チップ内部のグランド配線を、入力回路ＮＥ
２用配線Ｌ３，第１の機能ブロック群Ｋ３用の配線Ｌ３
１と、第２の機能ブロック群Ｋ４用の配線Ｌ４という用
途に応じて、接地パッドＧ３，Ｇ４を分けて配線してい
るが、入力回路用ＮＥ２用グランド配線Ｌ３は接地パッ
ドの個数の制限上専用の接地パッドを設けられない。こ
れでは、チップ面積増加となるため、専用接地パッドを
設けず、第１の機能ブロック群Ｋ３用のグランド配線Ｌ
３１がつながっている接地パッドＧ３の根元より分けて
入力回路専用グランドＬ３を配線することで、第１の機
能ブロック群Ｋ３が動作するときの充放電電流によるグ
ランドノイズ対策を行っている。
すように、チップ内部のグランド配線を、入力回路ＮＥ
２用配線Ｌ３，第１の機能ブロック群Ｋ３用の配線Ｌ３
１と、第２の機能ブロック群Ｋ４用の配線Ｌ４という用
途に応じて、接地パッドＧ３，Ｇ４を分けて配線してい
るが、入力回路用ＮＥ２用グランド配線Ｌ３は接地パッ
ドの個数の制限上専用の接地パッドを設けられない。こ
れでは、チップ面積増加となるため、専用接地パッドを
設けず、第１の機能ブロック群Ｋ３用のグランド配線Ｌ
３１がつながっている接地パッドＧ３の根元より分けて
入力回路専用グランドＬ３を配線することで、第１の機
能ブロック群Ｋ３が動作するときの充放電電流によるグ
ランドノイズ対策を行っている。
【００１６】一方、図９に示す特開平３−１８３１５９
号公報を参照すると、この発明は、電源パッド１１とグ
ランドパッド１２に接続される第１の電源・グランドラ
インと、電源パッド１３とグランドパッド１４に接続さ
れる第２の電源・グランドラインとを夫々独立に設け、
入力バッファ１が第１の電源ラインに接続され、内部論
理回路２及び出力バッファ３が第２電源ラインに接続さ
れている。
号公報を参照すると、この発明は、電源パッド１１とグ
ランドパッド１２に接続される第１の電源・グランドラ
インと、電源パッド１３とグランドパッド１４に接続さ
れる第２の電源・グランドラインとを夫々独立に設け、
入力バッファ１が第１の電源ラインに接続され、内部論
理回路２及び出力バッファ３が第２電源ラインに接続さ
れている。
【００１７】
【発明が解決しようとする課題】上述した図５乃至図８
の従来の半導体集積回路の入力回路においては、外部入
力信号端子ＩＮ２がＬｏｗからＨｉｇｈに変化すると
き、第１の機能ブロック群Ｋ３の動作によるノイズがグ
ランド配線Ｌ３１から接地パッドＧ３を介して入力回路
専用グランドＬ３に影響をあたえ、グランド配線Ｌ３が
電位的に浮くと、入力回路Ｈｉｇｈ検知レベルが悪化し
て過渡状態における電圧ＶＩＨの規格を満足出来ず、グ
ランド配線Ｌ３の浮きにより電圧ＶＩＨに影響をあたえ
ている時間だけ、インバータＩ２の出力Ａ４がＨｉｇｈ
となる時間が遅れてしまう。これにより、入力回路のア
クセス・スピードが遅くなり、その結果半導体集積回路
全体のアクセス・スピードを遅らせるという問題点があ
った。また、配線領域の占める面積が大きく、高密度に
集積できないことや、インバータ等のオン・オフ動作上
の信頼性が乏しいこと等の欠点もあった。
の従来の半導体集積回路の入力回路においては、外部入
力信号端子ＩＮ２がＬｏｗからＨｉｇｈに変化すると
き、第１の機能ブロック群Ｋ３の動作によるノイズがグ
ランド配線Ｌ３１から接地パッドＧ３を介して入力回路
専用グランドＬ３に影響をあたえ、グランド配線Ｌ３が
電位的に浮くと、入力回路Ｈｉｇｈ検知レベルが悪化し
て過渡状態における電圧ＶＩＨの規格を満足出来ず、グ
ランド配線Ｌ３の浮きにより電圧ＶＩＨに影響をあたえ
ている時間だけ、インバータＩ２の出力Ａ４がＨｉｇｈ
となる時間が遅れてしまう。これにより、入力回路のア
クセス・スピードが遅くなり、その結果半導体集積回路
全体のアクセス・スピードを遅らせるという問題点があ
った。また、配線領域の占める面積が大きく、高密度に
集積できないことや、インバータ等のオン・オフ動作上
の信頼性が乏しいこと等の欠点もあった。
【００１８】また、上記図９に示す発明の構成では、
「出力バッファ３のスイッチングノイズが入力バッファ
１には伝わらないので、入力バッファ１が誤動作するこ
とはない」と記載されているが、パッド数が著しく増加
し、半導体基板上の配線数も増加してしまうという問題
があった。
「出力バッファ３のスイッチングノイズが入力バッファ
１には伝わらないので、入力バッファ１が誤動作するこ
とはない」と記載されているが、パッド数が著しく増加
し、半導体基板上の配線数も増加してしまうという問題
があった。
【００１９】以上の諸問題を解決するため、本発明で
は、次の課題を掲げる。
は、次の課題を掲げる。
【００２０】（１）グランド配線の電位的浮きあがりに
より、動作時間が遅れたり、誤動作しないようにする。
より、動作時間が遅れたり、誤動作しないようにする。
【００２１】（２）アクセス・スピードを低下させない
ようにする。
ようにする。
【００２２】（３）半導体チップ上に占めるパターン面
積を、少なくとも大きくならないようにする。
積を、少なくとも大きくならないようにする。
【００２３】（４）動作上の信頼性を高めること。
【００２４】（５）パッド数の増加を抑え、配線数を低
く抑えるようにする。
く抑えるようにする。
【００２５】
【課題を解決するための手段】そのため、本発明は、内
部回路を複数の機能ブロック群に分割しそれらに接地電
位を別々に供給する各グランド配線およびグランドパッ
ドを持つ半導体集積回路チップの入力回路において、出
力から前記各グランド配線までの各電流経路が外部入力
信号を共通に入力するＮ型トランジスタからそれぞれ成
る入力初段回路を備えている。 また、前記入力初段回路
が、前記各グランド配線から選択された複数のグランド
配線に接続され、それらから前記出力までの各電流経路
が前記外部入力信号を共通に入力するＮ型トランジスタ
からそれぞれ構成されている。
部回路を複数の機能ブロック群に分割しそれらに接地電
位を別々に供給する各グランド配線およびグランドパッ
ドを持つ半導体集積回路チップの入力回路において、出
力から前記各グランド配線までの各電流経路が外部入力
信号を共通に入力するＮ型トランジスタからそれぞれ成
る入力初段回路を備えている。 また、前記入力初段回路
が、前記各グランド配線から選択された複数のグランド
配線に接続され、それらから前記出力までの各電流経路
が前記外部入力信号を共通に入力するＮ型トランジスタ
からそれぞれ構成されている。
【００２６】
【実施例】図１は本発明の一実施例の入力回路を示す回
路図である。図１において、この実施例が図５の回路と
相違するところは、第１，第２の接地パッドＧ１，Ｇ２
があり、Ｎチャネル型トランジスタが二つあり、これに
応じてグランド配線が二つあること等である。この実施
例は、ゲートを外部入力信号端子ＩＮ１に接続しソース
を電源Ｖｃｃ１に接続したＰｃｈＴｒＰ１のドレイン
と、ゲートを外部入力信号端子ＩＮ１に接続しソースを
接地パッドＧ１からのグランド配線Ｌ１に接続したＮｃ
ｈＴｒＮ１のドレインとを接続した接点の出力Ａ１に、
ゲートを外部入力端子ＩＮ１に接続したＮｃｈＴｒＮ２
のドレインを接続し、このトランジスタＮ２のソースを
前記パッドＧ１とは異なる別の接地パッドＧ２からのグ
ランド配線Ｌ２に接続している。グランド配線Ｌ１には
機能ブロック群Ｋ１が接続され、グランド配線Ｌ２には
機能ブロック群Ｋ２が接続される。
路図である。図１において、この実施例が図５の回路と
相違するところは、第１，第２の接地パッドＧ１，Ｇ２
があり、Ｎチャネル型トランジスタが二つあり、これに
応じてグランド配線が二つあること等である。この実施
例は、ゲートを外部入力信号端子ＩＮ１に接続しソース
を電源Ｖｃｃ１に接続したＰｃｈＴｒＰ１のドレイン
と、ゲートを外部入力信号端子ＩＮ１に接続しソースを
接地パッドＧ１からのグランド配線Ｌ１に接続したＮｃ
ｈＴｒＮ１のドレインとを接続した接点の出力Ａ１に、
ゲートを外部入力端子ＩＮ１に接続したＮｃｈＴｒＮ２
のドレインを接続し、このトランジスタＮ２のソースを
前記パッドＧ１とは異なる別の接地パッドＧ２からのグ
ランド配線Ｌ２に接続している。グランド配線Ｌ１には
機能ブロック群Ｋ１が接続され、グランド配線Ｌ２には
機能ブロック群Ｋ２が接続される。
【００２７】図２（Ａ），（Ｂ）は、図１の実施例の回
路動作を示す波形図である。図２（Ａ）において、外部
入力信号端子ＩＮ１が低（Ｌｏｗ）レベルから高（Ｈｉ
ｇｈ）レベルに変化するとき、第１の機能ブロック群Ｋ
１と第２の機能ブロック群Ｋ２とはともに動作しておら
ず、グランド配線Ｌ１，Ｌ２ともに機能ブロック群Ｋ
１，Ｋ２が動作する時の充放電電流によるノイズの影響
を受けていないときの動作波形であり、この場合は従来
例の図６（Ａ）と同様の波形となる。外部入力信号端子
ＩＮ１が電圧ＶＩＨとなったときの状態を式を用いて示
す。ＰｃｈＴｒＰ１は飽和領域動作しており、ＰｃｈＴ
ｒＰ１のソース・ドレイン間電流をＩＰ１とし、Ｐｃｈ
ＴｒＰ１の製造工程における製造パラメータに起因する
比例係数は前記ＰｃｈＴｒＰ２と同じＫｐとし、Ｐｃｈ
ＴｒＰ１のしきい値電圧をＶＴＰ２とすると、ＩＰ１
は、次の（６）式により計算される。
路動作を示す波形図である。図２（Ａ）において、外部
入力信号端子ＩＮ１が低（Ｌｏｗ）レベルから高（Ｈｉ
ｇｈ）レベルに変化するとき、第１の機能ブロック群Ｋ
１と第２の機能ブロック群Ｋ２とはともに動作しておら
ず、グランド配線Ｌ１，Ｌ２ともに機能ブロック群Ｋ
１，Ｋ２が動作する時の充放電電流によるノイズの影響
を受けていないときの動作波形であり、この場合は従来
例の図６（Ａ）と同様の波形となる。外部入力信号端子
ＩＮ１が電圧ＶＩＨとなったときの状態を式を用いて示
す。ＰｃｈＴｒＰ１は飽和領域動作しており、ＰｃｈＴ
ｒＰ１のソース・ドレイン間電流をＩＰ１とし、Ｐｃｈ
ＴｒＰ１の製造工程における製造パラメータに起因する
比例係数は前記ＰｃｈＴｒＰ２と同じＫｐとし、Ｐｃｈ
ＴｒＰ１のしきい値電圧をＶＴＰ２とすると、ＩＰ１
は、次の（６）式により計算される。
【００２８】
【００２９】また、ＮｃｈＴｒＮ１およびＮｃｈＴｒＮ
２は飽和領域動作しており、ＮｃｈＴｒＮ１およびＮｃ
ｈＴｒＮ２のソース・ドレイン間電流をそれぞれＩＮ
１，ＩＮ２とし、ＮｃｈＴｒＮ１およびＮｃｈＴｒＮ２
の製造工程における製造パラメータに起因する比例係数
は前記ＮｃｈＴｒＮ３と同じＫｎとし、ＮｃｈＴｒＮ１
とＮｃｈＴｒＮ２のしきい値をそれぞれＶＴＮ１，ＶＴ
Ｎ２とすると、ＩＮ１およびＩＮ２は、それぞれ次の
（７），（８）式により計算される。
２は飽和領域動作しており、ＮｃｈＴｒＮ１およびＮｃ
ｈＴｒＮ２のソース・ドレイン間電流をそれぞれＩＮ
１，ＩＮ２とし、ＮｃｈＴｒＮ１およびＮｃｈＴｒＮ２
の製造工程における製造パラメータに起因する比例係数
は前記ＮｃｈＴｒＮ３と同じＫｎとし、ＮｃｈＴｒＮ１
とＮｃｈＴｒＮ２のしきい値をそれぞれＶＴＮ１，ＶＴ
Ｎ２とすると、ＩＮ１およびＩＮ２は、それぞれ次の
（７），（８）式により計算される。
【００３０】
【００３１】また、キルヒホップの電流法則より、ＩＰ
１＝ＩＮ１＋ＩＮ２…（９）が成り立つ。図２（Ｂ）は
外部入力信号端子ＩＮ１がＬｏｗからＨｉｇｈに変化す
るとき、グランド配線Ｌ１が第１の機能ブロック群Ｋ１
の動作時充放電電流によるノイズの影響を受けて浮いて
しまう電圧をΔＶ１としたとき、入力回路のＨｉｇｈ検
知電圧レベルはΔＶＩＨ１だけ悪化して〔ＶＩＨ＋ΔＶ
ＩＨ１〕となったときの波形図である。グランド配線Ｌ
１，Ｌ２には、ノイズのピークが同時に発生することの
ない第１の機能ブロック群Ｋ１と第２の機能ブロック群
Ｋ２（例えばＲＡＭ回路においてはメモリのセンス系の
グランド配線とＤＡＴＡ ＯＵＴ系のグランドとであ
る）を配置しているため、第２の機能ブロック群Ｋ２は
動作しておらず、グランド配線Ｌ２はノイズの影響を受
けていない。前記グランド配線Ｌ１がΔＶ１だけ浮い
て、外部入力信号ＩＮ１の電圧レベルが〔ＶＩＨ＋ΔＶ
ＩＨ１〕となっている状態を式を用いて示す。ＰｃｈＴ
ｒＰ１は飽和領域動作しており、ＰｃｈＴｒＰ１のソー
ス・ドレイン間電流をＩＰ′１とすると、ＩＰ′１は、
次の（１０）式により計算される。
１＝ＩＮ１＋ＩＮ２…（９）が成り立つ。図２（Ｂ）は
外部入力信号端子ＩＮ１がＬｏｗからＨｉｇｈに変化す
るとき、グランド配線Ｌ１が第１の機能ブロック群Ｋ１
の動作時充放電電流によるノイズの影響を受けて浮いて
しまう電圧をΔＶ１としたとき、入力回路のＨｉｇｈ検
知電圧レベルはΔＶＩＨ１だけ悪化して〔ＶＩＨ＋ΔＶ
ＩＨ１〕となったときの波形図である。グランド配線Ｌ
１，Ｌ２には、ノイズのピークが同時に発生することの
ない第１の機能ブロック群Ｋ１と第２の機能ブロック群
Ｋ２（例えばＲＡＭ回路においてはメモリのセンス系の
グランド配線とＤＡＴＡ ＯＵＴ系のグランドとであ
る）を配置しているため、第２の機能ブロック群Ｋ２は
動作しておらず、グランド配線Ｌ２はノイズの影響を受
けていない。前記グランド配線Ｌ１がΔＶ１だけ浮い
て、外部入力信号ＩＮ１の電圧レベルが〔ＶＩＨ＋ΔＶ
ＩＨ１〕となっている状態を式を用いて示す。ＰｃｈＴ
ｒＰ１は飽和領域動作しており、ＰｃｈＴｒＰ１のソー
ス・ドレイン間電流をＩＰ′１とすると、ＩＰ′１は、
次の（１０）式により計算される。
【００３２】
【００３３】また、入力回路のＨｉｇｈ検知電圧レベル
は、グランド配線Ｌ２を介してノイズの影響を受けてい
ないＮｃｈＴｒＮ２の飽和領域動作で決まる。このと
き、グランド配線Ｌ１を介してノイズの影響を受けてい
るＮｃｈＴｒＮ１は、ソース・ドレイン間電圧がΔＶ１
だけ減少するが、ソース・ゲート電圧もＨｉｇｈ検知電
圧レベルよりΔＶ１だけ減少するため、飽和領域動作す
る。したがって、ＮｃｈＴｒＮ１およびＮｃｈＴｒＮ２
は飽和領域動作しており、ＮｃｈＴｒＮ１およびＮｃｈ
ＴｒＮ２のソース・ドレイン間電流をそれぞれＩＮ′
１，ＩＮ′２とすると、ＩＮ′１およびＩＮ′２は、そ
れぞれ次の（１１），（１２）式により計算される。
は、グランド配線Ｌ２を介してノイズの影響を受けてい
ないＮｃｈＴｒＮ２の飽和領域動作で決まる。このと
き、グランド配線Ｌ１を介してノイズの影響を受けてい
るＮｃｈＴｒＮ１は、ソース・ドレイン間電圧がΔＶ１
だけ減少するが、ソース・ゲート電圧もＨｉｇｈ検知電
圧レベルよりΔＶ１だけ減少するため、飽和領域動作す
る。したがって、ＮｃｈＴｒＮ１およびＮｃｈＴｒＮ２
は飽和領域動作しており、ＮｃｈＴｒＮ１およびＮｃｈ
ＴｒＮ２のソース・ドレイン間電流をそれぞれＩＮ′
１，ＩＮ′２とすると、ＩＮ′１およびＩＮ′２は、そ
れぞれ次の（１１），（１２）式により計算される。
【００３４】
【００３５】またキルヒホップの電流法則より、ＩＰ′
１＝ＩＮ′１＋ＩＮ′２…（１３）が成り立つ。上記
（９），（１３）式より、次の（１４）式が得られる。
１＝ＩＮ′１＋ＩＮ′２…（１３）が成り立つ。上記
（９），（１３）式より、次の（１４）式が得られる。
【００３６】 ＩＰ１／ＩＰ′１＝（ＩＮ１＋ＩＮ２）／（ＩＮ′１＋ＩＮ′２）…（１４） ここで、上記（１４）式の各電圧を従来例で仮定した値
Ｖｃｃ２＝Ｖｃｃ１＝５（Ｖ），ＶＩＨ＝１．７
（Ｖ），ＶＴＮ３＝ＶＴＮ１＝ＶＴＮ２＝０．７
（Ｖ），ＶＴＰ２＝ＶＴＰ１＝０．８（Ｖ）としてグラ
ンド配線Ｌ１の浮きΔＶ１＝１．０（Ｖ）のときのΔＶ
ＩＨ１を上記（１４）式を用いて解くと、ΔＶＩＨ１＝
０．２５（Ｖ）となる。従来の０．９８（Ｖ）に比較し
て格段に改善されている。
Ｖｃｃ２＝Ｖｃｃ１＝５（Ｖ），ＶＩＨ＝１．７
（Ｖ），ＶＴＮ３＝ＶＴＮ１＝ＶＴＮ２＝０．７
（Ｖ），ＶＴＰ２＝ＶＴＰ１＝０．８（Ｖ）としてグラ
ンド配線Ｌ１の浮きΔＶ１＝１．０（Ｖ）のときのΔＶ
ＩＨ１を上記（１４）式を用いて解くと、ΔＶＩＨ１＝
０．２５（Ｖ）となる。従来の０．９８（Ｖ）に比較し
て格段に改善されている。
【００３７】尚、上記第１の機能ブロック群Ｋ１として
メモリ・センス系回路、第２の機能ブロック群Ｋ２とし
てデータ出力バッファ系回路とすれば、センス動作時デ
ータ出力バッファは動作することはなく、またデータ出
力時にはセンス動作はない為、これら双方のグランド配
線に同時にノイズが発生することはない。
メモリ・センス系回路、第２の機能ブロック群Ｋ２とし
てデータ出力バッファ系回路とすれば、センス動作時デ
ータ出力バッファは動作することはなく、またデータ出
力時にはセンス動作はない為、これら双方のグランド配
線に同時にノイズが発生することはない。
【００３８】図３は図１の実施例のマスク図面である。
図３において、この実施例が図７の従来例と相違する点
は３本のグランド配線が２本のグランド配線Ｌ１，Ｌ２
となっていることと、二つのＮｃｈトランジスタＮ１，
Ｎ２のソースが、それぞれ別のグランド配線Ｌ１，Ｌ２
に接続されていることである。拡散層ＰＫ１の右側領域
は、ゲート層ＮＧ１，出力Ａ１に接続されたドレイン
層、グランド配線Ｌ２に接続されたソース層からなるＮ
ｃｈＴｒＮ２となっており、その左側領域は、ゲート層
ＮＧ１，出力Ａ１に接続されたドレイン層，グランド配
線Ｌ１に接続されたソース層からなるＮｃｈＴｒＮ１と
なっている。グランド配線Ｌ１，Ｌ２は、それぞれパッ
ドＧ１，Ｇ２に接続されている。この他の部分は、図７
と共通しているので、説明を省略する。
図３において、この実施例が図７の従来例と相違する点
は３本のグランド配線が２本のグランド配線Ｌ１，Ｌ２
となっていることと、二つのＮｃｈトランジスタＮ１，
Ｎ２のソースが、それぞれ別のグランド配線Ｌ１，Ｌ２
に接続されていることである。拡散層ＰＫ１の右側領域
は、ゲート層ＮＧ１，出力Ａ１に接続されたドレイン
層、グランド配線Ｌ２に接続されたソース層からなるＮ
ｃｈＴｒＮ２となっており、その左側領域は、ゲート層
ＮＧ１，出力Ａ１に接続されたドレイン層，グランド配
線Ｌ１に接続されたソース層からなるＮｃｈＴｒＮ１と
なっている。グランド配線Ｌ１，Ｌ２は、それぞれパッ
ドＧ１，Ｇ２に接続されている。この他の部分は、図７
と共通しているので、説明を省略する。
【００３９】従来例の図７で示したように、ＮｃｈＴｒ
Ｎ３を、マスク図面にするときゲートを分割して構成さ
れている場合は、図３の第１のＮｃｈＴｒＮ１と第２の
ＮｃｈＴｒＮ２とは少なくとも面積増なしに、そのまま
の形で容易に実現可能である。また、グランド配線Ｌ
１，Ｌ２は、図７の入力専用グランド配線Ｌ３をなくし
て、このグランド配線Ｌ３の配線幅分をグランド配線Ｌ
３１，Ｌ４に配分する必要があり、入力回路が接続され
て増加する電流能力を有するように幅広とし、図３のグ
ランド配線Ｌ１，Ｌ２の配線幅は、Ｌ１＝Ｌ３１＋Ｌ３
／２，Ｌ２＝Ｌ４＋Ｌ３／２となる。よって、この実施
例によれば、マスク図面の面積は従来と比べて少なくと
も増加させることなく、容易に実現可能である。
Ｎ３を、マスク図面にするときゲートを分割して構成さ
れている場合は、図３の第１のＮｃｈＴｒＮ１と第２の
ＮｃｈＴｒＮ２とは少なくとも面積増なしに、そのまま
の形で容易に実現可能である。また、グランド配線Ｌ
１，Ｌ２は、図７の入力専用グランド配線Ｌ３をなくし
て、このグランド配線Ｌ３の配線幅分をグランド配線Ｌ
３１，Ｌ４に配分する必要があり、入力回路が接続され
て増加する電流能力を有するように幅広とし、図３のグ
ランド配線Ｌ１，Ｌ２の配線幅は、Ｌ１＝Ｌ３１＋Ｌ３
／２，Ｌ２＝Ｌ４＋Ｌ３／２となる。よって、この実施
例によれば、マスク図面の面積は従来と比べて少なくと
も増加させることなく、容易に実現可能である。
【００４０】図４は図３のマスク図面を用いた場合のグ
ランド配線及び機能ブロック群の配置構成を示したブロ
ック図である。図４において、機能ブロック群Ｋ１，グ
ランド配線Ｌ１，パッドＧ１が接続され、機能ブロック
群Ｋ２，グランド配線Ｌ２，パッドＧ２が接続され、入
力回路ＮＥ１を構成するトランジスタの接地はこれら双
方のグランド配線Ｌ１，Ｌ２に接続される。
ランド配線及び機能ブロック群の配置構成を示したブロ
ック図である。図４において、機能ブロック群Ｋ１，グ
ランド配線Ｌ１，パッドＧ１が接続され、機能ブロック
群Ｋ２，グランド配線Ｌ２，パッドＧ２が接続され、入
力回路ＮＥ１を構成するトランジスタの接地はこれら双
方のグランド配線Ｌ１，Ｌ２に接続される。
【００４１】
【発明の効果】以上説明したように、本発明の入力回路
は、上記課題が解決され、高電位側の電界効果トランジ
スタに接続される低電位側の例えば第１のトランジスタ
のソースを第１のグランド配線に接続し、第２のトラン
ジスタのソースを第２のグランド配線に接続し、特に第
１のグランド配線に接続している第１の機能ブロック群
の他に、これとはノイズのピークが同時に発生すること
のないような第２の機能ブロック群を配置した第２のグ
ランド配線を形成した場合には、チップ面積の少なくと
も増加なしにグランドノイズによる入力回路の電圧ＶＩ
Ｈの悪化量を従来の２５％以上に低減でき、このため電
圧ＶＩＨの規格を満足出来ないほど入力回路の高レベル
の検知レベルが悪化することはなく、動作の信頼性が高
く、また入力回路のアクセス・スピードが遅くならない
という効果がある。
は、上記課題が解決され、高電位側の電界効果トランジ
スタに接続される低電位側の例えば第１のトランジスタ
のソースを第１のグランド配線に接続し、第２のトラン
ジスタのソースを第２のグランド配線に接続し、特に第
１のグランド配線に接続している第１の機能ブロック群
の他に、これとはノイズのピークが同時に発生すること
のないような第２の機能ブロック群を配置した第２のグ
ランド配線を形成した場合には、チップ面積の少なくと
も増加なしにグランドノイズによる入力回路の電圧ＶＩ
Ｈの悪化量を従来の２５％以上に低減でき、このため電
圧ＶＩＨの規格を満足出来ないほど入力回路の高レベル
の検知レベルが悪化することはなく、動作の信頼性が高
く、また入力回路のアクセス・スピードが遅くならない
という効果がある。
【図１】本発明の一実施例の入力回路を示す回路図であ
る。
る。
【図２】（Ａ），（Ｂ）は図１の回路の動作を示す波形
図である。
図である。
【図３】図１の回路の平面パターンを示すマスク図であ
る。
る。
【図４】図１の回路のレイアウトを示すブロック図であ
る。
る。
【図５】従来の入力回路の一例を示す回路図である。
【図６】（Ａ），（Ｂ）は図５の回路の動作を示す波形
図である。
図である。
【図７】図５の回路の平面パターンを示すマスク図であ
る。
る。
【図８】図５の回路のレイアウトを示すブロック図であ
る。
る。
【図９】従来の入力回路の他例を示すブロック図であ
る。
る。
ＩＮ１，ＩＮ２ 入力端子 Ａ１乃至Ａ４ 出力 Ｖｃｃ１，Ｖｃｃ２ 電源 Ｐ１，Ｐ２ Ｐチャネル型ＭＯＳトランジスタ Ｎ１，Ｎ２，Ｎ３ Ｎチャネル型ＭＯＳトランジスタ Ｉ１，Ｉ２ インバータ Ｇ１乃至Ｇ４ グランドパッド Ｌ１，Ｌ２，Ｌ３，Ｌ３１ グランド配線 ＰＧ１，ＰＧ２，ＮＧ１，ＮＧ２，ＰＧ３，ＰＧ４，Ｎ
Ｇ３，ＮＧ４ ゲート層 ＮＫ１，ＮＫ２，ＮＫ３，ＮＫ４，ＰＫ１，ＰＫ２，Ｐ
Ｋ３，ＰＫ４ 拡散層 １ 入力バッファ ２ 内部論理回路 ３ 出力バッファ ４，５，１１，乃至１４ パッド
Ｇ３，ＮＧ４ ゲート層 ＮＫ１，ＮＫ２，ＮＫ３，ＮＫ４，ＰＫ１，ＰＫ２，Ｐ
Ｋ３，ＰＫ４ 拡散層 １ 入力バッファ ２ 内部論理回路 ３ 出力バッファ ４，５，１１，乃至１４ パッド
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−218318（ＪＰ，Ａ) 特開 昭64−41521（ＪＰ，Ａ) 特開 平１−140641（ＪＰ，Ａ) 特開 平３−222190（ＪＰ，Ａ) 特開 平２−98213（ＪＰ，Ａ) 実開 昭58−106952（ＪＰ，Ｕ)
Claims (2)
- 【請求項１】 内部回路を複数の機能ブロック群に分割
しそれらに接地電位を別々に供給する各グランド配線お
よびグランドパッドを持つ半導体集積回路チップの入力
回路において、 出力から前記各グランド配線までの各電流経路が外部入
力信号を共通に入力するＮ型トランジスタからそれぞれ
成る入力初段回路を備えることを特徴とする入力回路。 - 【請求項２】 前記入力初段回路が、前記各グランド配
線から選択された複数のグランド配線に接続され、それ
らから前記出力までの各電流経路が前記外部入力信号を
共通に入力するＮ型トランジスタからそれぞれ成る、請
求項１記載の入力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6138841A JP2648091B2 (ja) | 1994-06-21 | 1994-06-21 | 入力回路 |
| US08/493,305 US5537058A (en) | 1994-06-21 | 1995-06-21 | Semiconductor device having high speed input circuit |
| KR1019950016768A KR0146848B1 (ko) | 1994-06-21 | 1995-06-21 | 고속 입력회로를 갖는 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6138841A JP2648091B2 (ja) | 1994-06-21 | 1994-06-21 | 入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088717A JPH088717A (ja) | 1996-01-12 |
| JP2648091B2 true JP2648091B2 (ja) | 1997-08-27 |
Family
ID=15231451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6138841A Expired - Fee Related JP2648091B2 (ja) | 1994-06-21 | 1994-06-21 | 入力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5537058A (ja) |
| JP (1) | JP2648091B2 (ja) |
| KR (1) | KR0146848B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998008224A1 (fr) * | 1996-08-16 | 1998-02-26 | Mitsubishi Denki Kabushiki Kaisha | Dispositif de circuit integre a semi-conducteurs |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US488978A (en) * | 1893-01-03 | Ralph ashley | ||
| JPS573077A (en) * | 1980-06-06 | 1982-01-08 | Casio Comput Co Ltd | Term setting system |
| US4563595A (en) * | 1983-10-27 | 1986-01-07 | National Semiconductor Corporation | CMOS Schmitt trigger circuit for TTL logic levels |
| JPS6441521A (en) * | 1987-08-08 | 1989-02-13 | Mitsubishi Electric Corp | Threshold level switching circuit |
| JPH03183159A (ja) * | 1989-12-12 | 1991-08-09 | Nec Corp | 半導体集積回路装置 |
| JPH04132252A (ja) * | 1990-09-21 | 1992-05-06 | Hitachi Ltd | 半導体集積回路装置 |
| US5319260A (en) * | 1991-07-23 | 1994-06-07 | Standard Microsystems Corporation | Apparatus and method to prevent the disturbance of a quiescent output buffer caused by ground bounce or by power bounce induced by neighboring active output buffers |
| JPH05218318A (ja) * | 1992-01-06 | 1993-08-27 | Nec Corp | 集積回路 |
-
1994
- 1994-06-21 JP JP6138841A patent/JP2648091B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-21 US US08/493,305 patent/US5537058A/en not_active Expired - Lifetime
- 1995-06-21 KR KR1019950016768A patent/KR0146848B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960002802A (ko) | 1996-01-26 |
| JPH088717A (ja) | 1996-01-12 |
| US5537058A (en) | 1996-07-16 |
| KR0146848B1 (ko) | 1998-08-01 |
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|---|---|---|---|
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