JPH05218318A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH05218318A JPH05218318A JP9248A JP4892A JPH05218318A JP H05218318 A JPH05218318 A JP H05218318A JP 9248 A JP9248 A JP 9248A JP 4892 A JP4892 A JP 4892A JP H05218318 A JPH05218318 A JP H05218318A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- power supply
- mos transistors
- output
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】搭載可能なパッケージの制約を解消し、複数の
接地あるいは電源端子が確保できないような場合にも、
接地ノイズあるいは電源ノイズを抑圧できる集積回路を
提供する。 【構成】出力バッファ１のＮチャンネルＭＯＳトランジ
スタＮ１，Ｎ２のそれぞれの接地側を接続する接地線
４，５を備える。接地線４，５間を接続する抵抗Ｒ１を
備える。
接地あるいは電源端子が確保できないような場合にも、
接地ノイズあるいは電源ノイズを抑圧できる集積回路を
提供する。 【構成】出力バッファ１のＮチャンネルＭＯＳトランジ
スタＮ１，Ｎ２のそれぞれの接地側を接続する接地線
４，５を備える。接地線４，５間を接続する抵抗Ｒ１を
備える。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、特に論
理回路用の集積回路に関する。
理回路用の集積回路に関する。
【０００２】
【従来の技術】論理集積回路の動作の高速化にともなっ
て、出力信号を外部に出力するための出力バッファも高
速化しつつある。その結果、出力スイッチング時の充放
電にともなう瞬間的な大電流に起因する接地ノイズある
いは電源ノイズが誤動作の原因として問題になってい
る。
て、出力信号を外部に出力するための出力バッファも高
速化しつつある。その結果、出力スイッチング時の充放
電にともなう瞬間的な大電流に起因する接地ノイズある
いは電源ノイズが誤動作の原因として問題になってい
る。
【０００３】従来の集積回路は、図４に示すように、Ｐ
チャンネルＭＯＳトランジスタＰ１，Ｐ２とＮチャンネ
ルＭＯＳトランジスタＮ１，Ｎ２とからなる出力バッフ
ァ１の電源を供給する電源線２、あるいは接地線３を複
数の端子、すなわちボンデンイングパッドＶＤ１，ＶＤ
２，Ｇ１，Ｇ２に接続し、さらに、複数のボンデンイン
グワイヤによってパーケッジの外部リードに接続するこ
とにより、電源あるいは接地の端子数を増加するという
ものであった。
チャンネルＭＯＳトランジスタＰ１，Ｐ２とＮチャンネ
ルＭＯＳトランジスタＮ１，Ｎ２とからなる出力バッフ
ァ１の電源を供給する電源線２、あるいは接地線３を複
数の端子、すなわちボンデンイングパッドＶＤ１，ＶＤ
２，Ｇ１，Ｇ２に接続し、さらに、複数のボンデンイン
グワイヤによってパーケッジの外部リードに接続するこ
とにより、電源あるいは接地の端子数を増加するという
ものであった。
【０００４】この結果、集積回路内部に接地および電源
を供給する経路の抵抗およびインダクタンスを低減する
ことができ、上記の接地ノイズあるいは電源ノイズを抑
圧するというものであった。
を供給する経路の抵抗およびインダクタンスを低減する
ことができ、上記の接地ノイズあるいは電源ノイズを抑
圧するというものであった。
【０００５】
【発明が解決しようとする課題】上述した従来の集積回
路は、複数の種類のパッケージに搭載する場合には、当
初の設計どおりの接地用あるいは電源用の複数のボンデ
イングパッドにそれぞれ対応する複数の接地あるいは電
源端子が確保できるとは限らず、このような場合には接
地ノイズあるいは電源ノイズの抑圧が困難になるため、
この種のパッケージに対する搭載を断念せざるを得ず、
したがって、搭載可能なパッケージに制約があるという
欠点があった。
路は、複数の種類のパッケージに搭載する場合には、当
初の設計どおりの接地用あるいは電源用の複数のボンデ
イングパッドにそれぞれ対応する複数の接地あるいは電
源端子が確保できるとは限らず、このような場合には接
地ノイズあるいは電源ノイズの抑圧が困難になるため、
この種のパッケージに対する搭載を断念せざるを得ず、
したがって、搭載可能なパッケージに制約があるという
欠点があった。
【０００６】本発明の目的は、搭載可能なパッケージの
制約を解消し、複数の接地あるいは電源端子が確保でき
ないような場合にも、接地ノイズあるいは電源ノイズを
抑圧できる集積回路を提供することにある。
制約を解消し、複数の接地あるいは電源端子が確保でき
ないような場合にも、接地ノイズあるいは電源ノイズを
抑圧できる集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の集積回路は、第
一の入力信号により制御され出力端子に第一のレベルの
第一の信号をそれぞれ出力する第一の導電型の第一およ
び第二のＭＯＳトランジスタと、第二の入力信号により
制御され前記出力端子に第二のレベルの第二の信号をそ
れぞれ出力する第二の導電型の第三および第四のＭＯＳ
トランジスタと、前記第一および第二のＭＯＳトランジ
スタにそれぞれ第一の電源を供給する第一および第二の
電源供給線と、前記第一および第二の電源供給線を相互
に接続する第一の抵抗とを備えて構成されている。
一の入力信号により制御され出力端子に第一のレベルの
第一の信号をそれぞれ出力する第一の導電型の第一およ
び第二のＭＯＳトランジスタと、第二の入力信号により
制御され前記出力端子に第二のレベルの第二の信号をそ
れぞれ出力する第二の導電型の第三および第四のＭＯＳ
トランジスタと、前記第一および第二のＭＯＳトランジ
スタにそれぞれ第一の電源を供給する第一および第二の
電源供給線と、前記第一および第二の電源供給線を相互
に接続する第一の抵抗とを備えて構成されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の集積回路の一実施例を示す
回路図である。
回路図である。
【００１０】本実施例の集積回路は、図１に示すよう
に、ＰチャンネルＭＯＳトランジスタＰ１，Ｐ２とＮチ
ャンネルＭＯＳトランジスタＮ１，Ｎ２とからなる出力
バッファ１と、出力バッファ１の電源ＶＤを供給する電
源線２と、出力バッファ１のＮチャンネルＭＯＳトラン
ジスタＮ１，Ｎ２をそれぞれ接地端子Ｇ１，Ｇ２に接続
する２系統の接地線４，５と、接地線４，５間を接続す
る抵抗Ｒ１とを備えて構成されている。
に、ＰチャンネルＭＯＳトランジスタＰ１，Ｐ２とＮチ
ャンネルＭＯＳトランジスタＮ１，Ｎ２とからなる出力
バッファ１と、出力バッファ１の電源ＶＤを供給する電
源線２と、出力バッファ１のＮチャンネルＭＯＳトラン
ジスタＮ１，Ｎ２をそれぞれ接地端子Ｇ１，Ｇ２に接続
する２系統の接地線４，５と、接地線４，５間を接続す
る抵抗Ｒ１とを備えて構成されている。
【００１１】次に、本実施例の動作について説明する。
【００１２】図２（Ａ），（Ｂ）は、本実施例の集積回
路のチップを２種類のパッケージに搭載した場合の外部
リード６Ａ〜６Ｄとの接続関係を示す図であり、（Ａ）
は設計どおり接地端子Ｇ１，Ｇ２がボンデンィングワイ
ヤ７Ｂ，７Ｃにより接続されたそれぞれ対応する外部リ
ード６Ｂ，６Ｃを有する場合、（Ｂ）は接地端子Ｇ１の
みがボンデンィングワイヤ７Ｄにより接続された対応す
る外部リード６Ｄのみしか有しない場合である。出力端
子Ｏはボンデンィングワイヤ７Ａにより外部リード６Ａ
に接続されている。
路のチップを２種類のパッケージに搭載した場合の外部
リード６Ａ〜６Ｄとの接続関係を示す図であり、（Ａ）
は設計どおり接地端子Ｇ１，Ｇ２がボンデンィングワイ
ヤ７Ｂ，７Ｃにより接続されたそれぞれ対応する外部リ
ード６Ｂ，６Ｃを有する場合、（Ｂ）は接地端子Ｇ１の
みがボンデンィングワイヤ７Ｄにより接続された対応す
る外部リード６Ｄのみしか有しない場合である。出力端
子Ｏはボンデンィングワイヤ７Ａにより外部リード６Ａ
に接続されている。
【００１３】図３は、図２（Ａ），（Ｂ）のそれぞれの
接続に対応する（Ａ）は出力波形の一例を、（Ｂ）は電
流波形の一例をそれぞれ示す図である。
接続に対応する（Ａ）は出力波形の一例を、（Ｂ）は電
流波形の一例をそれぞれ示す図である。
【００１４】まず、図２（Ａ）の接続の場合には、出力
バッファ１のＮチャンネルＭＯＳトランジスタＮ１，Ｎ
２は、前述の従来の例と同等のドライブ能力を有する。
このときの出力Ｏを″Ｈ″から″Ｌ″に切替るときの出
力電圧Ｖの波形は、図３（Ａ）の曲線Ａのようになり、
このときの電流Ｉの変化は図３（Ｂ）の曲線Ａのように
なる。
バッファ１のＮチャンネルＭＯＳトランジスタＮ１，Ｎ
２は、前述の従来の例と同等のドライブ能力を有する。
このときの出力Ｏを″Ｈ″から″Ｌ″に切替るときの出
力電圧Ｖの波形は、図３（Ａ）の曲線Ａのようになり、
このときの電流Ｉの変化は図３（Ｂ）の曲線Ａのように
なる。
【００１５】一方、図２（Ｂ）の接続の場合には、Ｎチ
ャンネルＭＯＳトランジスタＮ２の接地側の経路には抵
抗Ｒ１が挿入されるため電流Ｉがこれにより制限され
る。したがって、このときの出力Ｏを″Ｈ″から″Ｌ″
に切替るときの出力電圧Ｖの波形は図３（Ａ）の曲線Ｂ
のようになり、このときの電流Ｉの変化は図３（Ｂ）の
曲線Ｂのようになる。すなわち、電流Ｉのピークが抑圧
されるため、接地ノイズの発生を抑圧することができ
る。
ャンネルＭＯＳトランジスタＮ２の接地側の経路には抵
抗Ｒ１が挿入されるため電流Ｉがこれにより制限され
る。したがって、このときの出力Ｏを″Ｈ″から″Ｌ″
に切替るときの出力電圧Ｖの波形は図３（Ａ）の曲線Ｂ
のようになり、このときの電流Ｉの変化は図３（Ｂ）の
曲線Ｂのようになる。すなわち、電流Ｉのピークが抑圧
されるため、接地ノイズの発生を抑圧することができ
る。
【００１６】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。たとえば、電源側も接地側と同様の構成とするこ
とも、本発明の主旨を逸脱しない限り適用できることは
勿論である。また、２系統に限らず、３またはそれ以上
の系統で構成する場合も、本発明の主旨を逸脱しない限
り適用できることは勿論である。
明は上記実施例に限られることなく種々の変形が可能で
ある。たとえば、電源側も接地側と同様の構成とするこ
とも、本発明の主旨を逸脱しない限り適用できることは
勿論である。また、２系統に限らず、３またはそれ以上
の系統で構成する場合も、本発明の主旨を逸脱しない限
り適用できることは勿論である。
【００１７】
【発明の効果】以上説明したように、本発明の集積回路
は、出力バッファの各系統毎のトランジスタの電源ある
いは接地側をそれぞれ別系統の電源供給線で接続し各系
統の電源供給線間を抵抗により接続することにより、搭
載可能なパッケージの制約を解消し、複数の接地あるい
は電源端子が確保できないような場合にも、接地ノイズ
あるいは電源ノイズを抑圧できるという効果がある。
は、出力バッファの各系統毎のトランジスタの電源ある
いは接地側をそれぞれ別系統の電源供給線で接続し各系
統の電源供給線間を抵抗により接続することにより、搭
載可能なパッケージの制約を解消し、複数の接地あるい
は電源端子が確保できないような場合にも、接地ノイズ
あるいは電源ノイズを抑圧できるという効果がある。
【図１】本発明の集積回路の一実施例を示す回路図であ
る。
る。
【図２】本実施例の集積回路のチップを２種類のパッケ
ージに搭載した場合の一例を示す回路図である。
ージに搭載した場合の一例を示す回路図である。
【図３】本実施例の集積回路における動作の一例を示す
出力電圧および電流特性図である。
出力電圧および電流特性図である。
【図４】従来の集積回路の一例を示すブロック図であ
る。
る。
１ 出力バッファ ２ 電源線 ３，４，５ 接地線 ６Ａ〜６Ｄ 外部リード ７Ａ〜７Ｄ ボンディングワイヤ Ｒ１ 抵抗
Claims (2)
- 【請求項１】 第一の入力信号により制御され出力端子
に第一のレベルの第一の信号をそれぞれ出力する第一の
導電型の第一および第二のＭＯＳトランジスタと、 第二の入力信号により制御され前記出力端子に第二のレ
ベルの第二の信号をそれぞれ出力する第二の導電型の第
三および第四のＭＯＳトランジスタと、 前記第一および第二のＭＯＳトランジスタにそれぞれ第
一の電源を供給する第一および第二の電源供給線と、 前記第一および第二の電源供給線を相互に接続する第一
の抵抗とを備えることを特徴とする集積回路。 - 【請求項２】 前記第三および第四のＭＯＳトランジス
タにそれぞれ第二の電源を供給する第三および第四の電
源供給線と、 前記第三および第四の電源供給線を相互に接続する第二
の抵抗とを備えることを特徴とする請求項１記載の集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9248A JPH05218318A (ja) | 1992-01-06 | 1992-01-06 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9248A JPH05218318A (ja) | 1992-01-06 | 1992-01-06 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218318A true JPH05218318A (ja) | 1993-08-27 |
Family
ID=11463388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9248A Withdrawn JPH05218318A (ja) | 1992-01-06 | 1992-01-06 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088717A (ja) * | 1994-06-21 | 1996-01-12 | Nec Ic Microcomput Syst Ltd | 入力回路 |
-
1992
- 1992-01-06 JP JP9248A patent/JPH05218318A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088717A (ja) * | 1994-06-21 | 1996-01-12 | Nec Ic Microcomput Syst Ltd | 入力回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |