JPH06120805A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06120805A JPH06120805A JP4265918A JP26591892A JPH06120805A JP H06120805 A JPH06120805 A JP H06120805A JP 4265918 A JP4265918 A JP 4265918A JP 26591892 A JP26591892 A JP 26591892A JP H06120805 A JPH06120805 A JP H06120805A
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- Japan
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- semiconductor integrated
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Abstract
(57)【要約】
【目的】 本発明の内部のロジックセルから論理演算出
力される出力信号を後段側に接続される回路に出力する
半導体集積回路に関し、ＩＣ基板側と後段基板側とのイ
ンピーダンス整合をとり、アンダーシュート、オーバー
シュート等のノイズ発生を防止した半導体集積回路を提
案することを目的とする。 【構成】 出力バッファと出力端子との間にインピーダ
ンス手段を接続し、インピーダンス手段の抵抗値を外部
回路の負荷値に応じた値に制御信号に基づいて変化させ
られるようにしたので、半導体集積回路側とこれに接続
される外部回路とのインピーダンス整合をとることがで
きることとなり、出力信号の立上り・立下り時に生じる
オーバーシュート・アンダーシュートのノイズ発生を防
止する。
力される出力信号を後段側に接続される回路に出力する
半導体集積回路に関し、ＩＣ基板側と後段基板側とのイ
ンピーダンス整合をとり、アンダーシュート、オーバー
シュート等のノイズ発生を防止した半導体集積回路を提
案することを目的とする。 【構成】 出力バッファと出力端子との間にインピーダ
ンス手段を接続し、インピーダンス手段の抵抗値を外部
回路の負荷値に応じた値に制御信号に基づいて変化させ
られるようにしたので、半導体集積回路側とこれに接続
される外部回路とのインピーダンス整合をとることがで
きることとなり、出力信号の立上り・立下り時に生じる
オーバーシュート・アンダーシュートのノイズ発生を防
止する。
Description
【０００１】
【産業上の利用分野】本発明の内部のロジックセルから
論理演算出力される出力信号を後段側に接続される回路
に出力する半導体集積回路に関し、特に出力信号の安定
出力を行う半導体集積回路に関する。
論理演算出力される出力信号を後段側に接続される回路
に出力する半導体集積回路に関し、特に出力信号の安定
出力を行う半導体集積回路に関する。
【０００２】
【従来の技術】一般に、半導体集積回路は、一枚のシリ
コン単結晶基板上で能動素子、受動素子が各々相互に干
渉しないようなプレーナ構造で平面的に形成される。前
記各素子の組合せにより各種の論理演算を行い、この論
理演算を後段回路（基板）に出力する際に、基板と後段
基板とが長い伝走路で結合されてインピーダンス不整合
等の反射の影響を受けることから出力信号の出力波形に
アンダーシュートやノイズが発生する場合がある。
コン単結晶基板上で能動素子、受動素子が各々相互に干
渉しないようなプレーナ構造で平面的に形成される。前
記各素子の組合せにより各種の論理演算を行い、この論
理演算を後段回路（基板）に出力する際に、基板と後段
基板とが長い伝走路で結合されてインピーダンス不整合
等の反射の影響を受けることから出力信号の出力波形に
アンダーシュートやノイズが発生する場合がある。
【０００３】従来、前記インピーダンスやノイズを防止
する半導体集積回路として図６（Ａ）に示すものであっ
た。同図において従来の半導体集積回路は、所定の論理
演算を行うロジックセル２とこのロジックセル２の演算
結果に基づきＴＴＬレベルの論理信号を出力する出力バ
ッファ部２１とを同一ＩＣチップ２０上に形成して構成
される。この出力バッファ部２１は、ハイポテンシャル
側のダーリントン接続された二つのトランジスタ５，６
と、ローポテンシャル側のトランジスタ７と、このトラ
ンジスタのコレクタ取出し部分に配線可能な状態で複数
形成されるダンピング抵抗２３ａ〜２３ｎとで構成され
る。
する半導体集積回路として図６（Ａ）に示すものであっ
た。同図において従来の半導体集積回路は、所定の論理
演算を行うロジックセル２とこのロジックセル２の演算
結果に基づきＴＴＬレベルの論理信号を出力する出力バ
ッファ部２１とを同一ＩＣチップ２０上に形成して構成
される。この出力バッファ部２１は、ハイポテンシャル
側のダーリントン接続された二つのトランジスタ５，６
と、ローポテンシャル側のトランジスタ７と、このトラ
ンジスタのコレクタ取出し部分に配線可能な状態で複数
形成されるダンピング抵抗２３ａ〜２３ｎとで構成され
る。
【０００４】前記タンピング抵抗２３ａ〜２３ｎの具体
的なレイアウトパターンを図６（Ｂ）に示す。同図にお
いてダンピング抵抗２３ａ〜２３ｎは絶縁物（例えばＳ
ｉｏ2 等）２６上に配置され、各一端を接続点２５ａ〜
２５ｎでトランジスタ２２のコレクタ電極に接続され、
各他端を接続コネクタ２７ａ，２７ｂに接続される。こ
の接続コネクタ２７ａ，２７ｂはＡｌからなる配線２８
ａ，２８ｂを介して出力パッド２７に接続される。な
お、配線２８ｎはアルミ配線の予定位置を示し、出力端
子３８に接続される後段負荷側のインピーダンス値によ
り任意に配線接続されることとなる。この出力パッド２
７はＡｌからなり、外部ピンである出力端子８に対して
Ａｕ等の金線により接続（ボンディング）されている。
的なレイアウトパターンを図６（Ｂ）に示す。同図にお
いてダンピング抵抗２３ａ〜２３ｎは絶縁物（例えばＳ
ｉｏ2 等）２６上に配置され、各一端を接続点２５ａ〜
２５ｎでトランジスタ２２のコレクタ電極に接続され、
各他端を接続コネクタ２７ａ，２７ｂに接続される。こ
の接続コネクタ２７ａ，２７ｂはＡｌからなる配線２８
ａ，２８ｂを介して出力パッド２７に接続される。な
お、配線２８ｎはアルミ配線の予定位置を示し、出力端
子３８に接続される後段負荷側のインピーダンス値によ
り任意に配線接続されることとなる。この出力パッド２
７はＡｌからなり、外部ピンである出力端子８に対して
Ａｕ等の金線により接続（ボンディング）されている。
【０００５】前記複数のダンビング抵抗２３ａ〜２３ｎ
のうち、ダンピング抵抗２３ａ，２３ｂの二つについて
トランジスタ２２のコレクタに接続されている。他のダ
ンピング抵抗２３ｃ〜２３ｎについては配置されている
ものの、トランジスタ２２のコレクタと接続されていな
い。したがって、ダンピング抵抗２３ａ，２３ｂを並列
接続とたものが出力波形のアンダーシュート等を防止す
るためのダンピング抵抗値となる。
のうち、ダンピング抵抗２３ａ，２３ｂの二つについて
トランジスタ２２のコレクタに接続されている。他のダ
ンピング抵抗２３ｃ〜２３ｎについては配置されている
ものの、トランジスタ２２のコレクタと接続されていな
い。したがって、ダンピング抵抗２３ａ，２３ｂを並列
接続とたものが出力波形のアンダーシュート等を防止す
るためのダンピング抵抗値となる。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように構成されていたことから、図７に示す
「Ｈ」「Ｌ」の二値化信号を出力する場合にアンダーシ
ュートに対してはダンピング抵抗により鎖線で示すよう
に低減することができても、オーバーシュートに対して
はこれを防止することができないという課題を有してい
た。このオーバーシュートは後段に接続される次段デバ
イスを劣化し、破壊の要因となり、また、容量カップリ
ングによる誤動作の要因にもなる。
は以上のように構成されていたことから、図７に示す
「Ｈ」「Ｌ」の二値化信号を出力する場合にアンダーシ
ュートに対してはダンピング抵抗により鎖線で示すよう
に低減することができても、オーバーシュートに対して
はこれを防止することができないという課題を有してい
た。このオーバーシュートは後段に接続される次段デバ
イスを劣化し、破壊の要因となり、また、容量カップリ
ングによる誤動作の要因にもなる。
【０００７】本発明は前記課題を解消するためになされ
たもので、ＩＣ基板側と後段基板側とのインピーダンス
整合をとり、アンダーシュート、オーバーシュート等の
ノイズ発生を防止した半導体集積回路を提案することを
目的とする。
たもので、ＩＣ基板側と後段基板側とのインピーダンス
整合をとり、アンダーシュート、オーバーシュート等の
ノイズ発生を防止した半導体集積回路を提案することを
目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。同図において本発明に係る半導体集積回路
は、所定の論理演算を実行するロジックセル（２）と、
当該ロジックセル（２）の演算結果をＴＴＬレベルの論
理信号として出力バッファ（２１）とを同一の半導体基
板（２０）上に形成し、前記半導体基板（２０）の出力
端子（８）から前記論理信号を外部へ出力する半導体集
積回路において、前記出力バッファ（２１）と出力端子
（８）との間に接続され、前記半導体基板（２０）の外
部端子（８０）から入力される制御信号に基づいて、出
力端子（８）に接続される外部回路（３）の抵抗値に応
じた値に変化するインピーダンス手段（１）を備えるも
のである。
図である。同図において本発明に係る半導体集積回路
は、所定の論理演算を実行するロジックセル（２）と、
当該ロジックセル（２）の演算結果をＴＴＬレベルの論
理信号として出力バッファ（２１）とを同一の半導体基
板（２０）上に形成し、前記半導体基板（２０）の出力
端子（８）から前記論理信号を外部へ出力する半導体集
積回路において、前記出力バッファ（２１）と出力端子
（８）との間に接続され、前記半導体基板（２０）の外
部端子（８０）から入力される制御信号に基づいて、出
力端子（８）に接続される外部回路（３）の抵抗値に応
じた値に変化するインピーダンス手段（１）を備えるも
のである。
【０００９】
【作用】本発明においては、出力バッファと出力端子と
の間にインピーダンス手段を接続し、インピーダンス手
段の抵抗値を外部回路の負荷値に応じた値に制御信号に
基づいて変化させられるようにしたので、半導体集積回
路側とこれに接続される外部回路とのインピーダンス整
合をとることができることとなり、出力信号の立上り・
立下り時に生じるオーバーシュート・アンダーシュート
のノイズ発生を防止する。このオーバーシュート・アン
ダーシュートの発生を防止した状態を図７中に一点鎖線
及び鎖線で示す。
の間にインピーダンス手段を接続し、インピーダンス手
段の抵抗値を外部回路の負荷値に応じた値に制御信号に
基づいて変化させられるようにしたので、半導体集積回
路側とこれに接続される外部回路とのインピーダンス整
合をとることができることとなり、出力信号の立上り・
立下り時に生じるオーバーシュート・アンダーシュート
のノイズ発生を防止する。このオーバーシュート・アン
ダーシュートの発生を防止した状態を図７中に一点鎖線
及び鎖線で示す。
【００１０】
【実施例】ａ）本発明の一実施例 以下、本発明の一実施例を図２及び図３に基づいて説明
する。
する。
【００１１】この図２はインピーダンス手段としてのダ
ンピング抵抗部の原理説明図、図３は図２の詳細回路構
成図である。前記各図において本実施例に係る半導体集
積回路は、前記従来回路と同様にロジックセル２と出力
バッファ２１と出力端子８との間にダンピング抵抗部１
を備える構成である。
ンピング抵抗部の原理説明図、図３は図２の詳細回路構
成図である。前記各図において本実施例に係る半導体集
積回路は、前記従来回路と同様にロジックセル２と出力
バッファ２１と出力端子８との間にダンピング抵抗部１
を備える構成である。
【００１２】前記ダンピング抵抗部１は、出力バッファ
２１及び出力端子８の間に複数並列に接続されるトラン
スミッションゲートＧo 〜Ｇn （ｎは正の整数）と、こ
のトランスミッションゲートＧo 〜Ｇn 及び出力端子８
の各々接続される抵抗Ｒ1 〜Ｒn と、前記トランスミッ
ションゲートＧo 〜Ｇn を選択的に駆動する駆動信号を
外部端子８１から入力される制御信号に基づいて生成出
力するセレクタ１０と、この駆動信号の信号値を反転さ
せて反転駆動信号を前記トランスミッションゲートＧo
〜Ｇn の一方のゲート端子に出力するインバータＮo 〜
Ｎn （ｎは正の整数）とを備える構成である。
２１及び出力端子８の間に複数並列に接続されるトラン
スミッションゲートＧo 〜Ｇn （ｎは正の整数）と、こ
のトランスミッションゲートＧo 〜Ｇn 及び出力端子８
の各々接続される抵抗Ｒ1 〜Ｒn と、前記トランスミッ
ションゲートＧo 〜Ｇn を選択的に駆動する駆動信号を
外部端子８１から入力される制御信号に基づいて生成出
力するセレクタ１０と、この駆動信号の信号値を反転さ
せて反転駆動信号を前記トランスミッションゲートＧo
〜Ｇn の一方のゲート端子に出力するインバータＮo 〜
Ｎn （ｎは正の整数）とを備える構成である。
【００１３】次に、前記構成に基づく本実施例の動作に
ついて説明する。まず、外部端子８１からｍビット（ｍ
＜ｎ、正の整数）の制御信号が入力されると、この制御
信号に基づいてセレクタ１０が駆動信号を生成する。こ
の駆動信号はインバータＮo 〜Ｎn で反転されて反転駆
動信号としてトランスミッションゲートＧo 〜Ｇn の一
方のゲート端子に印加され、また、直接にトランスミッ
ションゲートＧo 〜Ｇn の他方のゲート端子に印加され
る。前記駆動信号により特定されたトランスミッション
ゲートＧｏ（又はＧ1 〜Ｇn ）がターンオン状態となる
と、このトランスミッションゲートＧ1 〜Ｇn に直接接
続された抵抗Ｒ1 （又はＲ2 〜Ｒn ）が出力バッファ２
１と出力端子８との間に接続されることとなる。この接
続される抵抗Ｒ1 （又はＲ2 〜Ｒn ）は出力端子８に接
続された他の半導体基板上の外部回路（図示を省略）の
抵抗値に相当する値のものが前記制御信号により選択さ
れる。
ついて説明する。まず、外部端子８１からｍビット（ｍ
＜ｎ、正の整数）の制御信号が入力されると、この制御
信号に基づいてセレクタ１０が駆動信号を生成する。こ
の駆動信号はインバータＮo 〜Ｎn で反転されて反転駆
動信号としてトランスミッションゲートＧo 〜Ｇn の一
方のゲート端子に印加され、また、直接にトランスミッ
ションゲートＧo 〜Ｇn の他方のゲート端子に印加され
る。前記駆動信号により特定されたトランスミッション
ゲートＧｏ（又はＧ1 〜Ｇn ）がターンオン状態となる
と、このトランスミッションゲートＧ1 〜Ｇn に直接接
続された抵抗Ｒ1 （又はＲ2 〜Ｒn ）が出力バッファ２
１と出力端子８との間に接続されることとなる。この接
続される抵抗Ｒ1 （又はＲ2 〜Ｒn ）は出力端子８に接
続された他の半導体基板上の外部回路（図示を省略）の
抵抗値に相当する値のものが前記制御信号により選択さ
れる。
【００１４】さらに、ロジックセル２から演算結果が出
力されると、この演算結果に基づいて出力バッファ２１
がＴＴＬレベルの論理信号を出力する。この論理信号は
ターンオン状態にあるいずれかのトランスミッションゲ
ートＧo 〜Ｇn を通り、対応する抵抗Ｒ1 〜Ｒn を介し
て出力端子８に接続された外部回路に入力されることと
なる。
力されると、この演算結果に基づいて出力バッファ２１
がＴＴＬレベルの論理信号を出力する。この論理信号は
ターンオン状態にあるいずれかのトランスミッションゲ
ートＧo 〜Ｇn を通り、対応する抵抗Ｒ1 〜Ｒn を介し
て出力端子８に接続された外部回路に入力されることと
なる。
【００１５】このように、ロジックセル２からの論理信
号を外部回路に出力する場合に、外部回路の抵抗値に対
応した抵抗値に適合させてインピーダンス整合をとるこ
とにより、論理信号の立上り・立下り時に生じるオーバ
ーシュート・アンダーシュートを防止する。このオーバ
ーシュート及びアンダーシュートの防止によりノイズの
発生がなくなり、回路の誤動作もなくなる。
号を外部回路に出力する場合に、外部回路の抵抗値に対
応した抵抗値に適合させてインピーダンス整合をとるこ
とにより、論理信号の立上り・立下り時に生じるオーバ
ーシュート・アンダーシュートを防止する。このオーバ
ーシュート及びアンダーシュートの防止によりノイズの
発生がなくなり、回路の誤動作もなくなる。
【００１６】なお、前記実施例において各抵抗Ｒ1 〜Ｒ
n は各々異なる値の抵抗値、又は同じ値の抵抗値であっ
てもよい。ｂ）本発明の他の実施例 図４は本発明の他の実施例に係る半導体集積回路の全体
回路構成図を示す。同図において他の実施例に係る半導
体集積回路は、オーバーシュートを防止するダンピング
抵抗部１がＭＯＳトランジスタにより構成されるもので
ある。
n は各々異なる値の抵抗値、又は同じ値の抵抗値であっ
てもよい。ｂ）本発明の他の実施例 図４は本発明の他の実施例に係る半導体集積回路の全体
回路構成図を示す。同図において他の実施例に係る半導
体集積回路は、オーバーシュートを防止するダンピング
抵抗部１がＭＯＳトランジスタにより構成されるもので
ある。
【００１７】この構成に基づく他の実施例回路の動作を
図７を参照して説明する。まず、接続される外部回路３
の抵抗値に対応する負荷抵抗値となるような電圧値の制
御信号をＭＯＳトランジスタのゲート端子に入力する。
この制御信号の電圧値に対応してＭＯＳトランジスタが
駆動状態となり所定の負荷抵抗となる。
図７を参照して説明する。まず、接続される外部回路３
の抵抗値に対応する負荷抵抗値となるような電圧値の制
御信号をＭＯＳトランジスタのゲート端子に入力する。
この制御信号の電圧値に対応してＭＯＳトランジスタが
駆動状態となり所定の負荷抵抗となる。
【００１８】この状態において、ロジックセル２から論
理信号が「Ｌ」→「Ｈ」レベルで出力されると、ダーリ
ントン接続のトランジスタ５，６を介してタンピング抵
抗部１のＭＯＳトランジスタを通り、出力端子８から外
部回路３へ電荷が実線矢印で示すように注入されること
となる。この外部回路３への電荷注入に際して、ＭＯＳ
トランジスタの負荷抵抗の作用により図７に一点鎖線で
示すようにオーバーシュートが防止されることとなる。
理信号が「Ｌ」→「Ｈ」レベルで出力されると、ダーリ
ントン接続のトランジスタ５，６を介してタンピング抵
抗部１のＭＯＳトランジスタを通り、出力端子８から外
部回路３へ電荷が実線矢印で示すように注入されること
となる。この外部回路３への電荷注入に際して、ＭＯＳ
トランジスタの負荷抵抗の作用により図７に一点鎖線で
示すようにオーバーシュートが防止されることとなる。
【００１９】さらに、前記論理信号が「Ｈ」→「Ｌ」レ
ベルに遷移するように入力されると、トランジスタ７が
ターンオン状態となり、外部回路３の負荷に蓄積された
電荷を鎖線矢印で示すようにＧＮＤ側へ引出すこととな
る。この場合にもＭＯＳトランジスタの負荷抵抗の作用
により図７に鎖線で示すようにアンダーシュートが防止
される。
ベルに遷移するように入力されると、トランジスタ７が
ターンオン状態となり、外部回路３の負荷に蓄積された
電荷を鎖線矢印で示すようにＧＮＤ側へ引出すこととな
る。この場合にもＭＯＳトランジスタの負荷抵抗の作用
により図７に鎖線で示すようにアンダーシュートが防止
される。
【００２０】Ｃ）本発明のその他の実施例 図５は本発明のその他の実施例におれるダンピング抵抗
部の回路構成図を示す。
部の回路構成図を示す。
【００２１】同図においてその他の実施例回路における
ダンピンク抵抗部１は、トランスミッションゲートを複
数直列接続し、この各トランスミッションゲート端子に
各制御信号Ａ・Ａ´，Ｂ・Ｂ´〜Ｎ・Ｎ´を入力して各
トランスミッションゲートに生じる負荷抵抗の総和の抵
抗値で抵抗を構成する。
ダンピンク抵抗部１は、トランスミッションゲートを複
数直列接続し、この各トランスミッションゲート端子に
各制御信号Ａ・Ａ´，Ｂ・Ｂ´〜Ｎ・Ｎ´を入力して各
トランスミッションゲートに生じる負荷抵抗の総和の抵
抗値で抵抗を構成する。
【００２２】本実施例においては各トランスミッション
ゲートの負荷抵抗を各々設定し、この設定された各負荷
抵抗値の総和で抵抗値が決定することから、抵抗値を外
部回路の負荷値に正確に一致させることができることと
なる。
ゲートの負荷抵抗を各々設定し、この設定された各負荷
抵抗値の総和で抵抗値が決定することから、抵抗値を外
部回路の負荷値に正確に一致させることができることと
なる。
【００２３】
【発明の効果】以上説明したように、本発明において
は、出力バッファと出力端子との間にインピーダンス手
段を接続し、インピーダンス手段の抵抗値を外部回路の
負荷値に応じた値に制御信号に基づいて変化させられる
ようにしたので、半導体集積回路側とこれに接続される
外部回路とのインピーダンス整合をとることができるこ
ととなり、出力信号の立上り・立下り時に生じるオーバ
ーシュート・アンダーシュートのノイズ発生を防止する
という効果を有する。
は、出力バッファと出力端子との間にインピーダンス手
段を接続し、インピーダンス手段の抵抗値を外部回路の
負荷値に応じた値に制御信号に基づいて変化させられる
ようにしたので、半導体集積回路側とこれに接続される
外部回路とのインピーダンス整合をとることができるこ
ととなり、出力信号の立上り・立下り時に生じるオーバ
ーシュート・アンダーシュートのノイズ発生を防止する
という効果を有する。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明の一実施例に係る半導体集積回路の概略
構成図である。
構成図である。
【図３】図２記載の実施例回路におけるインピターンス
抵抗部の詳細回路構成図である。
抵抗部の詳細回路構成図である。
【図４】本発明の他の実施例に係る半導体集積回路の全
体回路構成図である。
体回路構成図である。
【図５】本発明のその他の実施例に係る半導体集積回路
の要部構成図である。
の要部構成図である。
【図６】従来の半導体集積回路の全体回路構成図及びそ
の要部レイアウト態様図である。
の要部レイアウト態様図である。
【図７】半導体集積回路の出力波形におけるダンピング
特性図である。
特性図である。
１…ダンピング抵抗部（インピーダンス手段） ２…ロジックセル ３…外部回路 ５，６，７…トランジスタ ８…出力端子 １０…セレクタ ２０…半導体基板 ２１…出力バッファ ８０，８１，８２…外部端子 ＧO 〜Ｇn …トランスミッションゲート Ｎo 〜Ｎn …インバータ Ｒ1 〜Ｒn …抵抗
Claims (4)
- 【請求項１】 所定の論理演算を実行するロジックセル
（２）と、 当該ロジックセル（２）の演算結果をＴＴＬレベルの論
理信号として出力バッファ（２１）とを同一の半導体基
板（２０）上に形成し、前記半導体基板（２０）の出力
端子（８）から前記論理信号を外部へ出力する半導体集
積回路において、 前記出力バッファ（２１）と出力端子（８）との間に接
続され、前記半導体基板（２０）の外部端子（８０）か
ら入力される制御信号に基づいて、出力端子（８）に接
続される外部回路（３）の抵抗値に応じた値に変化する
インピーダンス手段（１）を備えることを特徴とする半
導体集積回路。 - 【請求項２】 前記請求項１に記載の半導体集積回路に
おいて、 前記インピーダンス手段（１）は、複数の抵抗と当該複
数の抵抗を選択的に接続するＭＯＳトランジスタとを備
え、前記ＭＯＳトランジスタのゲートに制御信号を印加
することを特徴とする半導体集積回路。 - 【請求項３】 前記請求項１に記載の半導体集積回路に
おいて、 前記インピーダンス手段（１）は、ＭＯＳトランジスタ
からなり、ＭＯＳトランジスタのゲートに印加される制
御信号の電圧値により負荷抵抗値を変化させることを特
徴とする半導体集積回路。 - 【請求項４】 前記請求項３に記載の半導体集積回路に
おいて、 前記インピーダンス手段（１）は、ＭＯＳトランジスタ
を多段に複数個接続し、各ＭＯＳトランジスタのゲート
に制御信号を印加して負荷抵抗値を変化させることを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265918A JPH06120805A (ja) | 1992-10-05 | 1992-10-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4265918A JPH06120805A (ja) | 1992-10-05 | 1992-10-05 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120805A true JPH06120805A (ja) | 1994-04-28 |
Family
ID=17423907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4265918A Withdrawn JPH06120805A (ja) | 1992-10-05 | 1992-10-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120805A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6525569B1 (en) | 2001-09-21 | 2003-02-25 | International Business Machines Corporation | Driver circuit having shapable transition waveforms |
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| JP2009003886A (ja) * | 2007-06-25 | 2009-01-08 | Samsung Electronics Co Ltd | 電圧レギュレータ回路 |
| US8911774B2 (en) * | 2009-05-18 | 2014-12-16 | Cellhealth Technologies Ltd. | Topical composition for anti-aging skin treatment using dual DNA repair mechanism and method of use |
-
1992
- 1992-10-05 JP JP4265918A patent/JPH06120805A/ja not_active Withdrawn
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