JPH07182859A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、動作モ−ドにより、接続端子に電
気的に結合される内部信号線の数が変わっても、接続端
子の電気的特性が著しく変化することない半導体集積回
路装置を提供しようとするものである。 【構成】複数のパッド2-1 〜2-4 と、これらパッド2-1
〜2-4 毎に設けられたバッファ6-1 〜6-4 とを具備す
る。そして、１つのバッファ6-1 〜6-4 から出力される
電気信号を、動作モ−ドに応じて、内部信号線10-1〜10
-4のいずれか一つに、あるいは複数に切替えて伝達する
切替えスイッチ８を具備する。この構成であると、バッ
ファ手段6-1 〜6-4 の後段にスイッチ８を設けたこと
で、動作モ−ドにより、パッド2-1 〜2-4 に電気的に結
合される信号線10-1〜10-4の数が変化しても、パッド2-
1 〜2-4 の電気的特性が著しく変化することがない。さ
らにスイッチ８が誤動作する恐れも少なくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に係わり、特に１つのチップで、複数の動作モ−ドを有
する半導体集積回路装置に関する。

【０００２】

【従来の技術】従来、ある基本機能を持ち、そのなかで
微妙に異なる動作モ−ドを有する半導体集積回路装置を
製造する場合、その集積回路装置の製造過程において、
配線層のみを切替えて異なる動作モ−ドを実現してき
た。しかし、多くの動作モ−ドに対応するためには、多
くの配線設計が必要になる。また、製造コストの面か
ら、たとえ配線だけの切り替えとはいっても、決して好
ましいものではない。このような要請のもと、半導体デ
バイスのリ−ドの接続（以下、半導体デバイスの実装と
呼ぶ）状態のみで動作モ−ドの切り替えを行う必要が出
てきた。

【０００３】ボンディングの状態または半導体デバイス
の実装状態により半導体デバイスの動作モ−ドを切替え
る場合、図11（ａ）および（ｂ）のように単純にその接
続状態を切替える方式が考えられる。ところが、図11
（ｂ）に示すように、１つの半導体デバイスの外部信号
線を内部信号線に接続する必要がある場合、このように
接続された外部信号線には複数の保護回路が接続される
ことになり、この端子は入力インピ−ダンスが増加する
など、他の端子とは異なる電気特性となる。

【０００４】このように、電気特性が異なることを防ぐ
ため、保護回路の後、かつバッファの前に、動作モ−ド
によって切替えられるスイッチを設けることが考えられ
る。この種の例を、図12（ａ）および（ｂ）に示す。

【０００５】しかし、この場合、一つの端子に複数のバ
ッファが接続される事になり、やはり電気特性に違いが
出る。また、切替スイッチに接続される信号線はこの半
導体デバイス外の信号であるため、切替えスイッチが正
常に動作する電圧範囲外の信号が入力されることが考え
られる。

【０００６】たとえば図12（ａ）において、切替えスイ
ッチをＮチャネルＭＯＳＦＥＴによるトランスファゲ−
トで構成する場合、external 1に負電位の信号が入力さ
れると、オフ状態であるべきトランスファゲ−トがオン
状態となり、internal 2側のバッファに影響を与え、誤
動作を生ずる。

【０００７】あるいは、図12（ｂ）において、external
1に、バッファしきい値に近い中間電位の信号が入力さ
れると、異なる信号を、２つのバッファが同時に出力す
る恐れもある。これは、切替スイッチ中の内部抵抗によ
り、電圧が降下し、２つのバッファへの入力信号電位が
微妙に異なってしまうためである。

【０００８】

【発明が解決しようとする課題】以上のように、動作モ
−ドにより、接続端子に電気的に結合される内部信号線
の数が変わると、例えば入力インピ−ダンスの増加な
ど、接続端子の電気的特性が変化する。このために、半
導体集積回路装置が誤動作を起こす懸念がある。

【０００９】この発明は、上記の点に鑑みて為されたも
ので、その目的は、動作モ−ドにより、接続端子に電気
的に結合される内部信号線の数が変わっても、接続端子
の電気的特性が著しく変化することない半導体集積回路
装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体集積回路装置では、複数の接
続端子と、これら複数の接続端子毎に設けられた、接続
端子と電気的に接続されるバッファ手段とを具備する。
そして、バッファ手段の一つから出力される電気信号
を、動作モ−ドに応じて、内部信号線の一つに、あるい
は内部信号線の複数に切替えて伝達する切替伝達手段と
を具備することを特徴としている。

【００１１】

【作用】上記構成の半導体集積回路装置によれば、複数
の接続端子毎に設けられたバッファ手段の後段に、切替
伝達手段を設けたことにより、動作モ−ドにより、接続
端子に電気的に結合される内部信号線の数が変わって
も、接続端子の電気的特性が著しく変化することがな
い。さらに切替伝達手段が、バッファ手段よりも後段に
あるために、切替伝達手段が誤動作する恐れも少ない。

【００１２】

【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１は、この発明の第１の実施例に係るダ
イナミック型ＲＡＭの要部を示す構成図、図２は、この
発明の第１の実施例に係るダイナミック型ＲＡＭの全体
構成を、概略的に示す構成図である。

【００１３】図１に示すように、半導体チップ中には、
Column Address Strobe （ＣＡＳ）信号が供給される複
数のＣＡＳパッド２-1〜２-4が設けられている。ＣＡＳ
信号は、チップの周囲には一端を半導体装置パッケ−ジ
の外に導出するリ−ドが複数ある。これらリ−ドの他端
はそれぞれ、ボンディング・ワイヤが接続される部分で
ある。図１において、リ−ドの他端部分が、参照符号12
-1〜12-4により図示され、ボンディング・ワイヤが、参
照符号14-1〜14-4により図示されている。

【００１４】ＣＡＳパッド２-1〜２-4それぞれには配線
が接続されている。これらの配線はそれぞれ、保護回路
４-1〜４-4を介してＣＡＳバッファ６-1〜６-4の入力
に、各々接続されている。各ＣＡＳバッファ６-1〜６-4
の出力は、切替えスイッチ回路８の入力に接続されてい
る。切替えスイッチ回路８の出力はそれぞれ、複数の内
部信号線10-1〜10-4に接続されている。切替えスイッチ
回路８は、１つのＣＡＳバッファから出力される１つの
バッファ出力の行き先を、動作モ−ドに応じて、１つの
内部信号線に伝達する、あるいは複数の内部信号線に伝
達するように、切り替える。切替えスイッチ回路８は、
内部信号Ｂｃａｓ１〜Ｂｃａｓ４（先頭のＢは反転信号
を示すBar （バ−）の略である）を出力する。複数の内
部信号線10-1〜10-4はそれぞれ、これらの内部信号Ｂｃ
ａｓ１〜Ｂｃａｓ４を伝達する。

【００１５】図２には、ＤＲＡＭの概略構成が示されて
いる。図示されるＤＲＡＭは、入力／出力パッドを１６
個有する、×１６ビット構成のものである。内部信号Ｂ
ｃａｓ１〜Ｂｃａｓ４は、デ−タ・バッファ群16に入力
され、動作モ−ドに応じて、デ−タの出力を制御する。

【００１６】さらに図２に示すように、切替えスイッチ
回路８は、他の信号として、内部ｃａｓを出力する。こ
の内部ｃａｓは、カラム・アドレス・バッファ群18に入
力され、アドレス信号の取り込みタイミングを制御す
る。

【００１７】図１に示すように、第１の実施例に係るＤ
ＲＡＭでは、ＢＣＡＳについて、３つの動作モ−ドが求
められている。動作モ−ドの一つが、図１（ａ）に示さ
れる４つの外部信号、ＢＣＡＳ１、ＢＣＡＳ２、ＢＣＡ
Ｓ３、ＢＣＡＳ４それぞれにより、内部信号Ｂｃａｓ
１、Ｂｃａｓ２、Ｂｃａｓ３、Ｂｃａｓ４を制御する、
４ＣＡＳモ−ドである。４ＣＡＳモ−ドの時には、ＣＡ
Ｓパッド２-1〜２-4と、リ−ドの他端12-1〜12-4とが、
ワイヤ14-1〜14-4によって、各々接続される。４ＣＡＳ
モ−ドでは、１６個の出力が、４分の１ずつに分割され
る。そして、デ−タの出力が、上記４つの外部信号によ
って、４個づつ各々制御される。

【００１８】他の動作モ−ドの一つが、図１（ｂ）に示
される２つの外部信号、ＢＣＡＳＬ、ＢＣＡＳＨそれぞ
れにより、内部信号Ｂｃａｓ１、Ｂｃａｓ２、Ｂｃａｓ
３、Ｂｃａｓ４を制御する、２ＣＡＳモ−ドである。２
ＣＡＳモ−ドの時には、ＣＡＳパッド２-1、２-3と、対
応するリ−ドの他端12-1、12-3とが、ワイヤ14-1、14-3
によって、各々接続される。２ＣＡＳモ−ドでは、１６
個の出力が、２分の１ずつに分割される。そして、デ−
タの出力が、上記２つの外部信号によって、８個づつ各
々制御される。

【００１９】さらに他の動作モ−ドの一つが、図１
（ｃ）に示される１つの外部信号、ＢＣＡＳにより、内
部信号Ｂｃａｓ１、Ｂｃａｓ２、Ｂｃａｓ３、Ｂｃａｓ
４を制御する、１ＣＡＳモ−ドである。１ＣＡＳモ−ド
の時には、ＣＡＳパッド２-1と、対応するリ−ドの他端
12-1とが、ワイヤ14-1によって接続される。１ＣＡＳモ
−ドでは、１６個の出力が分割されない。そして、デ−
タの出力が、１つの外部信号によって、１６個同時に制
御される。

【００２０】また、図２に示すように、チップ中には、
動作モ−ドに応じた動作モ−ド信号を生成するための、
モ−ド選択回路20が設けられている。モ−ド選択回路20
は、動作モ−ド信号を出力し、その動作モ−ド信号は、
ＣＡＳバッファ６-1〜６-4、並びに切替えスイッチ回路
８それぞれに入力される。

【００２１】他の構成については、現状のＤＲＡＭ内部
のシステムとほぼ同様であるので、その説明は省略す
る。次に、保護回路４、ＣＡＳバッファ６、切替えスイ
ッチ８の構成について、詳細に説明する。

【００２２】図３は、保護回路４の回路構成を示す回路
図である。図３に示すように、保護回路４の入力端と出
力端との間には、第１、第２の抵抗22、24が直列に接続
されている。第１、第２の抵抗22、24との相互接続点に
は、第１の保護ダイオ−ド26のアノ−ド、および第２の
保護ダイオ−ド28のカソ−ドがそれぞれ接続されてい
る。第１の保護ダイオ−ド26のカソ−ドは、回路内高電
位電源Ｖｃｃに接続され、また、第２の保護ダイオ−ド
28のアノ−ドは、回路内低電位電源Ｖｓｓに接続されて
いる。

【００２３】上記構成の保護回路４が、図１に示す保護
回路４-1〜４-4にそれぞれ設けられている。また、図４
に、保護回路４の入力信号ＢＣＡＳと出力信号ＢｒＣＡ
Ｓとの関係を示す。

【００２４】図５は、ＣＡＳバッファ６の回路構成を示
す回路図である。図５に示すように、電源Ｖｃｃと電源
Ｖｓｓとの間には、電源Ｖｃｃから、ＰＭＯＳ30、ＰＭ
ＯＳ32、ＮＭＯＳ34、ＮＭＯＳ36の順で４つのMOSFETが
直列に接続されている。電源Ｖｓｓ側の３つのMOSFET
（ＰＭＯＳ32、ＮＭＯＳ34、ＮＭＯＳ36）のゲ−トはそ
れぞれ、ＣＡＳバッファ６の入力端に接続されている。
入力端とＰＭＯＳ30とＰＭＯＳ32との相互接続点との間
には、ＰＭＯＳにより構成されたキャパシタ38が接続さ
れ、入力端とＮＭＯＳ34とＰＭＯＳ36との相互接続点と
の間には、ＮＭＯＳにより構成されたキャパシタ40が接
続されている。これらのキャパシタ38、40は、雑音程度
のノイズでは、出力の信号レベルが簡単に変化しないよ
うにするために設けられている。

【００２５】また、ＰＭＯＳ32とＮＭＯＳ34の相互接続
点ａとＣＡＳバッファ６の出力端との間には、インバ−
タ42、44が直列に接続されている。上記接続点ａと電源
Ｖｓｓとの間には、ＮＭＯＳ46が直列に接続されてい
る。ＮＭＯＳ46のゲ−トは、インバ−タ42の出力とイン
バ−タ44の出力との相互接続点に接続されている。この
ＮＭＯＳ46は、インバ−タ42の出力が“Ｈ”レベルの時
に導通することにより、インバ−タ42の入力を“Ｌ”レ
ベルに落とすことで、ＣＡＳバッファ６の動作を安定化
させるものである。

【００２６】また、上記接続点ａと電源Ｖｓｓとの間に
は、さらにＮＭＯＳ48が直列に接続されている。ＮＭＯ
Ｓ48のゲ−トは、ＰＭＯＳ30のゲ−トに接続されるとと
もに、反転論理和ゲ−ト（ＮＯＲ）50の出力に接続され
ている。ＮＯＲ50は、２つの入力を有する。これらの入
力は、動作モ−ドに応じた動作モ−ド信号が入力される
入力部mode 1、mode 2として機能する。

【００２７】上記構成のＣＡＳバッファ６が、図１に示
すＣＡＳバッファ６-1〜６-4にそれぞれ設けられてい
る。図６に、ＣＡＳバッファ６の入力信号ＢｒＣＡＳと
出力信号ｂｕｆとの関係、並びに動作モ−ドと入力部mo
de 1、mode 2に入力される動作モ−ド信号との関係を示
す。

【００２８】４ＣＡＳモ−ドの時には、図６に示すＦＣ
ＡＳ（Four CASの略である）の信号レベルを“Ｈ”と
し、ＴＣＡＳ（Two CAS の略である）の信号レベルを
“Ｌ”とする。この時には、４つのＣＡＳバッファ６-1
〜６-4それぞれで、ＮＯＲ50の少なくとも一方の入力論
理レベルが“Ｈ”レベルとなるので、ＮＯＲ50の出力は
いずれも“Ｌ”レベルとなる。

【００２９】従って、バッファ６-1〜６-4の全てにおい
て、ＰＭＯＳ30が導通し、またＮＭＯＳ48は遮断され
る。これにより、バッファ６-1〜６-4の全てにおいて、
ＰＭＯＳ32、ＮＭＯＳ34、36にて構成されるインバ−タ
部に電源Ｖｃｃが供給され、ＣＡＳバッファ６-1〜６-4
が全て活性化される。

【００３０】また、２ＣＡＳモ−ドの時には、図６に示
すＦＣＡＳの信号レベルを“Ｌ”とし、ＴＣＡＳの信号
レベルを“Ｈ”とする。この時には、２つのＣＡＳバッ
ファ６-1、６-3において、ＮＯＲ50の少なくとも一方の
入力論理レベルが“Ｈ”レベルとなり、それらの出力は
ともに“Ｌ”レベルとなる。

【００３１】他のバッファ６-2、６-4におけるＮＯＲ50
の出力は、２つの入力論理レベルが双方とも“Ｌ”レベ
ルとなるので、それらの出力はともに“Ｈ”レベルとな
る。よって、バッファ６-1、６-3において、ＰＭＯＳ30
が導通し、またＮＭＯＳ48は遮断される。これにより、
バッファ６-1、６-3においてのみ上記インバ−タ部に電
源Ｖｃｃが供給され、バッファ６-1、６-3のみが、信号
ＢｒＣＡＳＬを信号ｂｕｆ１にバッファリング、および
信号ＢｒＣＡＳＨを信号ｂｕｆ３にバッファリングする
ように活性化される。

【００３２】この時、他のバッファ６-2、６-4において
は、ＰＭＯＳ30が遮断し、ＮＭＯＳ48が導通される。こ
のために、バッファ６-2、６-4では、上記インバ−タ部
には電源が供給されない。その一方でＮＭＯＳ48によ
り、インバ−タ42の入力には“Ｌ”レベルの信号が供給
される。これにより、ＣＡＳパッド12-2、12-4が電気的
に浮遊状態であっても、バッファ６-2、６-4から出力さ
れる信号ｂｕｆ２およびｂｕｆ４の論理レベルは、常に
“Ｌ”に固定される。

【００３３】また、１ＣＡＳモ−ドの時には、図６に示
すＦＣＡＳ、ＴＣＡＳの信号レベルをともに“Ｌ”とす
る。この時には、ＣＡＳバッファ６-1のみ、ＮＯＲ50の
少なくとも一方の入力論理レベルが“Ｈ”レベルとな
り、他のバッファ６-2〜６-4におけるＮＯＲ50の出力
は、２つの入力論理レベルが双方とも“Ｌ”レベルとな
る。よって、バッファ６-1においてのみ、ＰＭＯＳ30が
導通し、ＮＭＯＳ48が遮断される。これにより、バッフ
ァ６-1のみ、信号ＢｒＣＡＳを信号ｂｕｆ１にバッファ
リングする。

【００３４】他のバッファ６-2〜６-4ではいずれも、Ｐ
ＭＯＳ30が遮断し、ＮＭＯＳ48が導通するので、信号ｂ
ｕｆ２〜ｂｕｆ４の論理レベルが、常に“Ｌ”に固定さ
れる。

【００３５】図７は、切替えスイッチ８の回路構成を示
す回路図である。図７に示すように、４つの入力端子5
0、52、54、56はそれぞれ、インバ−タ60〜66を介し
て、反転論理積ゲ−ト（ＮＡＮＤ）70の４つの入力にそ
れぞれ接続されている。ＮＡＮＤ70の出力は、内部信号
（内部ｃａｓ）として用いられるとともに、出力段用の
２入力ＮＡＮＤ72、74、76、78の一方の入力に接続され
ている。

【００３６】また、４つの入力端のうち、入力端子50
は、２入力ＮＡＮＤ80、82、86の一方の入力に接続され
ている。また、入力端子52は、２入力ＮＡＮＤ84の一方
の入力に接続されている。また、入力端子54は、２入力
ＮＡＮＤ88、90、94の一方の入力に接続されている。ま
た、入力端子56は、２入力ＮＡＮＤ92の一方の入力に接
続されている。

【００３７】さらに、切替えスイッチ８には、動作モ−
ド信号の入力部として、動作モ−ド信号入力端子96、98
を有している。端子96には、図６を参照して説明したモ
−ド信号ＦＣＡＳが、また、端子98には、モ−ド信号Ｔ
ＣＡＳが入力される。

【００３８】２つの端子のうち、端子96は、２入力ＮＡ
ＮＤ80、84、88、92の他方の入力に接続されている。さ
らに端子96は、２入力論理和ゲ−ト（ＯＲ）100 、102
、104 、106 の一方の入力に接続されている。

【００３９】また、端子98は、２入力ＮＡＮＤ82、86、
90、94の他方の入力に接続されている。さらに端子98
は、２入力ＯＲ100 、102 、104 、106 の他方の入力に
接続されている。

【００４０】上記ＮＡＮＤ80、82、ＯＲ100 の出力はそ
れぞれ、３入力ＮＡＮＤ110 の入力に接続され、３入力
ＮＡＮＤ110 の出力は、上記出力段ＮＡＮＤ72の他方の
入力に接続されている。

【００４１】上記ＮＡＮＤ84、86、ＯＲ102 の出力はそ
れぞれ、３入力ＮＡＮＤ112 の入力に接続され、３入力
ＮＡＮＤ112 の出力は、上記出力段ＮＡＮＤ74の他方の
入力に接続されている。

【００４２】上記ＮＡＮＤ88、90、ＯＲ104 の出力はそ
れぞれ、３入力ＮＡＮＤ114 の入力に接続され、３入力
ＮＡＮＤ114 の出力は、上記出力段ＮＡＮＤ76の他方の
入力に接続されている。

【００４３】上記ＮＡＮＤ92、94、ＯＲ106 の出力はそ
れぞれ、３入力ＮＡＮＤ116 の入力に接続され、３入力
ＮＡＮＤ116 の出力は、上記出力段ＮＡＮＤ78の他方の
入力に接続されている。

【００４４】次に、図７に示す切替えスイッチ８の動作
について説明する。まず、入力信号ｂｕｆ１〜ｂｕｆ４
に応じた、基本的な動作から説明する。入力信号ｂｕｆ
１〜ｂｕｆ４の論理レベルが、一つでも“Ｈ”であれ
ば、出力段ＮＡＮＤ72、74、76、78の一方の入力には、
“Ｈ”レベルの信号が供給される。よって、ＮＡＮＤ7
2、74、76、78の出力の論理レベルは、他方の入力に供
給される信号の論理レベルに応じて決定される。例えば
３入力ＮＡＮＤ110 の出力信号Ｓ１が“Ｈ”レベルなら
ばＢｃａｓ１は“Ｌ”レベルとなり、一方、出力信号Ｓ
１が“Ｌ”レベルならばＢｃａｓ１は“Ｈ”レベルとな
る。これと同様な動作が、他のＮＡＮＤ74、76、78でも
行われる。

【００４５】一方、入力信号ｂｕｆ１〜ｂｕｆ４の論理
レベルがいずれも“Ｌ”の時、出力段ＮＡＮＤ72、74、
76、78の一方の入力には、“Ｌ”レベルの信号が供給さ
れる。よって、Ｂｃａｓ１〜Ｂｃａｓ４の論理レベル
は、出力信号Ｓ１〜Ｓ４の論理レベルに関わらずに、常
に“Ｈ”レベルとなる。

【００４６】次に、動作モ−ドに応じた、動作について
説明する。まず、モ−ド信号ＦＣＡＳが“Ｈ”レベル
で、モ−ド信号ＴＣＡＳが“Ｌ”レベル（４ＣＡＳモ−
ド）の時、ＮＡＮＤ80、84、88、92の一方の入力の論理
レベルは、“Ｈ”となる。よって、ＮＡＮＤ80、84、8
8、92の出力の論理レベルＳ５〜Ｓ８は、他方の入力の
論理レベルによって決定される。例えばｂｕｆ１の入力
レベルが“Ｈ”ならば、ＮＡＮＤ80の他方の入力の論理
レベルは“Ｈ”となるので、ＮＡＮＤ80の出力Ｓ５は
“Ｌ”レベルとなり、一方、ｂｕｆ１の入力レベルが
“Ｌ”の時には、ＮＡＮＤ80の出力Ｓ５は“Ｈ”レベル
となる。これと同様な動作が、他のＮＡＮＤ84、88、92
でも行われる。

【００４７】また、ＮＡＮＤ82、86、90、94の一方の入
力の論理レベルは、“Ｌ”レベルとなるので、それらの
出力Ｓ９〜Ｓ12は、他方の入力の論理レベルに関わらず
に、常に“Ｈ”レベルとなる。

【００４８】さらに、ＯＲゲ−ト100 、102 、104 、10
6 の一方の論理レベルは、“Ｌ”レベルとなるので、そ
の出力は、常に“Ｈ”レベルとなる。よって、４ＣＡＳ
モ−ドの時には、ＮＡＮＤ80、84、88、92の出力Ｓ５〜
Ｓ８の論理レベルに応じて、ＮＡＮＤ110 、112 、114
、116 の出力Ｓ１〜Ｓ４が決定される。

【００４９】次に、モ−ド信号ＦＣＡＳが“Ｌ”レベル
で、モ−ド信号ＴＣＡＳが“Ｈ”レベル（２ＣＡＳモ−
ド）の時、ＮＡＮＤ82、86、90、94の一方の入力の論理
レベルは、“Ｈ”となる。よって、ＮＡＮＤ82、86、9
0、94の出力の論理レベルＳ９〜Ｓ12は、他方の入力の
論理レベルによって決定される。例えばｂｕｆ１の入力
レベルが“Ｈ”ならば、ＮＡＮＤ82の他方の入力の論理
レベルは“Ｈ”となるので、ＮＡＮＤ82の出力Ｓ９は
“Ｌ”レベルとなり、一方、ｂｕｆ１の入力レベルが
“Ｌ”の時には、ＮＡＮＤ82の出力Ｓ９は“Ｈ”レベル
となる。これと同様な動作が、他のＮＡＮＤ86、90、94
でも行われる。

【００５０】また、ＮＡＮＤ80、84、88、90の一方の入
力の論理レベルは、“Ｌ”レベルとなるので、それらの
出力Ｓ５〜Ｓ８は、他方の入力の論理レベルに関わらず
に、常に“Ｈ”レベルとなる。

【００５１】さらに、ＯＲゲ−ト100 、102 、104 、10
6 の一方の入力の論理レベルが、“Ｌ”レベルとなるの
で、その出力は、常に“Ｈ”レベルとなる。よって、２
ＣＡＳモ−ドの時には、ＮＡＮＤ82、86、90、94の出力
Ｓ９〜Ｓ12の論理レベルに応じて、ＮＡＮＤ110 、112
、114 、116 の出力Ｓ１〜Ｓ４が決定される。

【００５２】最後に、モ−ド信号ＦＣＡＳ、ＴＣＡＳが
ともに“Ｌ”レベル（１ＣＡＳモ−ド）の時、ＮＡＮＤ
80、82、84、86、88、90、92、94一方の入力の論理レベ
ルは、“Ｌ”となる。よって、ＮＡＮＤ80、82、84、8
6、88、90、92、94の出力の論理レベルＳ５〜Ｓ12は、
他方の入力の論理レベルに関わらずに、常に“Ｈ”レベ
ルとなる。

【００５３】さらに、ＦＣＡＳ、ＴＣＡＳの論理レベル
がいずれも“Ｌ”であるために、ＯＲゲ−ト100 、102
、104 、106 の双方の入力の論理レベルがともに
“Ｌ”となる。よってそれらの出力は“Ｌ”レベルとな
る。

【００５４】即ち、１ＣＡＳモ−ドの時には、ＯＲゲ−
ト100 、102 、104 、106 の出力が、常に“Ｌ”レベル
となるために、出力信号Ｓ１〜Ｓ４の論理レベルが常に
“Ｈ”レベルとなる。よって、１ＣＡＳモ−ドの時のＢ
ｃａｓ１〜Ｂｃａｓ４の論理レベルは、入力ＮＡＮＤ70
の出力の論理レベルによって決定される。

【００５５】次に、この発明の第２の実施例に係るダイ
ナミック型ＲＡＭについて説明する。図８は、この発明
の第２の実施例に係るダイナミック型ＲＡＭの要部を示
す構成図である。

【００５６】この第２の実施例と上記第１の実施例との
主な相違点は、図８に示すように、ＣＡＳ信号がWrite
Enable（ＷＥ）信号になった点、切替えスイッチ８の回
路構成が論理回路からシンプルなスイッチ200 、202 に
なった点、および動作モ−ドが３種類から２種類になっ
た点である。よって、図中において、図１〜図７と共通
する部分については、同一の参照符号を用い、異なる部
分についてのみ説明することにする。また、ＷＥパッド
には参照符号2'-1、2'-2、リ−ドの他端には参照符号1
2'-1 、12'-2 、ＷＥバッファには参照符号6'-1、6'-
2、切替えスイッチには参照符号８´を付す。

【００５７】図８に示すように、ＤＲＡＭでは、ＢＷＥ
について、２つの動作モ−ドが求められることもある。
一つの動作モ−ドが、図８（ａ）に示されるように、２
つの外部信号、ＢＷＥ１、ＢＷＥ２それぞれにより、内
部信号Ｂｗｅ１、Ｂｗｅ２を制御する、２ＷＥモ−ドで
ある。２ＷＥモ−ドの時には、バッファ6'-1の出力と、
内部信号線10-2との間に直列に接続されたスイッチ200
が遮断され、バッファ6'-2の出力と、内部信号線10-2と
の間に直列に接続されたスイッチ202 が導通される。

【００５８】他の動作モ−ドが、図８（ｂ）に示される
ように、１つの外部信号、ＢＷＥにより、２つの内部信
号Ｂｗｅ１、Ｂｗｅ２を制御する、１ＷＥモ−ドであ
る。１ＷＥモ−ドの時には、バッファ6'-1の出力と、内
部信号線10-2との間に直列に接続されたスイッチ200 が
導通され、バッファ6'-2の出力と、内部信号線10-2との
間に直列に接続されたスイッチ202 が遮断される。

【００５９】図９は、ＷＥバッファ６´の回路構成を示
す回路図である。図９に示すように、ＮＭＯＳ48のゲ−
トは、ＰＭＯＳ30のゲ−トに接続されるとともに、イン
バ−タ204 の出力に接続されている。インバ−タ204 の
入力は、動作モ−ドに応じた動作モ−ド信号が入力され
る入力部modeとして機能する。

【００６０】２ＷＥモ−ドの時には、modeに“Ｈ”レベ
ルの信号が供給される。従って、バッファ6'-1、6'-2の
いずれにおいて、ＰＭＯＳ30が導通され、またＮＭＯＳ
48は遮断される。

【００６１】また、２ＷＥモ−ドの時には、バッファ6'
-1、6'-2のいずれにおいても、modeに“Ｈ”レベルの信
号が供給される。従って、バッファ6'-1、6'-2の双方に
おいて、ＰＭＯＳ30が導通され、またＮＭＯＳ48は遮断
される。

【００６２】また、１ＷＥモ−ドの時には、バッファ6'
-1のmodeに“Ｌ”レベルの信号が供給され、バッファ6'
-2のmodeに“Ｈ”レベルの信号が供給される。従って、
バッファ6'-1において、ＰＭＯＳ30が導通され、またＮ
ＭＯＳ48は遮断される。また、バッファ6'-2において、
ＰＭＯＳ30が遮断され、またＮＭＯＳ48は導通される。
よって、前記パッド12'-2 が電気的に浮遊状態である
時、バッファ6'-2から出力される電気信号のｂｕｆ２の
論理レベルは、“Ｌ”レベルに固定される。

【００６３】図10は、切替えスイッチ８´の回路構成を
示す回路図である。図10に示すように、スイッチ200 、
202 はともにＣＭＯＳ型のトランスファゲ−トでなる。
２ＷＥモ−ドの時には、動作モ−ド信号WE2MODE が
“Ｈ”レベルとなり、スイッチ202 が導通され、一方、
スイッチ200 が遮断される。１ＷＥモ−ドの時には、動
作モ−ド信号WE2MODE が“Ｌ”レベルとなり、スイッチ
202 が遮断され、一方、スイッチ200 が導通される。

【００６４】上記各実施例により説明された装置によれ
ば、パッド毎に保護回路、およびバッファを設けてい
る。そして上記バッファの後段に、切替えスイッチを設
けることで、動作モ−ドにより、パッドに電気的に結合
される接続される信号線の数が変わったとしても、パッ
ドの、例えば入力インピ−ダンスや論理しきい値などの
電気的特性が著しく変化することがない。

【００６５】また、バッファは、動作モ−ド信号の入力
部を有している。さらにバッファは、動作モ−ド信号に
よって制御されるスイッチを有しており、このスイッチ
は、バッファへの入力信号の有無に関わらず、バッファ
出力の論理レベルを固定する。よって、パッドが電気的
に浮遊状態であっても、バッファ出力の論理レベルを固
定でき、例えば切替えスイッチが誤動作する恐れをより
軽減できるなどの利点が得られる。

【００６６】さらに、バッファの後段に切替えスイッチ
を設けると、バッファで十分に増幅された信号を、切替
えスイッチの入力に用いることができるため、第１の実
施例のように切替えスイッチを、論理回路で構成するこ
とも可能となる。切替えスイッチを論理回路で構成する
と、信号の伝送速度を揃えることが容易となるなどの利
点がある。

【００６７】また、切替えスイッチを論理回路で構成し
た時、動作モ−ドにより変化される信号の伝達経路にお
いてそれぞれ、論理ゲ−ト回路の段数を互いに等しくす
れば、各伝達経路における伝送速度が揃う。これは、動
作モ−ドが変わったとしても、切替えスイッチの伝送速
度が変化しない、という利点を生む。上記第１の実施例
では、例えば入力端子50から出力用ＮＡＮＤ72までの伝
達経路を考えた時、ＮＡＮＤ80（もしくは82）〜ＮＡＮ
Ｄ110 の２段の論理ゲ−ト回路を介した伝達経路と、イ
ンバ−タ60〜ＮＡＮＤ70の２段の論理ゲ−ト回路を介し
た伝達経路がある。これらの伝達経路において、論理ゲ
−ト回路の段数は互いに２段であり、等しい。

【００６８】

【発明の効果】以上説明したように、この発明によれ
ば、動作モ−ドにより、接続端子に電気的に結合される
内部信号線の数が変わっても、接続端子の電気的特性が
著しく変化することない半導体集積回路装置を提供でき
る。

【図面の簡単な説明】

【図１】図１はこの発明の第１の実施例に係るダイナミ
ック型ＲＡＭの要部を示す構成図で、（ａ）図〜（ｃ）
図はそれぞれ異なる動作モ−ドにおける状態を示す図。

【図２】図２はこの発明の第１の実施例に係るダイナミ
ック型ＲＡＭの全体構成を、概略的に示す構成図。

【図３】図３は図１に示す保護回路の回路構成を示す回
路図。

【図４】図４は図３に示す保護回路の入力信号と出力信
号との関係を示す図。

【図５】図５は図１に示すＣＡＳバッファの回路構成を
示す回路図。

【図６】図６は図５に示すＣＡＳバッファの入力信号と
出力信号との関係、並びに動作モ−ドと動作モ−ド信号
との関係を示す図。

【図７】図７は図１に示す切替えスイッチの回路構成を
示す回路図。

【図８】図８はこの発明の第１の実施例に係るダイナミ
ック型ＲＡＭの要部を示す構成図で、（ａ）図〜（ｂ）
図はそれぞれ異なる動作モ−ドにおける状態を示す図。

【図９】図９は図８に示すＷＥバッファの回路構成を示
す回路図。

【図１０】図10は図８に示す切替えスイッチ８の回路構
成を示す回路図。

【図１１】図11は従来例を示す構成図で、（ａ）図〜
（ｂ）図はそれぞれ異なる動作モ−ドにおける状態を示
す図。

【図１２】図12は他の従来例を示す構成図で、（ａ）図
〜（ｂ）図はそれぞれ異なる動作モ−ドにおける状態を
示す図。

【符号の説明】

２-1〜２-4…ＣＡＳパッド、2'-1〜2'-4…ＷＥパッド、
４-1〜４-4…保護回路、６-1〜６-4…ＣＡＳバッファ、
6'-1〜6'-4…ＷＥバッファ、８，8'…切替えスイッチ回
路、10-1〜10-4…内部信号線、30，32…Ｐチャネル型MO
SFET、34，36…Ｎチャネル型MOSFET、42，44…インバ−
タ、46，48…Ｎチャネル型MOSFET、50…ＮＯＲ、50，5
2，54，56…入力端子、60，62，64，66…インバ−タ、7
0…４入力ＮＡＮＤ、72，74，76，78…２入力ＮＡＮ
Ｄ、80，82，84，86，88，90，92，94…２入力ＮＡＮ
Ｄ、96，98…動作モ−ド信号入力端子、100,102,104,10
6 …２入力ＯＲ、110,112,114,116 …３入力ＮＡＮＤ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 複数の接続端子と、 前記複数の接続端子毎に設けられた、前記接続端子と電
   気的に接続されるバッファ手段と、 複数の内部信号線と、 前記バッファ手段の一つから出力される電気信号を、動
   作モ−ドに応じて、前記内部信号線のいずれか一つに、
   あるいは前記内部信号線の複数に切替えて伝達する切替
   手段とを具備することを特徴とする半導体集積回路装
   置。
2. 【請求項２】 前記バッファ手段は、動作モ−ドに応じ
   た動作モ−ド信号が入力される入力部を含み、前記動作
   モ−ド信号は、前記接続端子が電気的に浮遊状態である
   時、前記バッファ手段から出力される電気信号の論理レ
   ベルを固定することを特徴とする請求項１に記載の半導
   体集積回路装置。
3. 【請求項３】 前記切替手段は、動作モ−ドに応じた動
   作モ−ド信号が入力される入力部を含み、前記動作モ−
   ド信号は、前記バッファ手段から出力される１つの電気
   信号の前記内部信号線への伝達状態を、前記内部信号線
   の一つに、あるいは前記内部信号線の複数に伝達するか
   を切替えることを特徴とする請求項２に記載の半導体集
   積回路装置。
4. 【請求項４】 前記切替手段は、論理回路により構成さ
   れることを特徴とする請求項２に記載の半導体集積回路
   装置。
5. 【請求項５】 前記論理回路は、前記各バッファ手段各
   々に対応して設けられた少なくとも二つの第１、第２の
   入力端子と、 前記動作モ−ド信号が供給される少なくとも一つの第３
   の入力端子と、 前記第１、第２の入力端子各々に電気的に接続された入
   力部を有する第１の論理ゲ−ト手段と、 前記第１、第２の入力端子の一方、および前記第３の入
   力端子に電気的に接続された入力部を有する第２の論理
   ゲ−ト手段と、 前記第１、第２の入力端子の他方、および前記第３の入
   力端子に電気的に接続された入力部を有する第３の論理
   ゲ−ト手段と、 前記第１の論理ゲ−ト手段の出力部、および前記第２の
   論理ゲ−ト手段の出力部各々に電気的に接続された入力
   部を有し、出力を前記内部信号線の一つに電気的に接続
   する第４の論理ゲ−ト手段と、 前記第１の論理ゲ−ト手段の出力部、および前記第３の
   論理ゲ−ト手段の出力部各々に電気的に接続された入力
   部を有し、出力を他の前記内部信号線の一つに電気的に
   接続する第５の論理ゲ−ト手段と、を含み、 前記切替伝達手段は、動作モ−ドに応じて、前記第１、
   第２の入力端子に供給される前記電気信号の伝達経路
   を、第１の論理ゲ−ト手段および第４の論理ゲ−ト手段
   と第１の論理ゲ−ト手段および第５の論理ゲ−ト手段と
   を介する第１の伝達経路、並びに第２の論理ゲ−ト手段
   および第４の論理ゲ−ト手段と第３の論理ゲ−ト手段お
   よび第５の論理ゲ−ト手段とを介する第２の伝達経路の
   いずれかに切り替えること特徴とする請求項４に記載の
   半導体集積回路装置。
6. 【請求項６】 前記第１、第２、第３の論理ゲ−ト手段
   はそれぞれ、入力部から出力部までのゲ−ト回路の段数
   が、互いに等しくされていることを特徴とする請求項５
   に記載の半導体集積回路装置。